JPH0783268B2 - １６進変換装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、10進データを16進データに変換する変換装置
（以下単に「16進変換装置」という。）に関するもので
ある。

〔従来の技術〕

従来、10進データを16進データに変換する際には、10進
データにおける各桁のデータ（桁データ）に各桁に対応
した16進データを乗じ、その後に乗算後の各桁データを
加算する手法がとられていた。

すなわち、例えば、（123）₁₀が入力データの場合には
下記演算により10進/16進変換が行われていた。

１×（64）₁₆＋２×（Ａ）₁₆＋３＝（7B）₁₆ なお、（ ）₁₀はカッコ内の数字が10進数である事、
（ ）₁₆の場合は16進数である事を示しており、以下適
宜この表記法を用いる。

〔発明が解決しようとする問題点〕 上記した従来技術に係る10進/16進変換手法において
は、順次供給される桁データが何の桁のものであるかを
16進変換装置が認識しなければ演算ができない。

すなわち、（123）₁₀の場合には上記の例のとおりであ
るが、（12）₁₀の場合には順次入力される最初の２桁の
桁データはそれぞれ１、２であり同一であるにも拘ら
ず、（123）₁₀の１に対しては（64）₁₆を（12）₁₀の１
に対しては（Ａ）₁₆をそれぞれ乗じなければならない。
従って、桁データのみならず桁そのものに関するデータ
を別途必要とするのである。

そのため、従来技術に係る16進変換装置においてはシリ
アルデータとして供給された10進データを一旦シフトレ
ジスタ等よりなるバッファに保持し、各桁データに対応
した桁を正確に把握した後に演算を開始していた。従っ
て、10進データの入力時に10進/16進変換の演算を行う
事ができず、10進データの入力時間と10進/16進変換の
変換時間が縦列的に加え合される為に10進データ入力開
始から16進データを得るまでの総合的時間が短縮できな
いという欠点を有していた。

かかる欠点は、情報処理装置や通信装置における処理時
間の短縮化における大きな障害となっており、その解決
が切望されていた。

〔問題点を解決するための手段〕

本発明は、10進/16進変換に要する総合的時間の短縮化
が可能な16進変換装置を提供する事を目的とするもので
あり、一方の入力端子に入力10進データが供給された２
入力加算部の出力データをレジスタ部に保持した後、演
算部にて10倍し２入力加算部の他入力にフィードバック
し、レジスタ部は初期状態においては０入力10進データ
の各桁データが順次入力されるごとに保持データを更新
する事によって入力10進データの桁データが最下位桁ま
で入力された時点で加算部またはレジスタ部の出力端子
に出力16進データが得られるように構成されている。

すなわち、本発明に係る16進変換装置においては各桁デ
ータの入力に同期して逐次10進/16進変換の演算処理が
行われるように構成されている。

〔実施例〕

以下、本発明を実施例に基づき詳細に説明する。

第１図に示すブロック図において、入力10進データは加
算部１の一方の入力端子1aに供給されている。加算部１
の出力端子1cはレジスタ部２の入力端子2aに接続されて
おり、レジスタ部２の出力端子2bは演算部３の入力端子
3aに接続されている。演算部３の出力端子は加算部１の
他方の入力端子に接続されフィードバックループを形成
している。レジスタ部２にはリセット信号が供給される
リセット端子Ｒとデータセット信号が供給されるセット
端子Ｓとが設けられており、リセット信号が入力される
とレジスタ部２はその内容を０とし（リセット）、デー
タセット信号が供給されると加算部１の出力データを保
持し出力する。なお、リセット信号は10進/16進変換開
始時の初期設定時に、データセット信号は入力10進デー
タの桁データが供給されるごとに逐次図示せぬ制御部よ
り送出される。演算部３は、入力端子3aに供給されたレ
ジスタ部２の出力データを10倍し、出力端子3bに出力
し、加算部１の入力端子1bに供給する。

以下、かかる16進変換装置の動作を10進データ（123）
₁₀が入力された場合を例示して説明する。

入力10進データの最初の桁データである（１）₁₀が入力
端子1aに供給される。このときには、レジスタ部２には
リセット信号により０が保持されており、演算部の出力
端子3aから加算部1bに供給されるデータの値は０となっ
ているために、加算部１の出力端子1cには（１）₁₆が出
力される。

次に、第２行目の（２）₁₀が入力端子1aに供給される直
前（または同時）に、加算部１の出力データ（１）₁₆は
レジスタ部２に保持され加算部１の入力端子1bには
（Ａ）₁₆が供給されている。従って、加算部１において
は、（２）₁₀と（Ａ）₁₆の加算が行われ出力端子1cには
（Ｃ）₁₆が得られる。

同様の処理により、第３桁目の（３）₁₀が入力端子1aに
供給されると、演算部３から供給された（Ｃ）₁₆の10倍
である出力データ（78）₁₆との加算が行われ、加算部１
の出力端子1cには出力16進データ（7B）₁₆が出力され
る。すなわち、入力10進データの入力時間中にも10進/1
6進変換処理が同時進行しており、入力時間終了直後
（または同時）に演算処理が終了する。このようにし
て、入力10進データ（123）₁₀は、出力16進データ（7
B）₁₆として加算部１の出力端子1cに得られる。なお、
データセット信号のタイミングによっては、加算部１の
出力データは既にレジスタ部２内に保持されているの
で、レジスタ部２の出力データから出力16進データ（7
B）₁₆を得る事も可能である。

第２図は、本発明の実施例を示す回路図である。図にお
いて、第１図と同一符号は対応部分を表わしており、説
明は省略する。

入力10進データは、BCD（Binary Coded Decimal）形式
にて加算部１の入力端子1aとしてのレジスタＡに供給さ
れ、レジスタＡの出力は、加算器Ｂの下位４ビットの入
力端子に供給されている。加算器Ｂ出力のうち下位８ビ
ット分は、レジスタ部２としてのレジスタＣに供給され
ている。レジスタＣの出力は、加算器Ｂおよび加算器Ｄ
に並列供給されており、加算器Ｂの入力の段階で各ビッ
トのウエイトが10倍されるように結線された10倍演算部
３を構成している。例えば、レジスタＣの2⁰（１）₁₀ビ
ットについてみると、加算器Ｂの2¹（２）₁₀ビットおよ
び加算器Ｄを通して、加算器Ｂの2³（８）₁₀ビットに結
線されており、最終的な加算出力は、10倍となっている
事が理解される。

第２図の実施例においては、０〜（2559）₁₀までの10進
/16進変換が可能であるが、加算器Ｂ、レジスタＣ、加
算器Ｄのビット数を増加させる事により、より大きな数
の変換が可能となる。

なお、上記実施例においては、加算器の結線にて10倍演
算部を構成したが、ハード的またはソフト的なマルチプ
ライアを使用しても良い事は明白である。

〔発明の効果〕

以上、詳細に説明したとおり、本発明によれば、10進デ
ータの各桁データ入力時に逐次演算処理を行う為に、入
力10進データの入力時間中にも10進/16進変換処理を同
時進行させる事が可能となり、総合的変換時間の短縮化
が可能となる。

さらに、桁データの数にて入力10進データの桁数を判断
しているために、可変長の10進データを高速にて10進/1
6進変換する事が可能である。

【図面の簡単な説明】

第１図は、本発明の実施例を示すブロック図、第２図は
本発明の実施例を示す回路図である。 １……加算部、２……レジスタ部、 ３……演算部、Ａ、Ｃ……レジスタ、 Ｂ、Ｄ加算器。

フロントページの続き (56)参考文献 特開 昭57−61333（ＪＰ，Ａ) 特開 昭60−169229（ＪＰ，Ａ) 特開 昭62−200917（ＪＰ，Ａ) 特開 昭58−181142（ＪＰ，Ａ) 特開 昭50−137667（ＪＰ，Ａ) 特開 昭52−114235（ＪＰ，Ａ) 特開 昭56−63648（ＪＰ，Ａ) 特開 平１−86625（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】２つの入力端子を有する加算部と、この加
   算部の出力データを保持し出力するレジスタ部と、この
   レジスタ部の出力データの値を10倍し出力する演算部と
   を有し、前記加算部の一方の入力端子には16進変換され
   る入力10進データ、他方の入力端子には前記演算部の出
   力データが供給されており、前記レジスタ部は初期状態
   において０となっており、前記入力10進データの桁デー
   タが最上位桁から順次入力されるごとに前記加算部の出
   力データを保持し出力することにより、前記入力10進デ
   ータの桁データが最下位桁まで入力された時点で前記加
   算部またはレジスタ部の出力端子に変換された出力16進
   データが得られることを特徴とする16進変換装置。