JPH0527972A - 命令プリフエツチ装置 - Google Patents

Abstract

(57)【要約】 【目的】 命令のプリフェッチのためのメモリアクセス
を必要最小限におさえ、同メモリ中のデータへのアクセ
スを容易にする。 【構成】 アドレスジェネレータ４によりアドレスライ
ン５を通して指定されるアドレスから始まるメモリ１中
の２命令をリード信号ジェネレータ６から命令リード信
号７がメモリ１に与えられる毎にフェッチライン２を通
して読み込む一方で既に読み込んだ命令を命令出力信号
８が与えられる毎にアドレスの若い順に１命令ずつ出力
命令１１としてプロセッサへ順次供給する命令フェッチ
キュー３と前記メモリ１との間に飛び命令検出部９を介
在させ、命令フェッチキュー３が読み込んだ命令の中に
分岐命令が含まれている場合には、該分岐命令の分岐先
アドレスが確定するまでメモリ１からの命令の読み出し
を一時停止させるように飛び命令検出部９からリード信
号ジェネレータ６に対して飛び命令検出信号１０を出力
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサによる命令
の解読・実行に先立って該命令を予めメモリから読み出
しておくための命令プリフェッチ装置に関するものであ
る。

【０００２】

【従来の技術】近年のプロセッサは、プログラムを構成
する命令をメモリから高速に読み出せるように性能が向
上している。ところが、メモリはプロセッサが解読・実
行すべき命令の格納のために用いられるだけでなく該解
読・実行の対象とはならないデータの格納のためにも用
いられるので、命令の読み出し頻度が高くなれば相対的
にメモリへのデータアクセスが待たされる頻度が高くな
る。そこで、メモリから１回のアクセスで複数の命令を
同時に読み出す形で命令のプリフェッチを進める一方
で、該プリフェッチした複数の命令を１命令ずつプロセ
ッサへ供給する形式の命令プリフェッチ装置が不可欠に
なっている。

【０００３】図３は、従来の命令プリフェッチ装置の構
成を示したブロック図である。同図中の１は、命令やデ
ータが格納されたメモリであって、フェッチライン２を
通して２命令を同時に読み出すことができるものであ
る。３は、５命令分の命令格納領域を有する命令フェッ
チキューであって、２命令分以上の空き領域できたとき
にメモリ１から次の２命令を読み込む一方で、既に読み
込んだ命令を命令出力信号８が与えられる毎にアドレス
の若い順に１命令ずつ出力命令１１としてプロセッサへ
順次供給するものである。４はメモリ１から次にプリフ
ェッチすべき命令のアドレスをアドレスライン５を通し
て順次指定するためのアドレスジェネレータであり、６
は該アドレスジェネレータ４により指定されたアドレス
から始まる２つの連続したアドレスの命令の読み出しタ
イミングを与えるための命令リード信号７を該メモリ１
に対して順次出力するリード信号ジェネレータである。

【０００４】以上のように構成された従来の命令プリフ
ェッチ装置の動作を、図４に示したタイミング図にした
がって順次説明する。ただし、初期状態では命令フェッ
チキュー３の全ての命令格納領域が空であり、アドレス
ライン５上のアドレスはｎから始まるものとする。ま
た、命令リード信号７と命令出力信号８とはいずれもＬ
ＯＷの時にアクティブであるものとする。

【０００５】まず、アドレスジェネレータ４がアドレス
ライン５を通してメモリ１にアドレスｎを示した状態
で、リード信号ジェネレータ６がメモリ１に対する命令
リード信号７をＬＯＷにする。すると、メモリ１からフ
ェッチライン２を通して２命令（ｎ、ｎ＋１）が読み出
され、これら２命令が命令フェッチキュー３に同時に読
み込まれる。この後、命令出力信号８がＬＯＷになった
時点で、既にプリフェッチされた２命令のうちアドレス
の最も若い１命令（ｎ）が命令フェッチキュー３から出
力命令１１としてプロセッサへ供給される。

【０００６】命令（ｎ）が出力命令１１としてプロセッ
サへ供給された時点では命令フェッチキュー３に４命令
分の空き領域があるため、次の２命令のプリフェッチが
可能であり、リード信号ジェネレータ６は命令リード信
号７を再びＬＯＷにすることができる。すなわち、命令
リード信号７がＬＯＷになった時にはアドレスライン５
上のアドレスがｎ＋２に更新されており、メモリ１から
次の２命令（ｎ＋２、ｎ＋３）が命令フェッチキュー３
にプリフェッチされる。そして、命令出力信号８がＬＯ
Ｗになった時には、既にプリフェッチされた残りの命令
のうちアドレスの最も若い１命令（ｎ＋１）が命令フェ
ッチキュー３から出力命令１１としてプロセッサへ供給
される。

【０００７】命令（ｎ＋１）が出力命令１１としてプロ
セッサへ供給された時点では命令フェッチキュー３に３
命令分の空き領域があるため、次の２命令のプリフェッ
チが可能であり、リード信号ジェネレータ６は命令リー
ド信号７を再びＬＯＷにすることができる。すなわち、
命令リード信号７がＬＯＷになった時にはアドレスライ
ン５上のアドレスがｎ＋４に更新されており、メモリ１
から次の２命令（ｎ＋４、ｎ＋５）が命令フェッチキュ
ー３に同様にプリフェッチされる。ただし、図４に示し
た例では命令出力信号８が一時的にＨＩＧＨを維持して
おり、命令フェッチキュー３はすぐにはプロセッサに命
令を供給しない。しかも、該２命令（ｎ＋４、ｎ＋５）
までプリフェッチされた状態では命令フェッチキュー３
に１命令分の空き領域しかないので、アドレスライン５
上のアドレスがｎ＋６に更新されているにもかかわらず
該アドレスに基づいたメモリ１からの命令プリフェッチ
が行われることもない。時間が経過して次に命令出力信
号８がＬＯＷになった時には、既にプリフェッチされた
残りの命令のうちアドレスの最も若い１命令（ｎ＋２）
が命令フェッチキュー３から出力命令１１として出力さ
れる。

【０００８】このようにして命令（ｎ＋２）が命令フェ
ッチキュー３から出力命令１１としてプロセッサへ供給
されると、命令フェッチキュー３に２命令分の空き領域
ができるので、次に命令リード信号７がＬＯＷになった
時に既に更新されていたアドレスライン５上のアドレス
ｎ＋６に基づいてメモリ１から次の２命令（ｎ＋６、ｎ
＋７）が命令フェッチキュー３にプリフェッチされる。

【０００９】この後は、命令出力信号８が２回ＬＯＷに
なって命令フェッチキュー３から２命令が出力される毎
に、命令リード信号７が１回ＬＯＷになって該命令フェ
ッチキュー３に２命令がプリフェッチされることとな
る。

【００１０】以上のとおり、本命令プリフェッチ装置に
よればメモリ１から２命令が同時にプリフェッチされる
ので、プロセッサが１命令ずつフェッチする場合に比べ
て命令フェッチのためのメモリアクセス頻度が下がり、
相対的にメモリ１へのデータアクセスが容易になる。

【００１１】

【発明が解決しようとする課題】上記従来の命令プリフ
ェッチ装置は、命令フェッチキュー３に２命令分以上の
空き領域が確保できているかぎり命令の種類にかかわら
ず２命令ずつ次々とプリフェッチしていく構成であった
ので、命令フェッチキュー３が無条件ジャンプ命令、サ
ブルーチンの無条件コール命令、無条件リターン命令等
のアドレスに飛びを生じさせる命令すなわち無条件分岐
命令を読み込んだり、条件ジャンプ命令、サブルーチン
の条件コール命令、条件リターン命令等のアドレスに飛
びを生じさせるおそれのある命令すなわち条件分岐命令
を読み込んだりした場合であっても、メモリ１において
該命令の後続アドレスに格納された他の命令を順次プリ
フェッチしてしまっていた。

【００１２】上記分岐命令のうち無条件分岐命令をプリ
フェッチした場合にはプロセッサによる該無条件分岐命
令の解読の後にプログラムの実行が必ず分岐先に飛ぶの
で、該解読時までに行われた後続アドレスの命令のプリ
フェッチは無駄になり、命令フェッチのために無用のメ
モリアクセスを実行したこととなる。条件分岐命令をプ
リフェッチした場合にもプロセッサによる該条件分岐命
令の解読の後にプログラムの実行が分岐先に飛ぶ場合が
あるので、該解読時までに行われた後続アドレスの命令
のプリフェッチは無駄になり、同様に命令フェッチのた
めに無用のメモリアクセスを実行したこととなる。

【００１３】このようにして命令フェッチのために次々
と無用のメモリアクセスが行われると、その分データア
クセスが遅れることとなるだけでなく、該無用のメモリ
アクセスがアクセス禁止領域にかかってしまった場合に
は割り込みが発生してプロセッサが不要の処理をしなけ
ればならなくなり、該プロセッサの命令実行性能が低下
する問題が生じる。

【００１４】本発明の目的は、メモリから１回のアクセ
スで複数の命令を同時に読み出す形で命令のプリフェッ
チを進める一方で該プリフェッチした複数の命令を１命
令ずつプロセッサへ供給する命令プリフェッチ装置にお
いて、命令のプリフェッチのためのメモリアクセスを必
要最小限におさえることにある。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明は、命令フェッチキューが分岐命令をプリフェ
ッチした場合には該分岐命令の分岐先アドレスが確定す
るまでプリフェッチを一時停止する構成を採用したもの
である。

【００１６】具体的に説明すると、本発明は、メモリか
ら次にプリフェッチすべき命令のアドレスを順次指定す
るためのアドレスジェネレータと、該アドレスジェネレ
ータにより指定されたアドレスから始まる連続した複数
のアドレスの命令の読み出しタイミングを与えるための
命令リード信号を順次メモリに対して出力するリード信
号ジェネレータと、命令リード信号がメモリに与えられ
る毎に該メモリから読み出される複数の命令を同時に読
み込み該読み込んだ複数の命令をアドレスの若い順に１
命令ずつ順次プロセッサへ供給する命令フェッチキュー
と、該命令フェッチキューが読み込んだ複数の命令の中
にアドレスに飛びを生じさせる分岐命令又はアドレスに
飛びを生じさせるおそれのある分岐命令が含まれている
かどうかを逐次検査しいずれかの分岐命令が含まれてい
ることを検出した場合には該分岐命令の分岐先アドレス
が確定するまでリード信号ジェネレータによる命令リー
ド信号の出力を一時停止させる飛び命令検出部とを備え
た構成を採用したものである。

【００１７】

【作用】上記本発明によれば、従来同様にアドレスジェ
ネレータとリード信号ジェネレータとのはたらきによっ
てメモリから１回のアクセスで複数の命令を同時に読み
出す形で命令フェッチキューへの命令の読み込みが進め
られる一方で、該読み込まれた複数の命令は命令フェッ
チキューからアドレスの若い順に１命令ずつ順次プロセ
ッサへ供給される。したがって、プリフェッチのための
メモリアクセス頻度が下がり、メモリへのデータアクセ
スが容易になる。

【００１８】ただし、飛び命令検出部は命令フェッチキ
ューが読み込んだ命令の中にアドレスに飛びを生じさせ
る分岐命令すなわち無条件分岐命令とアドレスに飛びを
生じさせるおそれのある分岐命令すなわち条件分岐命令
とのいずれかが含まれているかどうかを常に検査してお
り、いずれかの分岐命令が含まれている場合には、該検
査により含まれていると判定された分岐命令の分岐先ア
ドレスが確定するまでリード信号ジェネレータによる命
令リード信号の出力が一時停止させられるので、命令フ
ェッチキューへの命令の読み込みが中断する。したがっ
て、該分岐命令の後続アドレスの命令のプリフェッチが
抑制される。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２０】図１は、本発明の実施例に係る命令プリフ
ェッチ装置の構成を示したブロック図である。同図中の
メモリ１、命令フェッチキュー３、アドレスジェネレー
タ４及びリード信号ジェネレータ６は、各々従来と同様
の構成であるので詳細な説明は省略する。本実施例では
メモリ１と命令フェッチキュー３との間に飛び命令検出
部９が介在している点が従来とは異なる。メモリ１から
読み出される命令は全て飛び命令検出部９を通して命令
フェッチキュー３に読み込まれるのであって、該飛び命
令検出部９は、命令フェッチキュー３が読み込んだ命令
の中にアドレスに飛びを生じさせる無条件分岐命令又は
アドレスに飛びを生じさせるおそれのある条件分岐命令
が含まれているかどうかを逐次検査し、いずれかの分岐
命令が含まれていることを検出した場合には該分岐命令
の分岐先アドレスが確定するまでリード信号ジェネレー
タ６による命令リード信号７の出力を一時停止させるよ
うに飛び命令検出信号１０を出力するものである。リー
ド信号ジェネレータ６は、飛び命令検出信号１０がアク
ティブでない時のみ動作して命令リード信号７を出力す
るのである。

【００２１】以上のように構成された本実施例の命令プ
リフェッチ装置の動作を、図２に示したタイミング図に
したがって順次説明する。ただし、初期状態では命令フ
ェッチキュー３の全ての命令格納領域が空であり、アド
レスライン５上のアドレスはｎから始まるものとする。
また、命令リード信号７、命令出力信号８及び飛び命令
検出信号１０は、いずれもＬＯＷの時にアクティブであ
るものとする。さらに、メモリ１のアドレスｎ＋４には
無条件分岐命令が格納されており、該メモリ１の他のア
ドレスには分岐命令以外の命令が格納されているものと
する。

【００２２】まず、アドレスジェネレータ４がアドレス
ライン５を通してメモリ１にアドレスｎを示した状態
で、リード信号ジェネレータ６がメモリ１に対する命令
リード信号７をＬＯＷにする。すると、メモリ１からフ
ェッチライン２を通して２命令（ｎ、ｎ＋１）が読み出
され、これら２命令が飛び命令検出部９を通して命令フ
ェッチキュー３に同時に読み込まれる。これらの２命令
はいずれも分岐命令ではないので、飛び命令検出信号１
０はＨＩＧＨを維持する。この後、命令出力信号８がＬ
ＯＷになった時点で、既にプリフェッチされた２命令の
うちアドレスの最も若い１命令（ｎ）が命令フェッチキ
ュー３から出力命令１１としてプロセッサへ供給され
る。

【００２３】命令（ｎ）が出力命令１１としてプロセッ
サへ供給された時点では命令フェッチキュー３に４命令
分の空き領域があるため、次の２命令のプリフェッチが
可能であり、リード信号ジェネレータ６は命令リード信
号７を再びＬＯＷにすることができる。すなわち、命令
リード信号７がＬＯＷになった時にはアドレスライン５
上のアドレスがｎ＋２に更新されており、メモリ１から
次の２命令（ｎ＋２、ｎ＋３）が飛び命令検出部９を通
して命令フェッチキュー３にプリフェッチされる。ただ
し、これら２命令も分岐命令ではないので、飛び命令検
出信号１０がＬＯＷになることはない。そして、命令出
力信号８がＬＯＷになった時には、既にプリフェッチさ
れた残りの命令のうちアドレスの最も若い１命令（ｎ＋
１）が命令フェッチキュー３から出力命令１１としてプ
ロセッサへ供給される。

【００２４】命令（ｎ＋１）が出力命令１１としてプロ
セッサへ供給された時点では命令フェッチキュー３に３
命令分の空き領域があるため、次の２命令のプリフェッ
チが可能であり、リード信号ジェネレータ６は命令リー
ド信号７を再びＬＯＷにすることができる。すなわち、
命令リード信号７がＬＯＷになった時にはアドレスライ
ン５上のアドレスがｎ＋４に更新されており、メモリ１
から次の２命令（ｎ＋４、ｎ＋５）が飛び命令検出部９
を通して命令フェッチキュー３に同様にプリフェッチさ
れる。ただし、アドレスｎ＋４の命令が無条件分岐命令
であるので、飛び命令検出部９はリード信号ジェネレー
タ６に対して飛び命令検出信号１０をＬＯＷにする。こ
の場合は命令フェッチキュー３に１命令分の空き領域し
か残っていないけれども、リード信号ジェネレータ６が
ＬＯＷレベルの飛び命令検出信号１０を受けている間は
仮に該命令フェッチキュー３に２命令分の空き領域が確
保できた場合でも該リード信号ジェネレータ６がメモリ
１に対して命令リード信号７をＬＯＷにすることはな
く、アドレスジェネレータ５はアドレスライン５上に更
新後のアドレスｎ＋６を維持する。

【００２５】図２に示した例ではこの時点で命令出力信
号８が一時的にＨＩＧＨを維持するために命令フェッチ
キュー３はすぐにはプロセッサに命令を供給しないけれ
ども、時間が経過して次に命令出力信号８がＬＯＷにな
った時には、既にプリフェッチされた残りの命令のうち
アドレスの最も若い１命令（ｎ＋２）が命令フェッチキ
ュー３から出力命令１１として出力される。このように
して命令（ｎ＋２）が命令フェッチキュー３から出力命
令１１としてプロセッサへ供給されると、命令フェッチ
キュー３に２命令分の空き領域ができる。ところが、こ
のようにして命令フェッチキュー３に２命令分の空き領
域ができても、前記のとおりリード信号ジェネレータ６
がＬＯＷレベルの飛び命令検出信号１０を受けている間
は従来と違って該リード信号ジェネレータ６がメモリ１
に対して命令リード信号７をＨＩＧＨに保持する。した
がって、該メモリ１から後続の２命令（ｎ＋６、ｎ＋
７）が命令フェッチキュー３に読み込まれることはな
く、プリフェッチのための無用のメモリアクセスが回避
される。

【００２６】ただし、このように命令フェッチキュー３
への命令の読み込みが中断している間でも、既に該命令
フェッチキュー３にプリフェッチされた残りの命令のプ
ロセッサへの供給は続行される。すなわち、命令出力信
号８がＬＯＷになる毎に命令（ｎ＋３）と命令（ｎ＋
４）とが各々１命令ずつ命令フェッチキュー３から出力
命令１１として順次プロセッサへ供給されるのである。
そして、分岐命令である命令（ｎ＋４）がプロセッサに
より解読されると、該分岐命令の分岐先アドレス（ここ
ではアドレスｍとする。）が確定する。このようにして
分岐先アドレスｍが確定すると、飛び命令検出信号１０
がＨＩＧＨにもどされ、アドレスジェネレータ４がアド
レスライン５を通してメモリ１に該分岐先アドレスｍを
示す。そして、入力信号としての飛び命令検出信号１０
がＨＩＧＨにもどされたリード信号ジェネレータ６は、
命令リード信号７の出力を再開する。

【００２７】このようにしてアドレスジェネレータ４が
メモリ１にアドレスｍを示した状態でリード信号ジェネ
レータ６が命令リード信号７をＬＯＷにすると、メモリ
１からフェッチライン２を通して２命令（ｍ、ｍ＋１）
が読み出され、これら２命令が飛び命令検出部９を通し
て命令フェッチキュー３に同時に読み込まれる。そし
て、命令出力信号８がＬＯＷになった時点でこのうちの
１命令（ｍ）が命令フェッチキュー３から出力命令１１
としてプロセッサへ供給される。ただし、先にプリフェ
ッチされた残りの命令（ｎ＋５）は、無効な命令として
捨てられる。なお、この後の動作は上記と同様である。

【００２８】以上のとおり、本実施例の命令プリフェッ
チ装置によれば、従来同様にメモリ１から２命令が同時
にプリフェッチされるのでプロセッサが１命令ずつフェ
ッチする場合に比べて命令フェッチのためのメモリアク
セス頻度が下がり、相対的にメモリ１へのデータアクセ
スが容易になる。しかも、命令フェッチキュー３に読み
込まれた命令の中に分岐命令が含まれている場合には、
該分岐命令の分岐先アドレスが確定するまでリード信号
ジェネレータ６による命令リード信号７の出力が一時停
止させられてメモリ１から命令フェッチキュー３への命
令の読み込みが中断する。したがって、該分岐命令の後
続アドレスの命令のプリフェッチが抑制される。

【００２９】なお、本実施例では命令フェッチキュー３
の容量を５命令分としたが、２命令分以上であれば任意
の容量を選択することができる。また、命令フェッチキ
ュー３が既に読み込んだ命令の中に分岐命令が含まれて
いるかどうかを検査するに際して、飛び命令検出部９が
命令フェッチキュー３の内部のどの位置にある命令を検
査するかは分岐命令の処理方法に応じて任意である。飛
び命令検出部９が命令フェッチキュー３への無条件分岐
命令の読み込みを検出した場合には飛び命令検出部９自
身が該無条件分岐命令を解読して分岐先アドレスを確定
させ、該分岐先アドレスについて直ちにプリフェッチを
再開する構成を採用してもよい。

【００３０】

【発明の効果】以上説明してきたように本発明によれ
ば、メモリから１回のアクセスで複数の命令を同時に命
令フェッチキューへ読み出す形で命令のプリフェッチを
進める一方で該プリフェッチした複数の命令を命令フェ
ッチキューから１命令ずつプロセッサへ供給する命令プ
リフェッチ装置において、命令フェッチキューが分岐命
令をプリフェッチした場合には該分岐命令の分岐先アド
レスが確定するまでプリフェッチを一時停止する構成を
採用したので、該分岐命令の後続アドレスの命令の無用
のプリフェッチが抑制され、命令のプリフェッチのため
のメモリアクセスが必要最小限におさえられる。したが
って、プリフェッチのための無用のメモリアクセスの実
行を原因とするデータアクセスの遅れが防止でき、メモ
リへのデータアクセスが容易になる。また、メモリアク
セスがアクセス禁止領域にかかってしまったときにプロ
セッサへの割込みが発生するシステムに本発明に係る命
令プリフェッチ装置が使用された場合であっても、該割
込みの発生がおさえられてプロセッサの命令実行性能が
向上する。

【図面の簡単な説明】

【図１】 本発明の実施例に係る命令プリフェッチ装置
の構成を示したブロック図である。

【図２】 図１の命令プリフェッチ装置の動作を説明す
るためのタイミング図である。

【図３】 従来の命令プリフェッチ装置の構成を示した
ブロック図である。

【図４】 図３の命令プリフェッチ装置の動作を説明す
るためのタイミング図である。

【符号の説明】

１…メモリ ２…フェッチライン ３…命令フェッチキュー ４…アドレスジェネレータ ５…アドレスライン ６…リード信号ジェネレータ ７…命令リード信号 ８…命令出力信号 ９…飛び命令検出部 １０…飛び命令検出信号 １１…出力命令

Claims (1)

1. 【特許請求の範囲】 【請求項１】 メモリから次にプリフェッチすべき命令
   のアドレスを順次指定するためのアドレスジェネレータ
   と、 該アドレスジェネレータにより指定されたアドレスから
   始まる連続した複数のアドレスの命令の読み出しタイミ
   ングを与えるための命令リード信号を順次前記メモリに
   対して出力するリード信号ジェネレータと、 前記命令リード信号が前記メモリに与えられる毎に該メ
   モリから読み出される複数の命令を同時に読み込み、該
   読み込んだ複数の命令をアドレスの若い順に１命令ずつ
   順次プロセッサへ供給する命令フェッチキューと、 該命令フェッチキューが読み込んだ複数の命令の中にア
   ドレスに飛びを生じさせる分岐命令又はアドレスに飛び
   を生じさせるおそれのある分岐命令が含まれているかど
   うかを逐次検査し、いずれかの分岐命令が含まれている
   ことを検出した場合には該分岐命令の分岐先アドレスが
   確定するまで前記リード信号ジェネレータによる命令リ
   ード信号の出力を一時停止させる飛び命令検出部とを備
   えたことを特徴とする命令プリフェッチ装置。