JPH0528031A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0528031A JPH0528031A JP17978091A JP17978091A JPH0528031A JP H0528031 A JPH0528031 A JP H0528031A JP 17978091 A JP17978091 A JP 17978091A JP 17978091 A JP17978091 A JP 17978091A JP H0528031 A JPH0528031 A JP H0528031A
- Authority
- JP
- Japan
- Prior art keywords
- access
- data
- storage means
- control
- data bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 低コストで生産可能なデータ処理装置を提供
する。 【構成】 ｎビット幅のデータバスを有し、データを記
憶する記憶手段１と、Ｎ（ただし、Ｎ＞ｎ）ビット幅の
データバスを有し、記憶手段１へのアクセスを行なうア
クセス手段２と、アクセス手段２による１回のアクセス
動作に応じて記憶手段１に対する複数回のアクセス動作
を行なうことにより、記憶手段１に対するデータの読出
しおよび／または書込みを行なわせる制御手段３とを設
けてある。
する。 【構成】 ｎビット幅のデータバスを有し、データを記
憶する記憶手段１と、Ｎ（ただし、Ｎ＞ｎ）ビット幅の
データバスを有し、記憶手段１へのアクセスを行なうア
クセス手段２と、アクセス手段２による１回のアクセス
動作に応じて記憶手段１に対する複数回のアクセス動作
を行なうことにより、記憶手段１に対するデータの読出
しおよび／または書込みを行なわせる制御手段３とを設
けてある。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関す
るものである。
るものである。
【０００２】
【従来の技術】従来、例えばアクセス手段として８ビッ
トのマイクロコンピュータを用いてデータ処理を行なう
データ処理装置の場合、データの記憶手段としてマイク
ロコンピュータと同じビット数である８ビットのＳＲＡ
Ｍ（スタティックＲＡＭ）を用いるのが一般的である。
このように、アクセス手段と同じビット数のＳＲＡＭを
用いて、１回のアクセス動作によってデータの読出しお
よび書込みを行なっている。
トのマイクロコンピュータを用いてデータ処理を行なう
データ処理装置の場合、データの記憶手段としてマイク
ロコンピュータと同じビット数である８ビットのＳＲＡ
Ｍ（スタティックＲＡＭ）を用いるのが一般的である。
このように、アクセス手段と同じビット数のＳＲＡＭを
用いて、１回のアクセス動作によってデータの読出しお
よび書込みを行なっている。
【０００３】
【発明が解決しようとする課題】上記従来の装置に用い
られているＳＲＡＭは、同容量の他の記憶手段に比べて
高価である。例えば、同容量のＤＲＡＭ（ダイナミック
ＲＡＭ）に比べると約３倍の価格である。したがって、
その分装置もコストアップせざるを得ない。
られているＳＲＡＭは、同容量の他の記憶手段に比べて
高価である。例えば、同容量のＤＲＡＭ（ダイナミック
ＲＡＭ）に比べると約３倍の価格である。したがって、
その分装置もコストアップせざるを得ない。
【０００４】本発明は、低コストで生産可能なデータ処
理装置を提供することを目的としている。
理装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は、ｎビット幅の
データバスを有し、データを記憶する記憶手段と、Ｎ
（ただし、Ｎ＞ｎ）ビット幅のデータバスを有し、上記
記憶手段へのアクセスを行なうアクセス手段と、上記ア
クセス手段による１回のアクセス動作に応じて上記記憶
手段に対する複数回のアクセス動作を行なうことによ
り、上記記憶手段に対するデータの読出しおよび／また
は書込みを行なわせる制御手段とを設けることにより、
上記課題を解決するものである。
データバスを有し、データを記憶する記憶手段と、Ｎ
（ただし、Ｎ＞ｎ）ビット幅のデータバスを有し、上記
記憶手段へのアクセスを行なうアクセス手段と、上記ア
クセス手段による１回のアクセス動作に応じて上記記憶
手段に対する複数回のアクセス動作を行なうことによ
り、上記記憶手段に対するデータの読出しおよび／また
は書込みを行なわせる制御手段とを設けることにより、
上記課題を解決するものである。
【０００６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【０００７】図１において、１はデータを記憶する記憶
手段であり、本例では４ビットのデータバスを有するＤ
ＲＡＭとしている。２は記憶手段１に対するデータの読
出しおよび書込みを制御するＣＰＵ等からなり、８ビッ
トのデータバスを有するアクセス手段である。３ａは記
憶手段１に対するチップセレクト、データ読出し／書込
み指定、ＲＡＳ（ロー・アドレス・ストローブ）／ＣＡ
Ｓ（カラム・アドレス・ストローブ）指定等のアクセス
制御を行なうアクセス制御回路、３ｂはアクセス手段２
からのアドレス信号を記憶手段１用のアドレス信号に変
換して出力するアドレス制御回路、３ｃは記憶手段１と
アクセス手段２との間のデータ送信制御を行なうデータ
制御回路であり、これらによって制御手段３が構成され
る。
手段であり、本例では４ビットのデータバスを有するＤ
ＲＡＭとしている。２は記憶手段１に対するデータの読
出しおよび書込みを制御するＣＰＵ等からなり、８ビッ
トのデータバスを有するアクセス手段である。３ａは記
憶手段１に対するチップセレクト、データ読出し／書込
み指定、ＲＡＳ（ロー・アドレス・ストローブ）／ＣＡ
Ｓ（カラム・アドレス・ストローブ）指定等のアクセス
制御を行なうアクセス制御回路、３ｂはアクセス手段２
からのアドレス信号を記憶手段１用のアドレス信号に変
換して出力するアドレス制御回路、３ｃは記憶手段１と
アクセス手段２との間のデータ送信制御を行なうデータ
制御回路であり、これらによって制御手段３が構成され
る。
【０００８】つぎに、図２のタイミングチャートに沿っ
て、データの読出しおよび書込み動作について説明す
る。
て、データの読出しおよび書込み動作について説明す
る。
【０００９】まず、記憶手段１からデータを読み出す場
合は、図２のａのように、アクセス手段２からアドレス
バスＡに１６ビットのアドレス信号を送出する。また、
コントロールバスＢにおいて、図２のｂのように、チッ
プセレクト信号を“０”とし、これにより記憶手段１を
アクセス可能状態とする。また、図２のｃのように、読
出し／書込み指定信号を“１”とし、これによりデータ
の読出しを指定する。
合は、図２のａのように、アクセス手段２からアドレス
バスＡに１６ビットのアドレス信号を送出する。また、
コントロールバスＢにおいて、図２のｂのように、チッ
プセレクト信号を“０”とし、これにより記憶手段１を
アクセス可能状態とする。また、図２のｃのように、読
出し／書込み指定信号を“１”とし、これによりデータ
の読出しを指定する。
【００１０】上記アドレス信号はアドレス制御回路３ｂ
の制御により、図２のｅのように、ローアドレス信号と
カラムアドレス信号に振り分けられ、記憶手段１に対し
て２回のアドレス指定を行なう。また、コントロールバ
スＢには図２のｆのようにＲＡＳ信号および図２のｇの
ようにＣＡＳ信号が出力され、このＲＡＳ、ＣＡＳ信号
の発生タイミングにより、上記振り分けられたローアド
レス信号とカラムアドレス信号でローアドレスとカラム
アドレスが指定される。さらに、コントロールバスＢに
おいて、図２のｈのように、書込み信号が“１”とな
り、これにより記憶手段１はデータの書込み禁止状態と
なる。
の制御により、図２のｅのように、ローアドレス信号と
カラムアドレス信号に振り分けられ、記憶手段１に対し
て２回のアドレス指定を行なう。また、コントロールバ
スＢには図２のｆのようにＲＡＳ信号および図２のｇの
ようにＣＡＳ信号が出力され、このＲＡＳ、ＣＡＳ信号
の発生タイミングにより、上記振り分けられたローアド
レス信号とカラムアドレス信号でローアドレスとカラム
アドレスが指定される。さらに、コントロールバスＢに
おいて、図２のｈのように、書込み信号が“１”とな
り、これにより記憶手段１はデータの書込み禁止状態と
なる。
【００１１】以上のようなアクセス手段２からのデータ
読出しアクセスに対して記憶手段１からは、図２のｉの
ように、最初に指定されたアドレスの４ビットの上位デ
ータＨがアドレスバスＣに送出される。このデータＨは
データ制御回路３ｃにおいて、図２のｊのようにラッチ
される。つづいて、図２のｉのように、アドレス制御回
路３ｂにより２回目に指定されたアドレスの４ビットの
下位データＬがアドレスバスＣに送信される。アクセス
手段２では、図２のｄにのように、まず上位４ビットの
データＨを受信し、つづいて下位４ビットのデータＬを
受信し、両者を８ビットのデータとして受信するのであ
る。
読出しアクセスに対して記憶手段１からは、図２のｉの
ように、最初に指定されたアドレスの４ビットの上位デ
ータＨがアドレスバスＣに送出される。このデータＨは
データ制御回路３ｃにおいて、図２のｊのようにラッチ
される。つづいて、図２のｉのように、アドレス制御回
路３ｂにより２回目に指定されたアドレスの４ビットの
下位データＬがアドレスバスＣに送信される。アクセス
手段２では、図２のｄにのように、まず上位４ビットの
データＨを受信し、つづいて下位４ビットのデータＬを
受信し、両者を８ビットのデータとして受信するのであ
る。
【００１２】以上のようにして、４ビットの記憶手段１
からデータを読み出し、８ビットのアクセス手段２で受
信する。
からデータを読み出し、８ビットのアクセス手段２で受
信する。
【００１３】つぎに、記憶手段１にデータを書き込む場
合は、図２のａ´のように、アクセス手段２からアドレ
スバスＡに１６ビットのアドレス信号を送出する。ま
た、コントロールバスＢにおいて、図２のｂ´のよう
に、チップセレクト信号を“０”とし、これにより記憶
手段１をアクセス可能状態とする。また、図２のｃ´の
ように、読出し／書込み指定信号を所定期間“０”と
し、この期間はデータの書込みを指定する。上記アドレ
ス信号はアドレス制御回路３ｂの制御により、図２のｅ
´のように、ローアドレス信号とカラムアドレス信号に
振り分けられ、記憶手段１に対して２回のアドレス指定
を行なう。また、コントロールバスＢには図２のｆ´の
ようにＲＡＳ信号および図２のｇ´のようにＣＡＳ信号
が出力され、このＲＡＳ、ＣＡＳ信号の発生タイミング
により、上記振り分けられたローアドレス信号とカラム
アドレス信号でローアドレスとカラムアドレスが指定さ
れる。データバスＣには、図２のｄ´に示すように、ア
クセス手段２から８ビットのデータが送出される。この
８ビットのデータを受けてデータ制御回路３ｃでは、図
２のｉ´のように、まず上位４ビットのデータを記憶手
段１に送出し、この上位４ビットのデータＨが記憶手段
１に書き込まれた後、下位４ビットのデータＬを記憶手
段１へ送出する。データ制御回路３ｃから送出されたデ
ータはコントロールバスＢにおいて、図２のｈ´のよう
に、書込み信号が“０”となったときに記憶手段１のそ
れぞれ指定されたアドレスに書き込まれる。
合は、図２のａ´のように、アクセス手段２からアドレ
スバスＡに１６ビットのアドレス信号を送出する。ま
た、コントロールバスＢにおいて、図２のｂ´のよう
に、チップセレクト信号を“０”とし、これにより記憶
手段１をアクセス可能状態とする。また、図２のｃ´の
ように、読出し／書込み指定信号を所定期間“０”と
し、この期間はデータの書込みを指定する。上記アドレ
ス信号はアドレス制御回路３ｂの制御により、図２のｅ
´のように、ローアドレス信号とカラムアドレス信号に
振り分けられ、記憶手段１に対して２回のアドレス指定
を行なう。また、コントロールバスＢには図２のｆ´の
ようにＲＡＳ信号および図２のｇ´のようにＣＡＳ信号
が出力され、このＲＡＳ、ＣＡＳ信号の発生タイミング
により、上記振り分けられたローアドレス信号とカラム
アドレス信号でローアドレスとカラムアドレスが指定さ
れる。データバスＣには、図２のｄ´に示すように、ア
クセス手段２から８ビットのデータが送出される。この
８ビットのデータを受けてデータ制御回路３ｃでは、図
２のｉ´のように、まず上位４ビットのデータを記憶手
段１に送出し、この上位４ビットのデータＨが記憶手段
１に書き込まれた後、下位４ビットのデータＬを記憶手
段１へ送出する。データ制御回路３ｃから送出されたデ
ータはコントロールバスＢにおいて、図２のｈ´のよう
に、書込み信号が“０”となったときに記憶手段１のそ
れぞれ指定されたアドレスに書き込まれる。
【００１４】以上のようにして、８ビットのデータバス
を有するアクセス手段２による１回のアクセス動作に応
じて、制御手段３による２回のアクセス動作により、４
ビットのデータバスを有する記憶手段１へデータを書き
込む。
を有するアクセス手段２による１回のアクセス動作に応
じて、制御手段３による２回のアクセス動作により、４
ビットのデータバスを有する記憶手段１へデータを書き
込む。
【００１５】なお、上記実施例においては、アクセス手
段２のデータバスを８ビット、記憶手段１のデータバス
を４ビットとしたが、例えば、アクセス手段２のデータ
バスを１６ビット、記憶手段１のデータバスを８ビット
というように、各ビット数は任意に設定してよい。
段２のデータバスを８ビット、記憶手段１のデータバス
を４ビットとしたが、例えば、アクセス手段２のデータ
バスを１６ビット、記憶手段１のデータバスを８ビット
というように、各ビット数は任意に設定してよい。
【００１６】また、上記実施例では、アクセス手段２に
よる１回のアクセス動作に応じて制御手段３による２回
のアクセス動作によって記憶手段１にアクセスしたが、
制御手段３によるアクセス回数はアクセス手段２と記憶
手段１のデータバスのビット数の関係に応じて適当な複
数回に設定してよい。
よる１回のアクセス動作に応じて制御手段３による２回
のアクセス動作によって記憶手段１にアクセスしたが、
制御手段３によるアクセス回数はアクセス手段２と記憶
手段１のデータバスのビット数の関係に応じて適当な複
数回に設定してよい。
【００１７】また、上記実施例においては、記憶手段１
としてＤＲＡＭを用いたが、これに限らず、例えばＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、読出し専用のＰＲＯＭ等を用い
てもよい。
としてＤＲＡＭを用いたが、これに限らず、例えばＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、読出し専用のＰＲＯＭ等を用い
てもよい。
【００１８】
【発明の効果】本発明によれば、アクセス手段のビット
数に対して、それより少ないビット数のＤＲＡＭ等の安
価な記憶手段を用いることができるので、それだけ装置
のコストダウンを実現することができる。
数に対して、それより少ないビット数のＤＲＡＭ等の安
価な記憶手段を用いることができるので、それだけ装置
のコストダウンを実現することができる。
【図１】本発明の一実施例を示したブロック図
【図２】データ読出しおよび書込み動作を説明するため
のタイミングチャート
のタイミングチャート
１ 記憶手段 ２ アクセス手段 ３ 制御手段
Claims (1)
- 【特許請求の範囲】 【請求項１】 ｎビット幅のデータバスを有し、データ
を記憶する記憶手段と、 Ｎ（ただし、Ｎ＞ｎ）ビット幅のデータバスを有し、上
記記憶手段へのアクセスを行なうアクセス手段と、 上記アクセス手段による１回のアクセス動作に応じて上
記記憶手段に対する複数回のアクセス動作を行なうこと
により、上記記憶手段に対するデータの読出しおよび／
または書込みを行なわせる制御手段と、 を具備することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17978091A JPH0528031A (ja) | 1991-07-19 | 1991-07-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17978091A JPH0528031A (ja) | 1991-07-19 | 1991-07-19 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528031A true JPH0528031A (ja) | 1993-02-05 |
Family
ID=16071764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17978091A Pending JPH0528031A (ja) | 1991-07-19 | 1991-07-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528031A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132695A (ja) * | 1988-11-11 | 1990-05-22 | Sharp Corp | メモリ回路 |
-
1991
- 1991-07-19 JP JP17978091A patent/JPH0528031A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132695A (ja) * | 1988-11-11 | 1990-05-22 | Sharp Corp | メモリ回路 |
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