JPH0528105A - データ転送方式 - Google Patents
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- JPH0528105A JPH0528105A JP3179893A JP17989391A JPH0528105A JP H0528105 A JPH0528105 A JP H0528105A JP 3179893 A JP3179893 A JP 3179893A JP 17989391 A JP17989391 A JP 17989391A JP H0528105 A JPH0528105 A JP H0528105A
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Abstract
(57)【要約】
【目的】 複数の通信回線を収容し、各通信回線の送受
信データを共通に設けられた記憶装置に転送する回線処
理装置におけるデータ転送方式にに関し、複数の通信回
線に対して確実・効率的なデータ転送を実現することを
目的とする。 【構成】 各入出力装置２に対応して、入出力装置が通
信回線１に対して送受信するデータを一旦蓄積するバッ
ファメモリ２００と、バッファメモリと入出力装置との
間のデータ転送を互いに独立に実行する第一のデータ転
送手段３００とを設け、各入出力装置に共通に、各バッ
ファメモリと共通記憶装置１００との間のデータ転送
を、各第一のデータ転送手段と独立に実行する第二のデ
ータ転送手段４００を設ける様に構成する。
信データを共通に設けられた記憶装置に転送する回線処
理装置におけるデータ転送方式にに関し、複数の通信回
線に対して確実・効率的なデータ転送を実現することを
目的とする。 【構成】 各入出力装置２に対応して、入出力装置が通
信回線１に対して送受信するデータを一旦蓄積するバッ
ファメモリ２００と、バッファメモリと入出力装置との
間のデータ転送を互いに独立に実行する第一のデータ転
送手段３００とを設け、各入出力装置に共通に、各バッ
ファメモリと共通記憶装置１００との間のデータ転送
を、各第一のデータ転送手段と独立に実行する第二のデ
ータ転送手段４００を設ける様に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の通信回線を収容
し、各通信回線が送受信するデータを、各通信回線に共
通に設けられた記憶装置との間で転送する回線処理装置
におけるデータ転送方式に関する。
し、各通信回線が送受信するデータを、各通信回線に共
通に設けられた記憶装置との間で転送する回線処理装置
におけるデータ転送方式に関する。
【０００２】
【従来の技術】図３は従来ある回線処理装置の一例を示
す図である。図３において、回線処理装置は、複数の入
出力装置（ＩＯ）２と、各入出力装置（ＩＯ）２に共通
に設けられた主記憶装置（ＭＭ）３、中央処理装置（Ｃ
ＰＵ）４およびダイレクトメモリアクセス制御装置（Ｄ
ＭＣ）５と、前記各装置間を接続するプロセッサバス６
とから構成されている。
す図である。図３において、回線処理装置は、複数の入
出力装置（ＩＯ）２と、各入出力装置（ＩＯ）２に共通
に設けられた主記憶装置（ＭＭ）３、中央処理装置（Ｃ
ＰＵ）４およびダイレクトメモリアクセス制御装置（Ｄ
ＭＣ）５と、前記各装置間を接続するプロセッサバス６
とから構成されている。
【０００３】各入出力装置（ＩＯ）２はそれぞれ通信回
線１を収容し、収容する各通信回線１に対してデータを
送受信する。主記憶装置（ＭＭ）３は、各入出力装置
（ＩＯ）２がそれぞれ収容する通信回線１に対して送受
信するデータを蓄積する。
線１を収容し、収容する各通信回線１に対してデータを
送受信する。主記憶装置（ＭＭ）３は、各入出力装置
（ＩＯ）２がそれぞれ収容する通信回線１に対して送受
信するデータを蓄積する。
【０００４】中央処理装置（ＣＰＵ）４は、プロセッサ
バス６を経由して主記憶装置（ＭＭ）３からデータを抽
出し、またプロセッサバス６を経由して主記憶装置（Ｍ
Ｍ）３にデータを蓄積する。
バス６を経由して主記憶装置（ＭＭ）３からデータを抽
出し、またプロセッサバス６を経由して主記憶装置（Ｍ
Ｍ）３にデータを蓄積する。
【０００５】またダイレクトメモリアクセス制御装置
（ＤＭＣ）５は、中央処理装置（ＣＰＵ）４の制御の下
に、入出力装置（ＩＯ）２が通信回線１から受信するデ
ータを、プロセッサバス６を経由して主記憶装置（Ｍ
Ｍ）３に転送・蓄積し、且つ入出力装置（ＩＯ）２が通
信回線１に送信するデータを主記憶装置（ＭＭ）３から
抽出し、プロセッサバス６を経由して入出力装置（Ｉ
Ｏ）２に転送する。
（ＤＭＣ）５は、中央処理装置（ＣＰＵ）４の制御の下
に、入出力装置（ＩＯ）２が通信回線１から受信するデ
ータを、プロセッサバス６を経由して主記憶装置（Ｍ
Ｍ）３に転送・蓄積し、且つ入出力装置（ＩＯ）２が通
信回線１に送信するデータを主記憶装置（ＭＭ）３から
抽出し、プロセッサバス６を経由して入出力装置（Ｉ
Ｏ）２に転送する。
【０００６】中央処理装置（ＣＰＵ）４およびダイレク
トメモリアクセス制御装置（ＤＭＣ）５は、主記憶装置
（ＭＭ）３との間のデータ転送を、共通に設けられてい
るプロセッサバス６を経由して実行する為、同時に複数
のデータ転送を実行することは不可能である。
トメモリアクセス制御装置（ＤＭＣ）５は、主記憶装置
（ＭＭ）３との間のデータ転送を、共通に設けられてい
るプロセッサバス６を経由して実行する為、同時に複数
のデータ転送を実行することは不可能である。
【０００７】従って、中央処理装置（ＣＰＵ）４が主記
憶装置（ＭＭ）３との間でデータ転送を実行中、或いは
ダイレクトメモリアクセス制御装置（ＤＭＣ）５が主記
憶装置（ＭＭ）３と任意の入出力装置（ＩＯ）２との間
でデータ転送を実行中に、任意の他の通信回線１から到
着するデータは主記憶装置（ＭＭ）３に蓄積されずに廃
棄され、所謂オーバラン状態となり、また中央処理装置
（ＣＰＵ）４またはダイレクトメモリアクセス制御装置
（ＤＭＣ）５が前述の如きデータ転送を実行中に、任意
の他の通信回線１に送信すべきデータは主記憶装置（Ｍ
Ｍ）３から抽出されず、所謂アンダーラン状態となる。
憶装置（ＭＭ）３との間でデータ転送を実行中、或いは
ダイレクトメモリアクセス制御装置（ＤＭＣ）５が主記
憶装置（ＭＭ）３と任意の入出力装置（ＩＯ）２との間
でデータ転送を実行中に、任意の他の通信回線１から到
着するデータは主記憶装置（ＭＭ）３に蓄積されずに廃
棄され、所謂オーバラン状態となり、また中央処理装置
（ＣＰＵ）４またはダイレクトメモリアクセス制御装置
（ＤＭＣ）５が前述の如きデータ転送を実行中に、任意
の他の通信回線１に送信すべきデータは主記憶装置（Ｍ
Ｍ）３から抽出されず、所謂アンダーラン状態となる。
【０００８】
【発明が解決しようとする課題】以上の説明から明らか
な如く、従来ある回線処理装置においては、複数の通信
回線に対して送受信するデータを、各通信回線１に共通
に設けられたダイレクトメモリアクセス制御装置（ＤＭ
Ｃ）５が、共通に設けられたプロセッサバス６を経由し
て転送していた為、各通信回線１からの受信データのオ
ーバラン状態、各通信回線１に対する送信データのアン
ダーラン状態が発生し、確実、且つ効率的なデータ転送
が実行出来ぬ問題があった。
な如く、従来ある回線処理装置においては、複数の通信
回線に対して送受信するデータを、各通信回線１に共通
に設けられたダイレクトメモリアクセス制御装置（ＤＭ
Ｃ）５が、共通に設けられたプロセッサバス６を経由し
て転送していた為、各通信回線１からの受信データのオ
ーバラン状態、各通信回線１に対する送信データのアン
ダーラン状態が発生し、確実、且つ効率的なデータ転送
が実行出来ぬ問題があった。
【０００９】本発明は、複数の通信回線に対して確実、
且つ効率的なデータ転送を実現することを目的とする。
且つ効率的なデータ転送を実現することを目的とする。
【００１０】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１は当該回線処理装置が収
容する複数の通信回線、２は各通信回線１を収容し、収
容する通信回線１に対してデータを送受信する複数の入
出力装置、１００は各通信回線１に共通に設けられ、各
通信回線１に対して送受信されるデータを共通に蓄積す
る共通記憶装置である。
す図である。図１において、１は当該回線処理装置が収
容する複数の通信回線、２は各通信回線１を収容し、収
容する通信回線１に対してデータを送受信する複数の入
出力装置、１００は各通信回線１に共通に設けられ、各
通信回線１に対して送受信されるデータを共通に蓄積す
る共通記憶装置である。
【００１１】２００は、本発明により各入出力装置２に
対応して設けられたバッファメモリである。３００は、
本発明により各入出力装置２に対応して設けられた第一
のデータ転送手段である。
対応して設けられたバッファメモリである。３００は、
本発明により各入出力装置２に対応して設けられた第一
のデータ転送手段である。
【００１２】４００は、本発明により各入出力装置２に
共通に設けられた第二のデータ転送手段である。
共通に設けられた第二のデータ転送手段である。
【００１３】
【作用】バッファメモリ２００は、入出力装置２が通信
回線１に対して送受信するデータを一旦蓄積する。
回線１に対して送受信するデータを一旦蓄積する。
【００１４】第一のデータ転送手段３００は、バッファ
メモリ２００と入出力装置２との間のデータ転送を互い
に独立に実行する。第二のデータ転送手段４００は、各
バッファメモリ２００と共通記憶装置１００との間のデ
ータ転送を、各第一のデータ転送手段３００と独立に実
行する。
メモリ２００と入出力装置２との間のデータ転送を互い
に独立に実行する。第二のデータ転送手段４００は、各
バッファメモリ２００と共通記憶装置１００との間のデ
ータ転送を、各第一のデータ転送手段３００と独立に実
行する。
【００１５】従って、各通信回線から到着するデータ
は、他の通信回線と独立に対応するバッファメモリに蓄
積可能となり、また各通信回線に送信すべきデータは、
他の通信回線と独立に対応するバッファメモリから抽出
可能となる為、受信データのオーバラン状態および送信
データのアンダーラン状態が発生しなくなり、通信回線
に対して確実、且つ高効率のデータ転送が実現可能とな
る。
は、他の通信回線と独立に対応するバッファメモリに蓄
積可能となり、また各通信回線に送信すべきデータは、
他の通信回線と独立に対応するバッファメモリから抽出
可能となる為、受信データのオーバラン状態および送信
データのアンダーラン状態が発生しなくなり、通信回線
に対して確実、且つ高効率のデータ転送が実現可能とな
る。
【００１６】
【実施例】以下、本発明の一実施例を図面により説明す
る。図２は本発明の一実施例による回線処理装置を示す
図である。なお、全図を通じて同一符号は同一対象物を
示す。
る。図２は本発明の一実施例による回線処理装置を示す
図である。なお、全図を通じて同一符号は同一対象物を
示す。
【００１７】図２においては、図１における共通記憶装
置１００として主記憶装置（ＭＭ）３が示され、また図
１におけるバッファメモリ２００としてバッファメモリ
（ＢＭ）７が各入出力装置（ＩＯ）２に対応して設けら
れ、また図１における第一のデータ転送手段３００とし
てダイレクトメモリアクセス制御装置（ＤＭＣ）８が各
入出力装置（ＩＯ）２に対応して設けられ、また図１に
おける第二のデータ転送手段４００として中央処理装置
（ＣＰＵ）４と、各入出力装置（ＩＯ）２に対応して設
けられたゲートバッファ（ＧＢ）１０とがその役割を果
たす。
置１００として主記憶装置（ＭＭ）３が示され、また図
１におけるバッファメモリ２００としてバッファメモリ
（ＢＭ）７が各入出力装置（ＩＯ）２に対応して設けら
れ、また図１における第一のデータ転送手段３００とし
てダイレクトメモリアクセス制御装置（ＤＭＣ）８が各
入出力装置（ＩＯ）２に対応して設けられ、また図１に
おける第二のデータ転送手段４００として中央処理装置
（ＣＰＵ）４と、各入出力装置（ＩＯ）２に対応して設
けられたゲートバッファ（ＧＢ）１０とがその役割を果
たす。
【００１８】各バッファメモリ（ＢＭ）７およびダイレ
クトメモリアクセス制御装置（ＤＭＣ）８およびゲート
バッファ（ＧＢ）１０は、入出力バス９を経由して接続
され、また各入出力バス９は、それぞれゲートバッファ
（ＧＢ）１０を介してプロセッサバス６に接続されてい
る。
クトメモリアクセス制御装置（ＤＭＣ）８およびゲート
バッファ（ＧＢ）１０は、入出力バス９を経由して接続
され、また各入出力バス９は、それぞれゲートバッファ
（ＧＢ）１０を介してプロセッサバス６に接続されてい
る。
【００１９】中央処理装置（ＣＰＵ）４は、例えば主記
憶装置（ＭＭ）３から所要のデータを抽出し、或いは所
要のデータを主記憶装置（ＭＭ）３に蓄積する場合に
は、各ゲートバッファ（ＧＢ）１０を遮断状態に設定
し、各入出力バス９とプロセッサバス６とを分離させて
いる。
憶装置（ＭＭ）３から所要のデータを抽出し、或いは所
要のデータを主記憶装置（ＭＭ）３に蓄積する場合に
は、各ゲートバッファ（ＧＢ）１０を遮断状態に設定
し、各入出力バス９とプロセッサバス６とを分離させて
いる。
【００２０】かかる状態で、各入出力装置（ＩＯ）２
は、収容する各通信回線１から到着するデータを受信す
ると、それぞれ対応するダイレクトメモリアクセス制御
装置（ＤＭＣ）８を起動し、受信データの転送・蓄積を
要求する。
は、収容する各通信回線１から到着するデータを受信す
ると、それぞれ対応するダイレクトメモリアクセス制御
装置（ＤＭＣ）８を起動し、受信データの転送・蓄積を
要求する。
【００２１】起動されたダイレクトメモリアクセス制御
装置（ＤＭＣ）８は、入出力装置（ＩＯ）２が受信する
データを、入出力バス９を経由して対応するバッファメ
モリ（ＢＭ）７に転送・蓄積する。
装置（ＤＭＣ）８は、入出力装置（ＩＯ）２が受信する
データを、入出力バス９を経由して対応するバッファメ
モリ（ＢＭ）７に転送・蓄積する。
【００２２】なお各入出力バス９は、プロセッサバス６
および他の入出力バス９と独立である為、ダイレクトメ
モリアクセス制御装置（ＤＭＣ）８は、中央処理装置
（ＣＰＵ）４および他のダイレクトメモリアクセス制御
装置（ＤＭＣ）８と全く独立に、データ転送を実行可能
となる。
および他の入出力バス９と独立である為、ダイレクトメ
モリアクセス制御装置（ＤＭＣ）８は、中央処理装置
（ＣＰＵ）４および他のダイレクトメモリアクセス制御
装置（ＤＭＣ）８と全く独立に、データ転送を実行可能
となる。
【００２３】バッファメモリ（ＢＭ）７に受信データが
蓄積されると、ダイレクトメモリアクセス制御装置（Ｄ
ＭＣ）８は中央処理装置（ＣＰＵ）４に対してバッファ
メモリ（ＢＭ）７に蓄積されている受信データの、主記
憶装置（ＭＭ）３に対する転送を要求する。
蓄積されると、ダイレクトメモリアクセス制御装置（Ｄ
ＭＣ）８は中央処理装置（ＣＰＵ）４に対してバッファ
メモリ（ＢＭ）７に蓄積されている受信データの、主記
憶装置（ＭＭ）３に対する転送を要求する。
【００２４】該データ転送要求を受信した中央処理装置
（ＣＰＵ）４は、要求元のダイレクトメモリアクセス制
御装置（ＤＭＣ）８に対応するゲートバッファ（ＧＢ）
１０を導通状態に設定した後、バッファメモリ（ＢＭ）
７に蓄積されている受信データを抽出し、入出力バス
９、導通状態に設定したゲートバッファ（ＧＢ）１０お
よびプロセッサバス６を経由して主記憶装置（ＭＭ）３
に転送し、主記憶装置（ＭＭ）３内に蓄積した後、ゲー
トバッファ（ＧＢ）１０を再び遮断状態に設定する。
（ＣＰＵ）４は、要求元のダイレクトメモリアクセス制
御装置（ＤＭＣ）８に対応するゲートバッファ（ＧＢ）
１０を導通状態に設定した後、バッファメモリ（ＢＭ）
７に蓄積されている受信データを抽出し、入出力バス
９、導通状態に設定したゲートバッファ（ＧＢ）１０お
よびプロセッサバス６を経由して主記憶装置（ＭＭ）３
に転送し、主記憶装置（ＭＭ）３内に蓄積した後、ゲー
トバッファ（ＧＢ）１０を再び遮断状態に設定する。
【００２５】その間、データ転送要求元のダイレクトメ
モリアクセス制御装置（ＤＭＣ）８に対応するゲートバ
ッファ（ＧＢ）１０以外のゲートバッファ（ＧＢ）１０
は引続き遮断状態に設定されている為、他のダイレクト
メモリアクセス制御装置（ＤＭＣ）８は、それぞれ対応
する入出力装置（ＩＯ）２とバッファメモリ（ＢＭ）７
との間のデータ転送を、専用の入出力バス９を経由して
実行可能である。
モリアクセス制御装置（ＤＭＣ）８に対応するゲートバ
ッファ（ＧＢ）１０以外のゲートバッファ（ＧＢ）１０
は引続き遮断状態に設定されている為、他のダイレクト
メモリアクセス制御装置（ＤＭＣ）８は、それぞれ対応
する入出力装置（ＩＯ）２とバッファメモリ（ＢＭ）７
との間のデータ転送を、専用の入出力バス９を経由して
実行可能である。
【００２６】また各入出力装置（ＩＯ）２は、収容する
通信回線１に対してデータを送信する必要が生ずると、
それぞれ対応するダイレクトメモリアクセス制御装置
（ＤＭＣ）８を起動し、送信データの抽出・転送を要求
する。
通信回線１に対してデータを送信する必要が生ずると、
それぞれ対応するダイレクトメモリアクセス制御装置
（ＤＭＣ）８を起動し、送信データの抽出・転送を要求
する。
【００２７】起動されたダイレクトメモリアクセス制御
装置（ＤＭＣ）８は、バッファメモリ（ＢＭ）７に送信
データが蓄積されている場合には、バッファメモリ（Ｂ
Ｍ）７から送信データを抽出し、入出力バス９を経由し
て入出力装置（ＩＯ）２に転送する。
装置（ＤＭＣ）８は、バッファメモリ（ＢＭ）７に送信
データが蓄積されている場合には、バッファメモリ（Ｂ
Ｍ）７から送信データを抽出し、入出力バス９を経由し
て入出力装置（ＩＯ）２に転送する。
【００２８】またバッファメモリ（ＢＭ）７に送信デー
タが蓄積されていない場合には、ダイレクトメモリアク
セス制御装置（ＤＭＣ）８は中央処理装置（ＣＰＵ）４
に対して主記憶装置（ＭＭ）３に蓄積されている送信デ
ータの転送を要求する。
タが蓄積されていない場合には、ダイレクトメモリアク
セス制御装置（ＤＭＣ）８は中央処理装置（ＣＰＵ）４
に対して主記憶装置（ＭＭ）３に蓄積されている送信デ
ータの転送を要求する。
【００２９】該データ転送要求を受信した中央処理装置
（ＣＰＵ）４は、要求元のダイレクトメモリアクセス制
御装置（ＤＭＣ）８に対応するゲートバッファ（ＧＢ）
１０を導通状態に設定した後、主記憶装置（ＭＭ）３に
蓄積されている送信データを抽出し、プロセッサバス
６、導通状態に設定したゲートバッファ（ＧＢ）１０お
よび入出力バス９を経由してバッファメモリ（ＢＭ）７
に転送し、バッファメモリ（ＢＭ）７内に蓄積した後、
ゲートバッファ（ＧＢ）１０を再び遮断状態に設定す
る。
（ＣＰＵ）４は、要求元のダイレクトメモリアクセス制
御装置（ＤＭＣ）８に対応するゲートバッファ（ＧＢ）
１０を導通状態に設定した後、主記憶装置（ＭＭ）３に
蓄積されている送信データを抽出し、プロセッサバス
６、導通状態に設定したゲートバッファ（ＧＢ）１０お
よび入出力バス９を経由してバッファメモリ（ＢＭ）７
に転送し、バッファメモリ（ＢＭ）７内に蓄積した後、
ゲートバッファ（ＧＢ）１０を再び遮断状態に設定す
る。
【００３０】その間、データ転送要求元のダイレクトメ
モリアクセス制御装置（ＤＭＣ）８に対応するゲートバ
ッファ（ＧＢ）１０以外のゲートバッファ（ＧＢ）１０
は引続き遮断状態に設定されている為、他のダイレクト
メモリアクセス制御装置（ＤＭＣ）８は、それぞれ対応
する入出力装置（ＩＯ）２とバッファメモリ（ＢＭ）７
との間のデータ転送を、専用の入出力バス９を経由して
実行可能である。
モリアクセス制御装置（ＤＭＣ）８に対応するゲートバ
ッファ（ＧＢ）１０以外のゲートバッファ（ＧＢ）１０
は引続き遮断状態に設定されている為、他のダイレクト
メモリアクセス制御装置（ＤＭＣ）８は、それぞれ対応
する入出力装置（ＩＯ）２とバッファメモリ（ＢＭ）７
との間のデータ転送を、専用の入出力バス９を経由して
実行可能である。
【００３１】ダイレクトメモリアクセス制御装置（ＤＭ
Ｃ）８は、バッファメモリ（ＢＭ）７に蓄積された送信
データを、前述と同様に入出力装置（ＩＯ）２に転送す
る。以上の説明から明らかな如く、本実施例によれば、
各入出力装置（ＩＯ）２がそれぞれ対応する通信回線１
に対して送受信するデータは、それぞれ対応して設けら
れているダイレクトメモリアクセス制御装置（ＤＭＣ）
８により、それぞれ専用に設けられている入出力バス９
を経由してバッファメモリ（ＢＭ）７との間で、他の通
信回線１に対する送受信データの転送、或いは中央処理
装置（ＣＰＵ）４と主記憶装置（ＭＭ）３との間のデー
タ転送と独立に転送されることとなり、通信回線１から
の受信データのオーバラン、或いは通信回線１に対する
送信データのアンダーランの発生が防止される。
Ｃ）８は、バッファメモリ（ＢＭ）７に蓄積された送信
データを、前述と同様に入出力装置（ＩＯ）２に転送す
る。以上の説明から明らかな如く、本実施例によれば、
各入出力装置（ＩＯ）２がそれぞれ対応する通信回線１
に対して送受信するデータは、それぞれ対応して設けら
れているダイレクトメモリアクセス制御装置（ＤＭＣ）
８により、それぞれ専用に設けられている入出力バス９
を経由してバッファメモリ（ＢＭ）７との間で、他の通
信回線１に対する送受信データの転送、或いは中央処理
装置（ＣＰＵ）４と主記憶装置（ＭＭ）３との間のデー
タ転送と独立に転送されることとなり、通信回線１から
の受信データのオーバラン、或いは通信回線１に対する
送信データのアンダーランの発生が防止される。
【００３２】なお、図２はあく迄本発明の一実施例に過
ぎず、例えば第一のデータ転送手段３００および第二の
データ転送手段４００は図示されるダイレクトメモリア
クセス制御装置（ＤＭＣ）８および中央処理装置（ＣＰ
Ｕ）４等に限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらな
い。また本発明の対象となる回線処理装置は、図示され
るものに限定されぬことは言う迄も無い。
ぎず、例えば第一のデータ転送手段３００および第二の
データ転送手段４００は図示されるダイレクトメモリア
クセス制御装置（ＤＭＣ）８および中央処理装置（ＣＰ
Ｕ）４等に限定されることは無く、他に幾多の変形が考
慮されるが、何れの場合にも本発明の効果は変わらな
い。また本発明の対象となる回線処理装置は、図示され
るものに限定されぬことは言う迄も無い。
【００３３】
【発明の効果】以上、本発明によれば、前記回線処理装
置において、各通信回線から到着するデータは、他の通
信回線と独立に対応するバッファメモリに蓄積可能とな
り、また各通信回線に送信すべきデータは、他の通信回
線と独立に対応するバッファメモリから抽出可能となる
為、受信データのオーバラン状態および送信データのア
ンダーラン状態が発生しなくなり、通信回線に対して確
実、且つ高効率のデータ転送が実現可能となる。
置において、各通信回線から到着するデータは、他の通
信回線と独立に対応するバッファメモリに蓄積可能とな
り、また各通信回線に送信すべきデータは、他の通信回
線と独立に対応するバッファメモリから抽出可能となる
為、受信データのオーバラン状態および送信データのア
ンダーラン状態が発生しなくなり、通信回線に対して確
実、且つ高効率のデータ転送が実現可能となる。
【図１】 本発明の原理を示す図
【図２】 本発明の一実施例による回線処理装置を示す
図
図
【図３】 従来ある回線処理装置の一例を示す図
１ 通信回線 ２ 入出力装置（ＩＯ） ３ 主記憶装置（ＭＭ） ４ 中央処理装置（ＣＰＵ） ５、８ ダイレクトメモリアクセス制御装置（ＤＭＣ） ６ プロセッサバス ７、２００ バッファメモリ（ＢＭ） ９ 入出力バス １０ ゲートバッファ（ＧＢ） １００ 共通記憶装置 ３００ 第一のデータ転送手段 ４００ 第二のデータ転送手段
Claims (1)
- 【特許請求の範囲】 【請求項１】 それぞれ通信回線（１）を収容し、該通
信回線（１）に対してデータを送受信する複数の入出力
装置（２）と、前記各通信回線（１）に対して送受信さ
れる前記データを共通に蓄積する共通記憶装置（１０
０）とを具備する回線処理装置において、 前記各入出力装置（２）に対応して、前記入出力装置
（２）が前記通信回線（１）に対して送受信するデータ
を一旦蓄積するバッファメモリ（２００）と、 前記バッファメモリ（２００）と前記入出力装置（２）
との間のデータ転送を互いに独立に実行する第一のデー
タ転送手段（３００）とを設け、 前記各入出力装置（２）に共通に、前記各バッファメモ
リ（２００）と前記共通記憶装置（１００）との間のデ
ータ転送を、前記各第一のデータ転送手段（３００）と
独立に実行する第二のデータ転送手段（４００）を設け
ることを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179893A JPH0528105A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3179893A JPH0528105A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528105A true JPH0528105A (ja) | 1993-02-05 |
Family
ID=16073748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179893A Withdrawn JPH0528105A (ja) | 1991-07-19 | 1991-07-19 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528105A (ja) |
-
1991
- 1991-07-19 JP JP3179893A patent/JPH0528105A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |