JPH05282136A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05282136A JPH05282136A JP7420392A JP7420392A JPH05282136A JP H05282136 A JPH05282136 A JP H05282136A JP 7420392 A JP7420392 A JP 7420392A JP 7420392 A JP7420392 A JP 7420392A JP H05282136 A JPH05282136 A JP H05282136A
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- JP
- Japan
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- address conversion
- memory
- memory address
- conversion circuit
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- Pending
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Abstract
(57)【要約】
【目的】 複数のメモリアドレス変換機能を備えてお
り、複数の情報処理機能に応じてメモリにアクセスする
情報処理装置を提供する 【構成】 情報処理装置は、演算処理を行うＣＰＵ１０
と、ＣＰＵ１０から送信されるＣＰＵアドレスを各メモ
リのアドレスに変換するメモリアドレス変換回路Ａ１１
及びメモリアドレス変換回路Ｂ１２と、処理に応じて２
つのメモリアドレス変換回路を切替えるメモリアドレス
変換回路切替回路１３と、各種メモリＲＯＭ１、ＲＯＭ
２、ＲＡＭ１、ＲＡＭ２、ＲＯＭ３、ＲＯＭ４、及び表
示用ＲＡＭと、論理ＯＲ回路２０とを備えている。
り、複数の情報処理機能に応じてメモリにアクセスする
情報処理装置を提供する 【構成】 情報処理装置は、演算処理を行うＣＰＵ１０
と、ＣＰＵ１０から送信されるＣＰＵアドレスを各メモ
リのアドレスに変換するメモリアドレス変換回路Ａ１１
及びメモリアドレス変換回路Ｂ１２と、処理に応じて２
つのメモリアドレス変換回路を切替えるメモリアドレス
変換回路切替回路１３と、各種メモリＲＯＭ１、ＲＯＭ
２、ＲＡＭ１、ＲＡＭ２、ＲＯＭ３、ＲＯＭ４、及び表
示用ＲＡＭと、論理ＯＲ回路２０とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関する。
【０００２】
【従来の技術】メモリアドレス変換回路を有する従来の
情報処理装置の構成を図４に示す。情報処理装置は、Ｃ
ＰＵ（中央処理装置）３０、メモリアドレス変換回路３
１、並びに、ＲＯＭ１、ＲＯＭ２、ＲＯＭ３、ＲＯＭ
４、ＲＡＭ１、及びＲＡＭ２からなるメモリを備えてお
り、通常、複数のアプリケーションソフト等の処理を実
行できる。
情報処理装置の構成を図４に示す。情報処理装置は、Ｃ
ＰＵ（中央処理装置）３０、メモリアドレス変換回路３
１、並びに、ＲＯＭ１、ＲＯＭ２、ＲＯＭ３、ＲＯＭ
４、ＲＡＭ１、及びＲＡＭ２からなるメモリを備えてお
り、通常、複数のアプリケーションソフト等の処理を実
行できる。
【０００３】例えば、処理機能Ａを有する処理プログラ
ムと処理機能Ｂを有する処理プログラムとが、上記の同
一の情報処理装置内のＲＯＭ１とＲＯＭ３とに夫々格納
されており、これらを処理する場合、ＣＰＵ３０は共通
のメモリアドレス変換回路３１を介して各メモリにアク
セスしている。
ムと処理機能Ｂを有する処理プログラムとが、上記の同
一の情報処理装置内のＲＯＭ１とＲＯＭ３とに夫々格納
されており、これらを処理する場合、ＣＰＵ３０は共通
のメモリアドレス変換回路３１を介して各メモリにアク
セスしている。
【０００４】
【発明が解決しようとする課題】しかしながら、処理機
能Ａを有する処理プログラム及び処理機能Ｂを有する処
理プログラムが、夫々、異なる情報処理装置Ａ、Ｂで開
発され、その情報処理装置のハードウェア環境が異なる
場合、メモリアドレス変換方法も異なる場合が多い。即
ち、夫々の情報処理装置はその機能に応じた固有のメモ
リアドレス変換回路を具備しているので、各情報処理装
置で開発された処理プログラムは固有のメモリアドレス
変換がなされなければならない。
能Ａを有する処理プログラム及び処理機能Ｂを有する処
理プログラムが、夫々、異なる情報処理装置Ａ、Ｂで開
発され、その情報処理装置のハードウェア環境が異なる
場合、メモリアドレス変換方法も異なる場合が多い。即
ち、夫々の情報処理装置はその機能に応じた固有のメモ
リアドレス変換回路を具備しているので、各情報処理装
置で開発された処理プログラムは固有のメモリアドレス
変換がなされなければならない。
【０００５】一方、従来技術で開発された複数の処理機
能を有するシステムでは、単一で共通のメモリアドレス
変換回路しか存在しないため、既存のソフトウェアをそ
のメモリアドレス変換回路に適合するように、修正、変
更する必要が生じる。
能を有するシステムでは、単一で共通のメモリアドレス
変換回路しか存在しないため、既存のソフトウェアをそ
のメモリアドレス変換回路に適合するように、修正、変
更する必要が生じる。
【０００６】このため、複数のソフトウェアが使用可能
な情報処理装置を開発する場合、各ソフトウェアの修
正、変更に伴う開発に要する作業が増大するとういう問
題点がある。
な情報処理装置を開発する場合、各ソフトウェアの修
正、変更に伴う開発に要する作業が増大するとういう問
題点がある。
【０００７】従って、本発明は、複数のメモリアドレス
変換機能を備えており、複数の情報処理機能に応じてメ
モリにアクセスする情報処理装置を提供するものであ
る。
変換機能を備えており、複数の情報処理機能に応じてメ
モリにアクセスする情報処理装置を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明によれば、複数の
メモリと、該複数のメモリの中の一部のメモリに夫々ア
クセスするための複数の手段と、処理されるプログラム
に応じてメモリにアクセスするための複数の手段の中か
らいずれか１つを選択する手段と備えた情報処理装置が
提供される。
メモリと、該複数のメモリの中の一部のメモリに夫々ア
クセスするための複数の手段と、処理されるプログラム
に応じてメモリにアクセスするための複数の手段の中か
らいずれか１つを選択する手段と備えた情報処理装置が
提供される。
【０００９】
【作用】処理プログラムが処理される場合、複数のメモ
リの中の一部のメモリに夫々アクセスする複数の手段の
中から１つのアクセス手段が選択される。具体的には、
アクセス手段は、メモリにアクセスするためのアドレス
信号を、対応するメモリのメモリセレクト信号に変換す
る。
リの中の一部のメモリに夫々アクセスする複数の手段の
中から１つのアクセス手段が選択される。具体的には、
アクセス手段は、メモリにアクセスするためのアドレス
信号を、対応するメモリのメモリセレクト信号に変換す
る。
【００１０】このように、複数の処理プログラムに対応
して、複数のアクセス手段を備えているので、対応する
アクセス手段を選択することによって、容易にメモリア
クセスできる。
して、複数のアクセス手段を備えているので、対応する
アクセス手段を選択することによって、容易にメモリア
クセスできる。
【００１１】
【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。
明する。
【００１２】図１は本発明による情報処理装置の一実施
例を概略的に示す構成図である。図２は本発明による情
報処理装置の一実施例の情報処理機能を示すフローチャ
ート図であり、図３は１つのアドレスメモリ変換回路の
ＣＰＵアドレスと各種メモリ空間との対応を示すメモリ
マップである。
例を概略的に示す構成図である。図２は本発明による情
報処理装置の一実施例の情報処理機能を示すフローチャ
ート図であり、図３は１つのアドレスメモリ変換回路の
ＣＰＵアドレスと各種メモリ空間との対応を示すメモリ
マップである。
【００１３】図１に示すように、情報処理装置は、演算
処理を行うＣＰＵ１０と、ＣＰＵ１０から送信されるア
ドレス信号、即ちＣＰＵアドレスを各メモリのメモリセ
レクト信号に変換するメモリアドレス変換回路Ａ１１及
びメモリアドレス変換回路Ｂ１２と、処理に応じて２つ
のメモリアドレス変換回路を切替えるメモリアドレス変
換回路切替回路１３と、各種メモリ、ＲＯＭ１、ＲＯＭ
２、ＲＡＭ１、ＲＡＭ２、ＲＯＭ３、ＲＯＭ４、及び表
示用ＲＡＭと、論理ＯＲ回路２０とを備えている。
処理を行うＣＰＵ１０と、ＣＰＵ１０から送信されるア
ドレス信号、即ちＣＰＵアドレスを各メモリのメモリセ
レクト信号に変換するメモリアドレス変換回路Ａ１１及
びメモリアドレス変換回路Ｂ１２と、処理に応じて２つ
のメモリアドレス変換回路を切替えるメモリアドレス変
換回路切替回路１３と、各種メモリ、ＲＯＭ１、ＲＯＭ
２、ＲＡＭ１、ＲＡＭ２、ＲＯＭ３、ＲＯＭ４、及び表
示用ＲＡＭと、論理ＯＲ回路２０とを備えている。
【００１４】各ＲＯＭには、ある特定の処理機能を有す
る処理プログラムが格納され得る。また、各ＲＡＭに
は、各処理プログラムの処理の対象となるデータ等が格
納されている。
る処理プログラムが格納され得る。また、各ＲＡＭに
は、各処理プログラムの処理の対象となるデータ等が格
納されている。
【００１５】メモリアドレス変換回路Ａ１１と、メモリ
アドレス変換回路Ｂ１２とは、異なる回路構成を有して
おり、好ましくは、既存の情報処理装置（ワープロ、パ
ソコン等）のメモリアドレス変換回路を含む回路構成に
なっている。また、これらの変換回路を介して参照する
メモリには、図１に示すように、メモリアドレス変換回
路Ａ１１とメモリアドレス変換回路Ｂ１２とでは、異な
る独自のメモリと、異なったメモリ空間で参照される共
通のメモリとがある。図１に示す実施例においては、Ｒ
ＯＭ１及びＲＯＭ２はメモリアドレス変換回路Ａ１１の
みを介して参照され、ＲＯＭ３、ＲＯＭ４及び表示用Ｒ
ＡＭはメモリアドレス変換回路Ａ１２のみを介して参照
され、ＲＡＭ１及びＲＡＭ２は、異なったメモリ空間で
参照される共通のメモリである。尚、メモリアドレス変
換回路Ａ１１及びメモリアドレス変換回路Ｂ１２は、夫
々、複数のメモリの中の一部のメモリにアクセスするた
めの手段に対応しており、本実施例では２つのアクセス
するための手段が具備されている。また、処理されるプ
ログラムに応じてメモリにアクセスするための複数の手
段の中からいずれか１つを選択する手段は、メモリアド
レス変換回路切替回路１３に対応している。
アドレス変換回路Ｂ１２とは、異なる回路構成を有して
おり、好ましくは、既存の情報処理装置（ワープロ、パ
ソコン等）のメモリアドレス変換回路を含む回路構成に
なっている。また、これらの変換回路を介して参照する
メモリには、図１に示すように、メモリアドレス変換回
路Ａ１１とメモリアドレス変換回路Ｂ１２とでは、異な
る独自のメモリと、異なったメモリ空間で参照される共
通のメモリとがある。図１に示す実施例においては、Ｒ
ＯＭ１及びＲＯＭ２はメモリアドレス変換回路Ａ１１の
みを介して参照され、ＲＯＭ３、ＲＯＭ４及び表示用Ｒ
ＡＭはメモリアドレス変換回路Ａ１２のみを介して参照
され、ＲＡＭ１及びＲＡＭ２は、異なったメモリ空間で
参照される共通のメモリである。尚、メモリアドレス変
換回路Ａ１１及びメモリアドレス変換回路Ｂ１２は、夫
々、複数のメモリの中の一部のメモリにアクセスするた
めの手段に対応しており、本実施例では２つのアクセス
するための手段が具備されている。また、処理されるプ
ログラムに応じてメモリにアクセスするための複数の手
段の中からいずれか１つを選択する手段は、メモリアド
レス変換回路切替回路１３に対応している。
【００１６】各種メモリのなかで共通に使用するメモリ
へのメモリセレクト信号は、アドレス変換回路Ａ及びア
ドレス変換回路Ｂからのメモリセレクト信号を入力とす
る論理ＯＲ回路２０の出力信号が使用される。
へのメモリセレクト信号は、アドレス変換回路Ａ及びア
ドレス変換回路Ｂからのメモリセレクト信号を入力とす
る論理ＯＲ回路２０の出力信号が使用される。
【００１７】メモリアドレス変換回路切替回路１３は、
ＣＰＵ１０を介してソフトウェアからの命令を受け取る
ことにより、指定されたメモリアドレス変換回路のみを
有効にし、他のメモリアドレス変換回路を無効にする。
有効とされたメモリアドレス変換回路は、受信したＣＰ
Ｕアドレスをメモリマップに応じてメモリセレクト信号
に変換する。無効とされたメモリアドレス変換回路は、
ＣＰＵアドレスにかかわらず、メモリセレクト信号を発
生しない（各メモリセレクト信号は非アクティブとな
る）。
ＣＰＵ１０を介してソフトウェアからの命令を受け取る
ことにより、指定されたメモリアドレス変換回路のみを
有効にし、他のメモリアドレス変換回路を無効にする。
有効とされたメモリアドレス変換回路は、受信したＣＰ
Ｕアドレスをメモリマップに応じてメモリセレクト信号
に変換する。無効とされたメモリアドレス変換回路は、
ＣＰＵアドレスにかかわらず、メモリセレクト信号を発
生しない（各メモリセレクト信号は非アクティブとな
る）。
【００１８】即ち、メモリアドレス変換回路切替回路１
３は、ソフトウェアからの命令で、システムに含まれる
メモリアドレス変換回路Ａ及びＢから指定された１つの
メモリアドレス変換回路を選択する。従って、実行する
処理プログラムに応じて、自由にメモリアドレス変換回
路が選択され得る。
３は、ソフトウェアからの命令で、システムに含まれる
メモリアドレス変換回路Ａ及びＢから指定された１つの
メモリアドレス変換回路を選択する。従って、実行する
処理プログラムに応じて、自由にメモリアドレス変換回
路が選択され得る。
【００１９】尚、本実施例は、２つのメモリアドレス変
換回路を具備しているが、これに限られるものでなく、
処理すべきソフトウェアの種類等に応じて３つ以上のメ
モリアドレス変換回路を備えてもよい。
換回路を具備しているが、これに限られるものでなく、
処理すべきソフトウェアの種類等に応じて３つ以上のメ
モリアドレス変換回路を備えてもよい。
【００２０】情報処理装置のメモリアドレス変換回路Ａ
１１のアドレス変換のために用いられるメモリマップ
は、例えば図３のようである。
１１のアドレス変換のために用いられるメモリマップ
は、例えば図３のようである。
【００２１】ＣＰＵアドレスの０番地から（ａ−１）番
地まではＲＯＭ１、ａ番地から（ｂ−１）番地まではＲ
ＯＭ２、ｂ番地から（ｃ−１）番地まではＲＡＭ１、ｃ
番地から（ｄ−１）番地まではＲＡＭ２が割り当てられ
ている。この場合、ＣＰＵが０番地から（ａ−１）番地
までのアドレスを出力したばあい、メモリアドレス変換
回路Ａは、ＣＰＵアドレスに応じてＲＯＭ１のアドレス
空間（０番地から（ａ−１）番地）から対応するメモリ
セレクト信号をＲＯＭ１に出力する。他のＲＯＭ２、Ｒ
ＡＭ１、ＲＡＭ２に関しても同様に、ＣＰＵアドレスに
応じて、各メモリ空間から対応するメモリセレクト信号
を出力する。
地まではＲＯＭ１、ａ番地から（ｂ−１）番地まではＲ
ＯＭ２、ｂ番地から（ｃ−１）番地まではＲＡＭ１、ｃ
番地から（ｄ−１）番地まではＲＡＭ２が割り当てられ
ている。この場合、ＣＰＵが０番地から（ａ−１）番地
までのアドレスを出力したばあい、メモリアドレス変換
回路Ａは、ＣＰＵアドレスに応じてＲＯＭ１のアドレス
空間（０番地から（ａ−１）番地）から対応するメモリ
セレクト信号をＲＯＭ１に出力する。他のＲＯＭ２、Ｒ
ＡＭ１、ＲＡＭ２に関しても同様に、ＣＰＵアドレスに
応じて、各メモリ空間から対応するメモリセレクト信号
を出力する。
【００２２】また、メモリアドレス変換回路Ｂ１２も同
様に、ＣＰＵアドレスと各種メモリＲＯＭ３、ＲＯＭ
４、ＲＡＭ１、ＲＡＭ２、及び、表示用ＲＡＭのアドレ
ス空間とが対応づけられているメモリマップを有する。
様に、ＣＰＵアドレスと各種メモリＲＯＭ３、ＲＯＭ
４、ＲＡＭ１、ＲＡＭ２、及び、表示用ＲＡＭのアドレ
ス空間とが対応づけられているメモリマップを有する。
【００２３】次に、メモリアドレス変換回路切替回路の
動作制御のプログラムのフローを図２を参照して説明す
る。
動作制御のプログラムのフローを図２を参照して説明す
る。
【００２４】まず、各種の処理を実行するべく情報処理
装置において処理機能の選択が実行されると（ステップ
Ｓ１０）、処理機能Ａか否かを判定する（ステップＳ１
１）。処理機能Ａが選択されたならば、切替える命令
（メモリアドレス変換回路Ａを有効にする命令）を発し
てメモリアドレス変換回路切替回路１３を動作させてメ
モリアドレス変換回路Ａにメモリアドレス変換を設定す
る（ステップＳ１２）。この場合、既にメモリアドレス
変換回路Ａが設定されているならば、これを維持して、
メモリアドレス変換回Ｂが設定されているならば、メモ
リアドレス変換回路Ａに切替える命令を実行してもよ
い。
装置において処理機能の選択が実行されると（ステップ
Ｓ１０）、処理機能Ａか否かを判定する（ステップＳ１
１）。処理機能Ａが選択されたならば、切替える命令
（メモリアドレス変換回路Ａを有効にする命令）を発し
てメモリアドレス変換回路切替回路１３を動作させてメ
モリアドレス変換回路Ａにメモリアドレス変換を設定す
る（ステップＳ１２）。この場合、既にメモリアドレス
変換回路Ａが設定されているならば、これを維持して、
メモリアドレス変換回Ｂが設定されているならば、メモ
リアドレス変換回路Ａに切替える命令を実行してもよ
い。
【００２５】メモリアドレス変換回路Ａが設定されたな
らば、処理機能Ａのプログラムに処理を移行してメモリ
アドレス変換回路切替回路１３の動作制御処理を終了す
る（ステップＳ１３）。
らば、処理機能Ａのプログラムに処理を移行してメモリ
アドレス変換回路切替回路１３の動作制御処理を終了す
る（ステップＳ１３）。
【００２６】ステップＳ１１において、処理機能Ａでは
ない処理が選択されたならば、即ち処理機能Ｂが選択さ
れたならば、切替える命令（メモリアドレス変換回路Ｂ
を有効にする命令）を発してメモリアドレス変換回路切
替回路１３を動作させてメモリアドレス変換回路Ｂにメ
モリアドレス変換を設定する（ステップＳ１４）。この
場合、既にメモリアドレス変換回路Ｂが設定されている
ならば、これを維持して、メモリアドレス変換回Ａが設
定されているならば、メモリアドレス変換回路Ｂに切替
える命令を実行してもよい。
ない処理が選択されたならば、即ち処理機能Ｂが選択さ
れたならば、切替える命令（メモリアドレス変換回路Ｂ
を有効にする命令）を発してメモリアドレス変換回路切
替回路１３を動作させてメモリアドレス変換回路Ｂにメ
モリアドレス変換を設定する（ステップＳ１４）。この
場合、既にメモリアドレス変換回路Ｂが設定されている
ならば、これを維持して、メモリアドレス変換回Ａが設
定されているならば、メモリアドレス変換回路Ｂに切替
える命令を実行してもよい。
【００２７】従って、上記実施例による情報処理装置
は、複数のメモリアドレス変換回路と、メモリアドレス
変換回路切替回路とを備えたので、既存のソフトウェア
を変更することなく、各ソフトウェアが開発された情報
処理装置と同様にそのソフトウェアを効率的に利用する
ことができる。これによって、複数の情報処理機能を統
合するソフトウェアを開発する作業を減少させることが
でき、開発効率を高めることができる。
は、複数のメモリアドレス変換回路と、メモリアドレス
変換回路切替回路とを備えたので、既存のソフトウェア
を変更することなく、各ソフトウェアが開発された情報
処理装置と同様にそのソフトウェアを効率的に利用する
ことができる。これによって、複数の情報処理機能を統
合するソフトウェアを開発する作業を減少させることが
でき、開発効率を高めることができる。
【００２８】
【発明の効果】以上詳細に説明したように、本発明によ
る情報処理装置は、複数のメモリと、該複数のメモリの
中の一部のメモリにアクセスするための複数の手段と、
処理されるプログラムに応じて複数のメモリにアクセス
するための複数の手段の中からいずれか１つを選択する
手段と備えたので、従来、開発された既存の個々のソフ
トウェアを修正せずに、利用することができる。従っ
て、複数の情報処理機能を統合するソフトウェアを開発
する場合、ソフトウェアの開発の効率化を図れる。
る情報処理装置は、複数のメモリと、該複数のメモリの
中の一部のメモリにアクセスするための複数の手段と、
処理されるプログラムに応じて複数のメモリにアクセス
するための複数の手段の中からいずれか１つを選択する
手段と備えたので、従来、開発された既存の個々のソフ
トウェアを修正せずに、利用することができる。従っ
て、複数の情報処理機能を統合するソフトウェアを開発
する場合、ソフトウェアの開発の効率化を図れる。
【図１】本発明に係わる情報処理装置の一実施例を概略
的に示す構成図である。
的に示す構成図である。
【図２】本発明に係わる情報処理装置の一実施例のメモ
リアドレス変換回路切替回路の動作制御を示すフローチ
ャート図である。
リアドレス変換回路切替回路の動作制御を示すフローチ
ャート図である。
【図３】本発明に係わる情報処理装置の一実施例におけ
る１つのアドレスメモリ変換回路のＣＰＵアドレスと各
メモリ空間との対応を示すメモリマップである。
る１つのアドレスメモリ変換回路のＣＰＵアドレスと各
メモリ空間との対応を示すメモリマップである。
【図４】従来の情報処理装置を概略的に示す構成図であ
る。
る。
１０ ＣＰＵ １１、１２ メモリアドレス変換回路 １３ メモリアドレス変換回路切替回路 ２０ 論理ＯＲ回路
Claims (1)
- 【請求項１】 複数のメモリと、該複数のメモリの中の
一部のメモリに夫々アクセスするための複数の手段と、
処理されるプログラムに応じて前記メモリにアクセスす
るための前記複数の手段の中からいずれか１つを選択す
る手段とを備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7420392A JPH05282136A (ja) | 1992-03-30 | 1992-03-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7420392A JPH05282136A (ja) | 1992-03-30 | 1992-03-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282136A true JPH05282136A (ja) | 1993-10-29 |
Family
ID=13540398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7420392A Pending JPH05282136A (ja) | 1992-03-30 | 1992-03-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282136A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013047883A (ja) * | 2011-08-29 | 2013-03-07 | Jvc Kenwood Corp | 情報処理装置及びその起動方法 |
-
1992
- 1992-03-30 JP JP7420392A patent/JPH05282136A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013047883A (ja) * | 2011-08-29 | 2013-03-07 | Jvc Kenwood Corp | 情報処理装置及びその起動方法 |
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