JPH05282143A - 主記憶アクセス制御回路 - Google Patents
主記憶アクセス制御回路Info
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- JPH05282143A JPH05282143A JP4074529A JP7452992A JPH05282143A JP H05282143 A JPH05282143 A JP H05282143A JP 4074529 A JP4074529 A JP 4074529A JP 7452992 A JP7452992 A JP 7452992A JP H05282143 A JPH05282143 A JP H05282143A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 ワード単位のデータ転送用マイクロプログラ
ムを削減し、実行時間を短縮することができる。 【構成】 主記憶アクセス制御回路は、アドレスベース
１１およびアドレスインデックス１２から主記憶アクセ
スアドレス１３を生成するアドレス演算器１４と、多重
シーケンスを制御する多重シーケンス制御回路１９と、
１回の転送ごとに転送レジスタマスクビット情報を更新
する転送レジスタマスクビット情報更新データ生成回路
３７と、アドレス演算器１４の入力を、直前にアクセス
したアドレスおよび転送データ長とする選択回路１８お
よびアドレスインデックス制御回路２２とを備えた構成
となっている。
ムを削減し、実行時間を短縮することができる。 【構成】 主記憶アクセス制御回路は、アドレスベース
１１およびアドレスインデックス１２から主記憶アクセ
スアドレス１３を生成するアドレス演算器１４と、多重
シーケンスを制御する多重シーケンス制御回路１９と、
１回の転送ごとに転送レジスタマスクビット情報を更新
する転送レジスタマスクビット情報更新データ生成回路
３７と、アドレス演算器１４の入力を、直前にアクセス
したアドレスおよび転送データ長とする選択回路１８お
よびアドレスインデックス制御回路２２とを備えた構成
となっている。
Description
【０００１】
【産業上の利用分野】本発明は主記憶アクセス制御回路
に係わり、詳細には転送レジスタマスクビット情報によ
り指定されたレジスタファイルと主記憶間でデータ転送
を行う際に使用される主記憶アクセス制御回路に関す
る。
に係わり、詳細には転送レジスタマスクビット情報によ
り指定されたレジスタファイルと主記憶間でデータ転送
を行う際に使用される主記憶アクセス制御回路に関す
る。
【０００２】
【従来の技術】転送データの読出先あるいは格納先とな
るデータレジスタファイルの各ワードに対応し、かつそ
れぞれのワードに対して転送対象であることを示す情報
として転送レジスタマスクビット情報が存在する。従来
では、転送レジスタマスクビット情報を１ビットずつシ
フトさせ、転送を必要とするレジスタファイルアドレス
の調査とレジスタファイルアドレスの生成を行って、主
記憶アクセスを実行していた。また、主記憶アクセスを
指示する命令語中にデータ転送を開始すべきレジスタフ
ァイルアドレスとしての転送開始レジスタファイルアド
レスと、この転送開始レジスタファイルアドレスから連
続してデータ転送すべきレジスタ数としての転送レジス
タ数とが示されたときにも、マイクロプログラムによっ
て命令語を解析し、転送開始レジスタファイルアドレス
および転送レジスタ数を取り出して１ワードずつデータ
転送を行うようになっていた。
るデータレジスタファイルの各ワードに対応し、かつそ
れぞれのワードに対して転送対象であることを示す情報
として転送レジスタマスクビット情報が存在する。従来
では、転送レジスタマスクビット情報を１ビットずつシ
フトさせ、転送を必要とするレジスタファイルアドレス
の調査とレジスタファイルアドレスの生成を行って、主
記憶アクセスを実行していた。また、主記憶アクセスを
指示する命令語中にデータ転送を開始すべきレジスタフ
ァイルアドレスとしての転送開始レジスタファイルアド
レスと、この転送開始レジスタファイルアドレスから連
続してデータ転送すべきレジスタ数としての転送レジス
タ数とが示されたときにも、マイクロプログラムによっ
て命令語を解析し、転送開始レジスタファイルアドレス
および転送レジスタ数を取り出して１ワードずつデータ
転送を行うようになっていた。
【０００３】
【発明が解決しようとする課題】このような従来の主記
憶アクセス制御回路では、マイクロプログラムを用いて
１ビットずつ転送レジスタマスクビット情報の調査を行
っていたので、転送レジスタマスクビット情報のビット
数分のシフト動作とレジスタファイルアドレスの生成を
行う必要があった。このため、実行時間が長時間化する
といった問題があった。
憶アクセス制御回路では、マイクロプログラムを用いて
１ビットずつ転送レジスタマスクビット情報の調査を行
っていたので、転送レジスタマスクビット情報のビット
数分のシフト動作とレジスタファイルアドレスの生成を
行う必要があった。このため、実行時間が長時間化する
といった問題があった。
【０００４】また、１ビットずつ転送レジスタマスクビ
ット情報を調査する必要があったため、転送不要のレジ
スタファイルアドレスであっても解析の必要があった。
したがって、無駄に実行時間を費やしてしまうという欠
点もあった。
ット情報を調査する必要があったため、転送不要のレジ
スタファイルアドレスであっても解析の必要があった。
したがって、無駄に実行時間を費やしてしまうという欠
点もあった。
【０００５】更に従来の主記憶アクセス制御回路では、
主記憶アクセスを指示する命令語中に転送開始レジスタ
ファイルアドレスおよび転送レジスタ数が示される場合
であっても、これらの情報の解析や転送レジスタマスク
ビット情報の生成をマイクロプログラムによって行って
いた。このため、実行時間がかかるといった問題もあっ
た。
主記憶アクセスを指示する命令語中に転送開始レジスタ
ファイルアドレスおよび転送レジスタ数が示される場合
であっても、これらの情報の解析や転送レジスタマスク
ビット情報の生成をマイクロプログラムによって行って
いた。このため、実行時間がかかるといった問題もあっ
た。
【０００６】そこで本発明の目的は、ワード単位のデー
タ転送用マイクロプログラムを削減し、実行時間を短縮
することのできる主記憶アクセス制御回路を提供するこ
とにある。
タ転送用マイクロプログラムを削減し、実行時間を短縮
することのできる主記憶アクセス制御回路を提供するこ
とにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）初期主記憶アクセスアドレス生成情報として
のアドレスベースおよびアドレスインデックスから主記
憶アドレスを生成するアドレス演算器と、（ロ）転送デ
ータの読出先あるいは格納先となるデータレジスタファ
イルの各ワードに対応し、かつそれぞれのワードに対し
て転送対象であることを示す転送レジスタマスクビット
情報による主記憶アクセス指示を受け、データレジスタ
ファイルの複数ワードと主記憶間の多重データ転送を制
御する多重シーケンス制御回路と、（ハ）転送レジスタ
マスクビット情報の値から転送すべきデータレジスタフ
ァイルのアドレスを生成し、このデータレジスタファイ
ルの読み出しおよび書き込みを制御するレジスタファイ
ルアドレス生成回路と、（ニ）転送レジスタマスクビッ
ト情報の内容に従ったデータレジスタファイルの１ワー
ド分のデータ転送ごとに転送レジスタマスクビット情報
の値を更新する更新データ生成回路と、（ホ）アドレス
ベースおよびアドレスインデックスを多重シーケンス動
作用のアドレスベースおよびアドレスインデックスに切
り換えるために多重シーケンス制御回路が出力するアド
レス切換信号を入力してアドレスベースを直前の主記憶
アクセスで使用したアドレスに切り換える選択回路と、
（ヘ）アドレス切換信号によってアドレスインデックス
を直前の主記憶アクセスを行ったデータ転送量に切り換
えるアドレスインデックス制御回路とを主記憶アクセス
制御回路に具備させる。
は、（イ）初期主記憶アクセスアドレス生成情報として
のアドレスベースおよびアドレスインデックスから主記
憶アドレスを生成するアドレス演算器と、（ロ）転送デ
ータの読出先あるいは格納先となるデータレジスタファ
イルの各ワードに対応し、かつそれぞれのワードに対し
て転送対象であることを示す転送レジスタマスクビット
情報による主記憶アクセス指示を受け、データレジスタ
ファイルの複数ワードと主記憶間の多重データ転送を制
御する多重シーケンス制御回路と、（ハ）転送レジスタ
マスクビット情報の値から転送すべきデータレジスタフ
ァイルのアドレスを生成し、このデータレジスタファイ
ルの読み出しおよび書き込みを制御するレジスタファイ
ルアドレス生成回路と、（ニ）転送レジスタマスクビッ
ト情報の内容に従ったデータレジスタファイルの１ワー
ド分のデータ転送ごとに転送レジスタマスクビット情報
の値を更新する更新データ生成回路と、（ホ）アドレス
ベースおよびアドレスインデックスを多重シーケンス動
作用のアドレスベースおよびアドレスインデックスに切
り換えるために多重シーケンス制御回路が出力するアド
レス切換信号を入力してアドレスベースを直前の主記憶
アクセスで使用したアドレスに切り換える選択回路と、
（ヘ）アドレス切換信号によってアドレスインデックス
を直前の主記憶アクセスを行ったデータ転送量に切り換
えるアドレスインデックス制御回路とを主記憶アクセス
制御回路に具備させる。
【０００８】そして、転送レジスタマスクビット情報形
式で与えられたデータ転送レジスタファイル情報から転
送すべきレジスタファイルアドレスを逐次生成しながら
多重データ転送制御を実現する。
式で与えられたデータ転送レジスタファイル情報から転
送すべきレジスタファイルアドレスを逐次生成しながら
多重データ転送制御を実現する。
【０００９】請求項２記載の発明では、請求項１記載の
発明に更に転送レジスタマスクビット情報から予め最後
のデータ転送対象となるデータレジスタファイルのアド
レスを生成する最終転送レジスタファイルアドレス生成
回路と、この最終転送レジスタファイルアドレス生成回
路が出力する最終転送レジスタファイルアドレスとレジ
スタファイルアドレス生成回路が出力するレジスタファ
イルアドレスとを比較する一致検出回路とを具備させて
いる。そして、この一致検出回路が両者の一致を検出し
たとき多重シーケンス制御回路は多重シーケンス制御を
終了させるようにしたものである。
発明に更に転送レジスタマスクビット情報から予め最後
のデータ転送対象となるデータレジスタファイルのアド
レスを生成する最終転送レジスタファイルアドレス生成
回路と、この最終転送レジスタファイルアドレス生成回
路が出力する最終転送レジスタファイルアドレスとレジ
スタファイルアドレス生成回路が出力するレジスタファ
イルアドレスとを比較する一致検出回路とを具備させて
いる。そして、この一致検出回路が両者の一致を検出し
たとき多重シーケンス制御回路は多重シーケンス制御を
終了させるようにしたものである。
【００１０】請求項３記載の発明では、主記憶アクセス
を指示する命令語中にデータ転送を開始すべきレジスタ
ファイルアドレスとこのレジスタファイルアドレスから
連続してデータ転送すべきレジスタ数が示されると、こ
れらレジスタファイルアドレスおよびレジスタ数を入力
して転送レジスタマスクビット情報を生成する転送レジ
スタマスクビット情報生成回路を請求項１または請求項
２記載の主記憶アクセス制御回路に具備させ、転送レジ
スタマスクビット情報生成回路から出力される転送レジ
スタマスクビット情報を主記憶アクセス制御回路の入力
とするようにしたものである。
を指示する命令語中にデータ転送を開始すべきレジスタ
ファイルアドレスとこのレジスタファイルアドレスから
連続してデータ転送すべきレジスタ数が示されると、こ
れらレジスタファイルアドレスおよびレジスタ数を入力
して転送レジスタマスクビット情報を生成する転送レジ
スタマスクビット情報生成回路を請求項１または請求項
２記載の主記憶アクセス制御回路に具備させ、転送レジ
スタマスクビット情報生成回路から出力される転送レジ
スタマスクビット情報を主記憶アクセス制御回路の入力
とするようにしたものである。
【００１１】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１２】図１は本発明の一実施例における主記憶ア
クセス制御回路の回路構成を表わしたものである。この
主記憶アクセス制御回路は、アドレスベース１１および
アドレスインデックス１２によって主記憶アクセスアド
レス１３を生成するアドレス演算器１４を備えている。
アドレスレジスタ１５は、生成された主記憶アクセスア
ドレス１３を格納するようになっている。アドレスレジ
スタ１５の出力１６と前記したアドレスベース１１とは
選択回路１８に入力される。選択回路１８は多重シーケ
ンス制御回路１９が出力するアドレス切替信号２１を入
力するようになっている。選択回路１８はこれにより、
アドレス演算器１４のベースアドレスを、アドレスベー
ス１１から直前の主記憶アクセスアドレスであるアドレ
スレジスタ１５の出力１６に切り替えるようになってい
る。
クセス制御回路の回路構成を表わしたものである。この
主記憶アクセス制御回路は、アドレスベース１１および
アドレスインデックス１２によって主記憶アクセスアド
レス１３を生成するアドレス演算器１４を備えている。
アドレスレジスタ１５は、生成された主記憶アクセスア
ドレス１３を格納するようになっている。アドレスレジ
スタ１５の出力１６と前記したアドレスベース１１とは
選択回路１８に入力される。選択回路１８は多重シーケ
ンス制御回路１９が出力するアドレス切替信号２１を入
力するようになっている。選択回路１８はこれにより、
アドレス演算器１４のベースアドレスを、アドレスベー
ス１１から直前の主記憶アクセスアドレスであるアドレ
スレジスタ１５の出力１６に切り替えるようになってい
る。
【００１３】アドレスインデックス１２はアドレスイン
デックス制御回路２２に入力されるようになっている。
アドレスインデックス制御回路２２にも多重シーケンス
制御回路１９からアドレス切替信号２１が入力される。
アドレスインデックス制御回路２２は、このアドレス切
替信号２１によってアドレス演算器１４のインデックス
入力をアドレスインデックス１２から直前の主記憶アク
セスを行ったデータ転送量に切り替えるようになってい
る。
デックス制御回路２２に入力されるようになっている。
アドレスインデックス制御回路２２にも多重シーケンス
制御回路１９からアドレス切替信号２１が入力される。
アドレスインデックス制御回路２２は、このアドレス切
替信号２１によってアドレス演算器１４のインデックス
入力をアドレスインデックス１２から直前の主記憶アク
セスを行ったデータ転送量に切り替えるようになってい
る。
【００１４】この主記憶アクセス制御回路には、転送デ
ータを格納するデータレジスタファイル２４が設けられ
ている。このデータレジスタファイル２４に対する転送
データの読み出しまたは書き込みは、転送レジスタマス
クビット情報（ＳＡＭ）レジスタ２５と、ここから出力
される転送レジスタマスクビット情報２６からデータ転
送を行うべきレジスタファイルアドレス２７を生成する
レジスタファイルアドレス生成回路２８とによって行わ
れる。レジスタファイルアドレス生成回路２８は、転送
レジスタマスクビット情報２６の上位ビットを解読する
プライオリティエンコーダによって構成されている。
ータを格納するデータレジスタファイル２４が設けられ
ている。このデータレジスタファイル２４に対する転送
データの読み出しまたは書き込みは、転送レジスタマス
クビット情報（ＳＡＭ）レジスタ２５と、ここから出力
される転送レジスタマスクビット情報２６からデータ転
送を行うべきレジスタファイルアドレス２７を生成する
レジスタファイルアドレス生成回路２８とによって行わ
れる。レジスタファイルアドレス生成回路２８は、転送
レジスタマスクビット情報２６の上位ビットを解読する
プライオリティエンコーダによって構成されている。
【００１５】最終転送レジスタファイルアドレス生成回
路３１は、転送レジスタマスクビット情報２６を入力
し、データレジスタファイル２４の複数ワードと主記憶
間の多重データ転送に際して予め判定可能な最終転送レ
ジスタファイルアドレス３２を生成するようになってい
る。一致検出回路３３は、この最終転送レジスタファイ
ルアドレス３２とレジスタファイルアドレス２７を比較
し、これらが一致していた場合にはレジスタファイルア
ドレス一致信号３４を多重シーケンス制御回路１９に対
して出力するようになっている。
路３１は、転送レジスタマスクビット情報２６を入力
し、データレジスタファイル２４の複数ワードと主記憶
間の多重データ転送に際して予め判定可能な最終転送レ
ジスタファイルアドレス３２を生成するようになってい
る。一致検出回路３３は、この最終転送レジスタファイ
ルアドレス３２とレジスタファイルアドレス２７を比較
し、これらが一致していた場合にはレジスタファイルア
ドレス一致信号３４を多重シーケンス制御回路１９に対
して出力するようになっている。
【００１６】多重シーケンス制御回路１９は、このレジ
スタファイルアドレス一致信号３４と転送レジスタマス
クビット情報２６を入力し、主記憶アクセスおよびデー
タレジスタファイル２４のアクセスが多重になることを
検出する。そして、多重シーケンス制御表示信号３６と
アドレス切換信号２１を出力するようになっている。多
重シーケンス制御表示信号３６を入力する転送レジスタ
マスクビット情報（ＳＡＭ）更新データ生成回路３７
は、これを基にして転送レジスタマスクビット情報更新
データ３８を生成する。転送レジスタマスクビット情報
更新データ３８は、データレジスタファイル２４の１ワ
ード分のデータを転送するたびに、データ転送したデー
タレジスタファイルアドレスに対応する転送レジスタマ
スクビット情報のビットを更新するようにしたデータで
ある。転送レジスタマスクビット情報更新データ３８
は、選択回路３９に入力される。
スタファイルアドレス一致信号３４と転送レジスタマス
クビット情報２６を入力し、主記憶アクセスおよびデー
タレジスタファイル２４のアクセスが多重になることを
検出する。そして、多重シーケンス制御表示信号３６と
アドレス切換信号２１を出力するようになっている。多
重シーケンス制御表示信号３６を入力する転送レジスタ
マスクビット情報（ＳＡＭ）更新データ生成回路３７
は、これを基にして転送レジスタマスクビット情報更新
データ３８を生成する。転送レジスタマスクビット情報
更新データ３８は、データレジスタファイル２４の１ワ
ード分のデータを転送するたびに、データ転送したデー
タレジスタファイルアドレスに対応する転送レジスタマ
スクビット情報のビットを更新するようにしたデータで
ある。転送レジスタマスクビット情報更新データ３８
は、選択回路３９に入力される。
【００１７】一方、転送レジスタマスクビット情報（Ｓ
ＡＭ）生成回路４１には、命令語４２が入力されるよう
になっている。転送レジスタマスクビット情報生成回路
４１は、命令語４２の転送レジスタ数から転送レジスタ
数の分だけ連続した転送有りの情報を生成し、これを転
送レジスタマスクビット情報初期入力データ４３として
切選択回路３９に入力している。切選択回路３９は、多
重シーケンス制御表示信号３６によって転送レジスタマ
スクビット情報レジスタ２５に送出される出力を、転送
レジスタマスクビット情報初期入力データ４３から転送
レジスタマスクビット情報更新データ３８に切り換える
ようになっている。
ＡＭ）生成回路４１には、命令語４２が入力されるよう
になっている。転送レジスタマスクビット情報生成回路
４１は、命令語４２の転送レジスタ数から転送レジスタ
数の分だけ連続した転送有りの情報を生成し、これを転
送レジスタマスクビット情報初期入力データ４３として
切選択回路３９に入力している。切選択回路３９は、多
重シーケンス制御表示信号３６によって転送レジスタマ
スクビット情報レジスタ２５に送出される出力を、転送
レジスタマスクビット情報初期入力データ４３から転送
レジスタマスクビット情報更新データ３８に切り換える
ようになっている。
【００１８】なお、最終転送レジスタファイルアドレス
生成回路３１は、転送レジスタマスクビット情報２６の
下位ビットを解読するプライオリティエンコーダによっ
て構成されている。
生成回路３１は、転送レジスタマスクビット情報２６の
下位ビットを解読するプライオリティエンコーダによっ
て構成されている。
【００１９】以上のような構成の主記憶アクセス制御回
路の動作を次に説明する。
路の動作を次に説明する。
【００２０】アドレスベース１１およびアドレスインデ
ックス１２が初期主記憶アクセスアドレス情報としてア
ドレス演算器１４に与えられ、同時に転送レジスタマス
クビット情報レジスタ２５に転送レジスタマスクビット
情報初期入力データ４３が格納されたとする。アドレス
演算器１４では、アドレスベース１１およびアドレスイ
ンデックス１２から主記憶アクセスアドレス１３が生成
され、アドレスレジスタ１５に格納される。
ックス１２が初期主記憶アクセスアドレス情報としてア
ドレス演算器１４に与えられ、同時に転送レジスタマス
クビット情報レジスタ２５に転送レジスタマスクビット
情報初期入力データ４３が格納されたとする。アドレス
演算器１４では、アドレスベース１１およびアドレスイ
ンデックス１２から主記憶アクセスアドレス１３が生成
され、アドレスレジスタ１５に格納される。
【００２１】このとき多重シーケンス制御回路１９は、
転送レジスタマスクビット情報２６の解析を行う。この
結果として、転送レジスタマスクビット情報２６に、デ
ータ転送を要するレジスタファイルアドレスが存在する
ことが示されており、また、一致検出回路３３が最終転
送レジスタファイルアドレス３２とレジスタファイルア
ドレス２７の不一致をレジスタファイルアドレス一致信
号３４によって報告してきた場合には、多重シーケンス
制御表示信号３６を出力する。
転送レジスタマスクビット情報２６の解析を行う。この
結果として、転送レジスタマスクビット情報２６に、デ
ータ転送を要するレジスタファイルアドレスが存在する
ことが示されており、また、一致検出回路３３が最終転
送レジスタファイルアドレス３２とレジスタファイルア
ドレス２７の不一致をレジスタファイルアドレス一致信
号３４によって報告してきた場合には、多重シーケンス
制御表示信号３６を出力する。
【００２２】転送レジスタマスクビット情報レジスタ２
５には、多重シーケンス制御表示信号３６によって主記
憶アクセス制御が現在行われているレジスタファイルア
ドレス２７に対応する転送レジスタマスクビット情報２
６のビットが更新された転送レジスタマスクビット情報
更新データ３８が転送レジスタマスクビット情報更新デ
ータ生成回路３７で生成され、切選択回路３９によって
選択されて、格納されるようになっている。同時にデー
タレジスタファイル２４には、レジスタファイルアドレ
ス２７に従った読み出しまたは書き込みが行われる。そ
して、１ワード分のデータ転送が終了して、転送レジス
タマスクビット情報レジスタ２５が更新されると、２ワ
ード目以降のデータ転送制御に移行する。
５には、多重シーケンス制御表示信号３６によって主記
憶アクセス制御が現在行われているレジスタファイルア
ドレス２７に対応する転送レジスタマスクビット情報２
６のビットが更新された転送レジスタマスクビット情報
更新データ３８が転送レジスタマスクビット情報更新デ
ータ生成回路３７で生成され、切選択回路３９によって
選択されて、格納されるようになっている。同時にデー
タレジスタファイル２４には、レジスタファイルアドレ
ス２７に従った読み出しまたは書き込みが行われる。そ
して、１ワード分のデータ転送が終了して、転送レジス
タマスクビット情報レジスタ２５が更新されると、２ワ
ード目以降のデータ転送制御に移行する。
【００２３】２ワード目以降では、多重シーケンス制御
回路１９はアドレス切換信号２１を出力し、主記憶アク
セスアドレスの生成も制御する。アドレス切換信号２１
が出力されると、アドレス演算器１４入力のアドレスベ
ースが、直前に主記憶アクセスしたアドレスとしてのア
ドレスレジスタ１５の出力１６に選択回路１８によって
切り換えられる。
回路１９はアドレス切換信号２１を出力し、主記憶アク
セスアドレスの生成も制御する。アドレス切換信号２１
が出力されると、アドレス演算器１４入力のアドレスベ
ースが、直前に主記憶アクセスしたアドレスとしてのア
ドレスレジスタ１５の出力１６に選択回路１８によって
切り換えられる。
【００２４】また、アドレスインデックス入力も、アド
レスインデックス制御回路２２により直前に主記憶アク
セスしたデータ転送量に切り換えられる。これにより、
アドレス演算器１４は、直前にアクセスした主記憶アド
レスにデータ転送量を加えたアドレスを生成することに
なる。
レスインデックス制御回路２２により直前に主記憶アク
セスしたデータ転送量に切り換えられる。これにより、
アドレス演算器１４は、直前にアクセスした主記憶アド
レスにデータ転送量を加えたアドレスを生成することに
なる。
【００２５】一方、データレジスタファイル２４に関し
ては、転送レジスタマスクビット情報レジスタ２５が更
新されたことにより、次に転送対象となるレジスタファ
イルアドレス２７が生成される。後は、１ワード目と同
様な動作が行われ、２ワード目のデータ転送が終了す
る。３ワード目以降は、２ワード目と同様の制御が行わ
れる。
ては、転送レジスタマスクビット情報レジスタ２５が更
新されたことにより、次に転送対象となるレジスタファ
イルアドレス２７が生成される。後は、１ワード目と同
様な動作が行われ、２ワード目のデータ転送が終了す
る。３ワード目以降は、２ワード目と同様の制御が行わ
れる。
【００２６】多重シーケンス制御が終了するのは、デー
タ転送が進行していく過程でレジスタファイルアドレス
２７と最終転送レジスタファイルアドレス３２が一致し
たときとなる。したがって、最終転送レジスタファイル
アドレス３２以降のデータ転送および転送レジスタマス
クビット情報２６の解析が行われることはない。
タ転送が進行していく過程でレジスタファイルアドレス
２７と最終転送レジスタファイルアドレス３２が一致し
たときとなる。したがって、最終転送レジスタファイル
アドレス３２以降のデータ転送および転送レジスタマス
クビット情報２６の解析が行われることはない。
【００２７】次に、主記憶アクセスを指示する命令語中
にデータ転送を開始すべきレジスタファイルアドレスと
しての転送開始レジスタファイルアドレスと、この転送
開始レジスタファイルアドレスから連続してデータ転送
すべきレジスタ数としての転送レジスタ数とが示される
場合について説明する。
にデータ転送を開始すべきレジスタファイルアドレスと
しての転送開始レジスタファイルアドレスと、この転送
開始レジスタファイルアドレスから連続してデータ転送
すべきレジスタ数としての転送レジスタ数とが示される
場合について説明する。
【００２８】転送レジスタマスクビット情報生成回路４
１に命令語４２が入力されると、命令語４２の転送レジ
スタ数から転送レジスタ数分の連続した転送有りの情報
が生成される。この情報を、命令語４２の転送開始レジ
スタファイルアドレスに対応するビット位置までシフト
することによって、転送レジスタマスクビット情報初期
入力データ４３が生成される。これによって、すでに説
明した多重シーケンス制御を起動させることができる。
１に命令語４２が入力されると、命令語４２の転送レジ
スタ数から転送レジスタ数分の連続した転送有りの情報
が生成される。この情報を、命令語４２の転送開始レジ
スタファイルアドレスに対応するビット位置までシフト
することによって、転送レジスタマスクビット情報初期
入力データ４３が生成される。これによって、すでに説
明した多重シーケンス制御を起動させることができる。
【００２９】
【発明の効果】このように本発明によれば、転送レジス
タマスクビット情報形式で与えられたデータ転送対象レ
ジスタファイル情報から転送すべきレジスタファイルア
ドレスを逐次生成しながら、多重データ転送制御を転送
レジスタマスクビット情報。ら生成される最終転送レジ
スタファイルと一致するまで行う。これにより、データ
レジスタファイルの複数ワードと主記憶間の多重データ
転送を１つのマイクロプログラムのデータ転送指示で行
えるようになり、マイクロプログラムによる制御が簡単
になる。したがって、データ転送にかかわるマイクロプ
ログラム量を削減することができる。
タマスクビット情報形式で与えられたデータ転送対象レ
ジスタファイル情報から転送すべきレジスタファイルア
ドレスを逐次生成しながら、多重データ転送制御を転送
レジスタマスクビット情報。ら生成される最終転送レジ
スタファイルと一致するまで行う。これにより、データ
レジスタファイルの複数ワードと主記憶間の多重データ
転送を１つのマイクロプログラムのデータ転送指示で行
えるようになり、マイクロプログラムによる制御が簡単
になる。したがって、データ転送にかかわるマイクロプ
ログラム量を削減することができる。
【００３０】また、多重データ転送中において、転送中
のレジスタファイルアドレスと最終転送レジスタファイ
ルアドレスとをチェックしているため、転送しない部分
の転送レジスタマスクビット情報の解析に無駄な時間が
費やされることがなく、主記憶アクセス性能が向上する
という効果がある。
のレジスタファイルアドレスと最終転送レジスタファイ
ルアドレスとをチェックしているため、転送しない部分
の転送レジスタマスクビット情報の解析に無駄な時間が
費やされることがなく、主記憶アクセス性能が向上する
という効果がある。
【００３１】更に本発明では、主記憶アクセスを指示す
る命令語に転送開始レジスタファイルアドレスと転送レ
ジスタ数が示される場合にも、転送レジスタマスクビッ
ト情報生成回路により転送開始レジスタファイルアドレ
スおよび転送レジスタ数から転送レジスタマスクビット
情報が得られる。したがって、この場合にも多重データ
転送が可能になり、主記憶アクセス制御用のマイクロプ
ログラム量の削減と主記憶アクセス性能の向上という効
果を得ることができる。
る命令語に転送開始レジスタファイルアドレスと転送レ
ジスタ数が示される場合にも、転送レジスタマスクビッ
ト情報生成回路により転送開始レジスタファイルアドレ
スおよび転送レジスタ数から転送レジスタマスクビット
情報が得られる。したがって、この場合にも多重データ
転送が可能になり、主記憶アクセス制御用のマイクロプ
ログラム量の削減と主記憶アクセス性能の向上という効
果を得ることができる。
【図１】本発明の一実施例における主記憶アクセス制御
回路の回路構成を表わしたブロック図である。
回路の回路構成を表わしたブロック図である。
１１ アドレスベース １２ アドレスインデックス １３ 主記憶アクセスアドレス １４ アドレス演算器 １５ アドレスレジスタ １６ （アドレスレジスタの）出力 １８ 選択回路 １９ 多重シーケンス制御回路 ２１ アドレス切換信号 ２２ アドレスインデックス制御回路 ２４ データレジスタファイル ２５ 転送レジスタマスクビット情報レジスタ ２６ 転送レジスタマスクビット情報 ２８ レジスタファイルアドレス生成回路 ３１ 最終転送レジスタファイルアドレス生成回路 ３３ 一致検出回路 ３４ レジスタファイルアドレス一致信号 ３６ 多重シーケンス制御表示信号 ３７ 転送レジスタマスクビット情報更新データ生成回
路 ３８ 転送レジスタマスクビット情報更新データ ３９ 選択回路 ４１ 転送レジスタマスクビット情報生成回路 ４２ 命令語 ４３ 転送レジスタマスクビット情報初期入力データ
路 ３８ 転送レジスタマスクビット情報更新データ ３９ 選択回路 ４１ 転送レジスタマスクビット情報生成回路 ４２ 命令語 ４３ 転送レジスタマスクビット情報初期入力データ
Claims (3)
- 【請求項１】 初期主記憶アクセスアドレス生成情報と
してのアドレスベースおよびアドレスインデックスから
主記憶アドレスを生成するアドレス演算器と、 転送データの読出先あるいは格納先となるデータレジス
タファイルの各ワードに対応し、かつそれぞれのワード
に対して転送対象であることを示す転送レジスタマスク
ビット情報による主記憶アクセス指示を受け、データレ
ジスタファイルの複数ワードと主記憶間の多重データ転
送を制御する多重シーケンス制御回路と、 前記転送レジスタマスクビット情報の値から転送すべき
データレジスタファイルのアドレスを生成し、このデー
タレジスタファイルの読み出しおよび書き込みを制御す
るレジスタファイルアドレス生成回路と、 前記転送レジスタマスクビット情報の内容に従った前記
データレジスタファイルの１ワード分のデータ転送ごと
に転送レジスタマスクビット情報の値を更新する更新デ
ータ生成回路と、 前記アドレスベースおよびアドレスインデックスを多重
シーケンス動作用のアドレスベースおよびアドレスイン
デックスに切り換えるために前記多重シーケンス制御回
路が出力するアドレス切換信号を入力してアドレスベー
スを直前の主記憶アクセスで使用したアドレスに切り換
える選択回路と、 前記アドレス切換信号によって前記アドレスインデック
スを直前の主記憶アクセスを行ったデータ転送量に切り
換えるアドレスインデックス制御回路とを具備すること
を特徴とする主記憶アクセス制御回路。 - 【請求項２】 前記転送レジスタマスクビット情報から
予め最後のデータ転送対象となるデータレジスタファイ
ルのアドレスを生成する最終転送レジスタファイルアド
レス生成回路と、 この最終転送レジスタファイルアドレス生成回路が出力
する最終転送レジスタファイルアドレスと前記レジスタ
ファイルアドレス生成回路が出力するレジスタファイル
アドレスとを比較する一致検出回路とを備え、 前記多重シーケンス制御回路はこの一致検出回路が両者
の一致を検出したとき多重シーケンス制御を終了させる
ことを特徴とする請求項１記載の主記憶アクセス制御回
路。 - 【請求項３】 主記憶アクセスを指示する命令語中にデ
ータ転送を開始すべきレジスタファイルアドレスとこの
レジスタファイルアドレスから連続してデータ転送すべ
きレジスタ数が示されると、これらレジスタファイルア
ドレスおよびレジスタ数を入力して転送レジスタマスク
ビット情報を生成する転送レジスタマスクビット情報生
成回路を備え、 転送レジスタマスクビット情報生成回路から出力される
転送レジスタマスクビット情報を前記主記憶アクセス制
御回路の入力とすることを特徴とする請求項１または請
求項２記載の主記憶アクセス制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074529A JPH05282143A (ja) | 1992-03-30 | 1992-03-30 | 主記憶アクセス制御回路 |
| US08/039,788 US5483643A (en) | 1992-03-30 | 1993-03-30 | Control circuit for data transfer between a main memory and a register file |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074529A JPH05282143A (ja) | 1992-03-30 | 1992-03-30 | 主記憶アクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282143A true JPH05282143A (ja) | 1993-10-29 |
Family
ID=13549927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074529A Pending JPH05282143A (ja) | 1992-03-30 | 1992-03-30 | 主記憶アクセス制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5483643A (ja) |
| JP (1) | JPH05282143A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411300B2 (ja) * | 1992-02-18 | 2003-05-26 | 株式会社日立製作所 | 情報処理装置 |
| US6401194B1 (en) * | 1997-01-28 | 2002-06-04 | Samsung Electronics Co., Ltd. | Execution unit for processing a data stream independently and in parallel |
| WO2005015584A2 (en) * | 2003-08-06 | 2005-02-17 | Biosource, Inc | Power efficient flow through capacitor system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5165038A (en) * | 1989-12-29 | 1992-11-17 | Supercomputer Systems Limited Partnership | Global registers for a multiprocessor system |
-
1992
- 1992-03-30 JP JP4074529A patent/JPH05282143A/ja active Pending
-
1993
- 1993-03-30 US US08/039,788 patent/US5483643A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5483643A (en) | 1996-01-09 |
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