JPS6219929A

JPS6219929A - Ｄｍａ制御装置

Info

Publication number: JPS6219929A
Application number: JP15872285A
Authority: JP
Inventors: Toshio Terachi; 寺地　俊雄
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1985-07-18
Filing date: 1985-07-18
Publication date: 1987-01-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はＤＭＡ制御装置に関し、より詳細には画像デー
タを格納するメモリおよびＣＰＵ装置を有している画像
データ処理するシステムにおいて、２次元状の画像デー
タにおける一定のデータ転送およびビットシフト処理を
高速化するのに好適なりＭＡ制御装置に関するものであ
る。

従来技術従来の２次元の画像データを処理するシステムでは１画
像信号を入力する装置、その画像データを格納するメモ
リ装置９画像データを基に画像を表示する装置それに各
種データを処理するＣＰＵ装置などを有して、入力した
画像データそのままの画像をＣＲＴ画面上に表示したり
、入力した画像データに対し再構成の処理を行った後に
表示している。

画像データを再構成するときは、表示中の画像データを
格納するメモリに対し、元の画像データを格納するメモ
リから再構成に必要なデータを読出して書込むことによ
って行うが、これらの処理の殆どをＣＰＵ装置にて実行
しているために、システムスループットが低下していた
。

例えば表示中の画像の一定をピッ１−の単位で別の画像
に変更する場合、ＣＰＵ装置は読出してきた別の画像デ
ータの一定を指定のビット数シフトさせて表示中の画像
データへ組込むことを実行するが、ＣＰＵ内部のレジス
タを多く使用する。処理が煩雑化しソフトウェアがコス
ト高、データ転送の処理時間が長くなっていた。また、
メモリを不連続なアドレスでアクセスして画像データの
続出／書込を行う場合には、ＣＰＵ装置が転送用パラメ
ータを随時更新する必要があるので、このためにデータ
転送以外のソフトウェアも搭載していた。

目　　　　　的本発明の目的は、このような従来の問題を解決し、画像
データを格納するメモリおよびＣＰＵを有している画像
データ処理システムにおいて、上記ＣＰＵの指示により
画像データの一定転送および画像データのピッ１〜シフ
トを行って転送処理の高速化、システムスループットを
向上させることのできるＤＭＡ制御装置を提供すること
にある。

構成本発明は上記の目的を達成させるため１本発明のＤＭＡ
制御装置に、画像データを格納するメモリおよびＣＰＵ
装置を有し、上記画像データを処理するシステムにおい
て、上記画像データを任意のビット数シフトするデータ
シフト手段（データシフト回路部６１）と、上記ＣＰＵ
装置が指定した上記メモリにおける一定ブロックの画像
データをＤＭＡ転送するブロック転送手段（ブロック転
送回路部６０）とを具備することを特徴としたものであ
る。

以下１本発明の一実施例に基づいて具体的に説明する。

第２図は本発明の一実施例を示す画像データ処理システ
ムの構成図である。同図において、１は画像信号を入力
する画像信号入力装置、２は元の画像データを格納する
ソースメモリ２１１表示中の画像データを格納するディ
スティネーション・メモリ２２それにパラメータ領域２
３を有しているメモリ装置、３は本システムの全体を制
御するＣＰＵ装置、４は後述する方法で画像データのＤ
ＭＡ転送およびビットシフトをするＤＭＡ制御装置、５
は画像データで画像を表示する画像表示装置である。な
お、これらの各装置をアドレスバス。

データバス、コントロール線でなるシステムバスにて接
続する。

今、例えば第３図に示すように画像表示装置５の表示画
面５１上において、画像の一定５２を５２ａの位置へ移
動した画像の表示、また、ある画像の一定５３に別の画
像の一定５４を組込んだ画像を表示する場合には、ＣＰ
Ｕ装置３がＤＭＡ制御装置４にデータ転送やデータのビ
ットシフトなどを行わせて実現する。すなわち、ＤＭＡ
制御装置４は、後述する第一〜三の実施例の動作で、メ
モリ上において不連続な複数のデータでなるデータブロ
ックをＣＰＵ装置３の介在なしに指定エリアへデータ転
送したり、同様にＣＰＵ装置３の介在なしに画像データ
をビしトシフトさせてメモリ装置２内に書込む。

始めに、本発明の第一の実施例を第４図〜第６図により
述べる。

第４図はＤＭＡ制御装置４の構成図、第５図はパラメー
タ領域２３の構成図、第６図は第４図の処理フローチャ
ートである。第４図において、１１．１４はそれぞれア
ドレス信号を入力、出力する１１０回路、１２はソース
アドレスにオフセット設定回路１３のオフセット値（ジ
ャンプさせる量）を加算する２４ビット加算器、１５は
転送終了信号発生回路１６からの′転送終了′を受けた
ときデータのＤＭＡ転送を終了にするＤＭＡ回路、１７
は転送ライン数を設定する転送ライン数設定回路である
。なお、転送ライン数は第３図に示すｒｒ　Ｎ　＃ライ
ンである。

ＤＭＡ制御装置４のＤＭＡ回路１５は、ＣＰＵ装置３が
システムメモリ上のパラメータ領域２３に対して、第５
図に示すようにソースメモリ２１への゛ソースアドレス
′、ディスティネーション・メモリ２２への′ディステ
ィネーション・アドレス′それに転送１ラインである′
バイ１−カウンｌ−’を２４ビットで設定し、続いて初
期設定として転送ライン数設定回路１７には′転送ライ
ン数′（メモリブロック数二Ｎ）を、オフセット設定回
路１３には′オフセット値′（１ライン分のアドレス値
）を各々セットして、その後送出する　’５ＴＡＲＴコ
マンド′　を受信すると、以下のデータ転送を実施する
。

すなわち、ＤＭＡ回路１５は、先ずパラメータ領域２３
の各パラメータを読取って内部レジスタに格納した後、
そのパラメータのソースアドレス（すなわち第３図の画
像の一定５２の位置）でソースメモリ２１からバイトカ
ウント分のデータを読出し、パラメータのディスティネ
ーション・アドレス（すなわち画像の一定５２ａの位置
）でディスティネーション・メモリ２２へ書込む（ステ
ップ１ｏ１）。なお、バイトカウンタには（転送１ライ
ン×１ライン）分のデータ量を設定するので、ＤＭＡ回
路１５は２次元転送エリア５２の１ラインを転送する。

また、このデータ転送を以下’ＤＭＡ１の転送′と呼ぶ
。

続いてＤＭＡ回路１５は１次の１ラインのＤＭＡ１の転
送を行うためにパラメータ領域２３内の両アドレス値を
更新する。すなわち、先ず、システムメモリ上のＮ−Ｎ
＋４番地のデータ（ソースアドレス）を１７０回路１１
に移し、２４ビット加算器１２にその移した値に対しオ
フセット設定回路１３のオフセット値を加算させて■／
○回路１４にセットさせた後、その加算値を再びシステ
ムメモリ上のＮ−Ｎ＋４番地に書込む（ステップ１０３
）。なお、このデータ転送を以下’ＤＭＡ２の転送′と
呼ぶ。

上記の転送動作を繰返すことにより、更新したソースア
ドレスでデータを読出し、それを同様に更新したディス
ティネーション・アドレスで書込むことで（ＤＭＡ、の
転送）、Ｎライン全てをＤＭＡ転送し処理終了にする（
ステップ１０２）。なお、転送処理を終了させるため、
転送終了信号発生回路１６が、転送ライン数設定回路１
７の転送ライン数を１ラインを転送するごとにディクリ
メントして、ＩＩ　Ｏｇｇになったとき、ＤＭＡ回路１
５に　′転送終了信号′を出力しＤＭＡ転送を終らせる
。

このように、初期設定されたパラメータを更新しながら
転送ライン数分のデータを転送するので、不連続な状態
で続く一定量の画像データ（すなわちデータブロック）
をＤＭＡ制御装置４のみでデータ転送ができる。これに
よりＣＰＵ装Ｗｔ３は転送用のパラメータおよびオフセ
ット値などをセットし以降は何も関知しないので、ＣＰ
Ｕのスループットを向上させると共に、システムとして
マルチタスクが可能となる。また、画像メモリでの２次
元データの転送などに本ＤＭＡ制御装置４は特に有効で
ある。

次に、本発明の第二の実施例を第７図、第８図（ａ）〜
（ｉ）により述べる。

第７図はＤＭＡ制御装置４の構成図、第８図（ａ）〜（
ｉ）は第７図の動作を説明するための図である。第７図
において、３１．３４はソースデータを一時格納するラ
ッチ回路、３２．３５はそれぞれシフトコントロール回
路３３．３６の指示によりソースデータを右または左へ
ビットシフトするシフトレジスタ回路、３７はディステ
ィネーション・データを生成するＯＲ回路、３８．３９
はそれぞれＭＳＢ、ＬＳＢ側の８ビットデータを一時格
納するバッファ回路、４０は後述する方法によりデータ
をビットシフトおよび読出／書込処理をするＤＭＡ＠路
、４１はリードデータの取込み先を振分けるＭＲＤＣ振
分は回路、４２はライトデータの送出元を振分けるＭＷ
ＴＣ振分は回路である。

今、第３図に示すように画像表示部５の表示画面５１上
において、例えば表示中の画像の一定５３に別の画像の
一定５４を表示させるような場合、ＤＭＡ制御装置４の
ＤＭＡ回路４０は、ＣＰＵ装置３から一定５３に対応す
る画像データ（以降、ディスティネーション・データと
呼ぶ）、一定５４に対応する画像データ（以降、ソース
データと呼ぶ）、転送バイト数それにシフトビット数が
指示されると、先ず、ＭＲＤＣ振分は回路４１からメモ
リリード・コマンド（Ｉｓヒリード信号）を送出させて
、ソースメモリ２１から指示された第８図（ａ）に示す
ソースデータ（Ｓｏ＝３７）をラッチ回路３１に読出し
、シフトコントロール回路３３にラッチ回路３１の８ビ
ット出力を第８図（ｂ）に示すようにＭＳＢ側で、かつ
、右へ３ビットシフトさせてシフトレジスタ回路３２に
セットさせる。

なお、ＣＰＵ装置３は図示してないマウスなどの位置指
示装置によってディスティネーション・データおよびソ
ースデータの（１バイト中の）あるビットが指定された
ときに動作を開始する。

その後、ＯＲ回路３７にシフトレジスタ回路３２．３５
の両１６ビット出力を論理和させて第８図（ｃ）に示す
バイトにした後、ＭＷＴＣ振分は回路４２からメモリラ
イト・コマンド（ＩＳシライト信号）を送出させて、Ｏ
Ｒ回路３７からのＭＳＢ側８ビットをバッファ回路３８
を通してディスティネーション・メモリ２２の指示され
たエリアに書込む。なお、この時点ではシフトレジスタ
回路３５からの１６ビット出力はａ　１１’″０″であ
る。また、最初のディスティネーション・データは、Ｏ
Ｒ回路３７の１６ビツ′ト出力のＭＳＢ側にあるので、
１ｓｔ、ライト信号によりデータバッファ回路３８をイ
ネーブル状態にする。これにより、１バイト目（ＳＯ”
Ｓ７）のシフトを含むデータ転送を終了する。

続いて、ＤＭＡ回路４０は、上記と同様にＭＲＤＣ振分
は回路４１からメモリリード・コマンド（２ｓｔリ一ド
信号）を送出させてソースメモリ２１から指示された次
（２バイト目）の第８図（ｄ）に示すソースデータ（８
８〜５１５）をラッチ回路３４に読出し、シフトコント
ロール回路３６にラッチ回路３４の８ビット出力を第８
図（ｅ）に示すようにＬＳＢ側で、かつ、右へ３ビット
シフトさせてシフトレジスタ回路３５にセットさせる。

その後同様にＯＲ回路３７にシフトレジスタ回路３２．
３５の面出力を論理和させて第８図（ｆ）に示すバイト
にした後、ＭＷＴＣ振分は回路４２からメモリライト・
コマンド（２ｓｔライト信号）を送出させて、ＯＲ回路
３７からのＬＳＢ側８ビットをバッファ回路３９を通し
てディスティネーション・メモリ２２の指示された次の
エリアにディスティネーション・データとして書込む。

なお、この時点ではシフトレジスタ回路３２からの１６
ビツｉ〜出力は第８図（ｅ）の内容（Ｓｏ＝８７）ある
、また、２バイト目のディスティネーション・データは
、ＯＲ回路３７の１６ビット出力のＬＳＢ側にあるので
、２ｓｔライト信号によりデータバッファ回路３９をイ
ネーブル状態にする。

上記１バイト目の動作を３バイト目（８１６〜５２３）
に、上記２バイト目の動作を４バイト目（Ｓ２４〜５３
１）に、・・・・・・・・と順々に繰返す、すなわち、
１ｓｔ／２ｓｔリ一ド信号を交互に切替えてソースデー
タを読出しビットシフトして論理和した後、　　１．ｓ
ｔ、／２ｓｔライト信号も交互に切替えてディスティネ
ーション・メモリ２２に書込む。この動作をＣＰＵ装置
３から指定されたバイト数のデータ全てをシフトしなが
ら転送する。

このように、ソースデータを読出してシフトレジスタ回
路３２．３５でシフトし、その論理和データをディステ
ィネーション・メモリ２２に再び書込むので、画像の再
構成をＤＭＡ制御装置４のみにて実行することが可能で
ある。これにより従来のＣＰＵ装置３によるデータ転送
に比べ転送時間を大巾に短縮できると共に、本システム
におけるスループットを向上する。

次に、本発明の第三の実施例を第１図により述べる。

第１図はＤＭＡ制御装置４の構成図である。同図におい
て、６０は前述した第４図の回路および同じ機能を持つ
ブロック転送回路部、６１は前述した第７図の回路およ
び同じ機能を持つデータシフト回路部、６２は第７図の
回路ブロックを略図で示したデータシフト回路、６３は
前述したＤＭＡ回路１５，４０の両機能を備えるＤＭＡ
回路である。

ここで前述の第一実施例によるブロック転送機能と前述
の第二実施例によるデータシフト機能とを組合せたこと
により、ＤＭＡ制御装置４は２次元でなる画像データを
バイトあるいはワードバウンダリごとでないビット単位
でＤＭＡ転送（画像を再構成）することが可能となる。

上記を実現するためＤＭＡ制御装置４のＤＭＡ回路６３
は、ＣＰＵ装置３が初期設定したパラメータ領域２３の
内容およびオフセット値などに従って、ソースメモリ２
１からソースアドレスの画像データを読出し、その（画
像の）データをビットシフトさせたいときにはデータシ
フト回路６２に指定されたビット数をシフト（左右面シ
フト可）させた後、そのシフトしたデニタをディスティ
ネーション・アドレスでディスティネーション・メモリ
２２へ書込む（第二実施例、第一実施例のＤＭＡＩの転
送を参照）。

この動作をＤＭＡ回路６３は、リアルタイムで転送エリ
アへ（転送１ライン×１ライン）分のデータを転送し、
その転送終了後、転送に必要なパラメータ（ソースアド
レス、ディスティネーション・アドレス）を更新する（
第一実施例のＤＭＡ２の転送を参照）。パラメータを更
新後、２ライン目のデータ転送を１ライン目と同様な方
法で行い、Ｎライン全てＤＭＡ転送し処理を終了する。

なお。

ＤＭＡ転送の終了は転送終了信号発生回路１６が転送ラ
イン数を１ライン転送ごとにディクリメントし、９０″
に達したときＤＭＡ回路６３に′転送終了信号′を送出
することで行う（第一実施例を参照）。

このように、データシフト回路部６２で読出したソース
データをビットシフｌ−Ｌ、一方のブロック転送回路部
６０にＣＲＴ画面上で対応している画像メモリのある領
域（２次元エリア）から別の領域へとデータ転送させる
ので、ＣＰＵ装置３からの指示を受けたＤＭＡ制御装置
４が画像データの転送およびビットシフトを行うことが
できる。

これによりＣＲＴ画面に対応させたピッ１一単位の再構
成処理が容易に実施可能になるとともに、ビット単位の
解像度で画像を移動できる。また、データ転送およびビ
ットシフトを本ＤＭＡ制御装置４が自動的に行い、ＣＰ
Ｕ装置３と並列処理させることができ、スループットの
高いシステムを＊築することが可能である。

効　　　果以上説明したように、本発明によれば１画像データを格
納するメモリおよびＣＰＵ装置を有している画像データ
処理システムにおいて、上記ＣＰＵ装置の指示によりＤ
ＭＡ制御装置がデータシフト回路部にソースデータをビ
ットシフトさせ、ブロック転送回路部に画像データの一
定分をＤＭＡ転送させるので、データ転送およびビット
シフトの処理は高速化し、本システムのスループットは
向上する。

【図面の簡単な説明】

第１図、第４図、第７図はそれぞれ本発明の第三、第一
、第二の実施例を示すＤＭＡ制御装置の構成図、第２図
は本発明での画像データ処理システムの構成図、第３図
は表示画面の表示を示す図、第５図はパラメータ領域の
構成図、第６図は第４図の処理フローチャート、第８図
（ａ）〜（ｉ）は第７図の動作を説明するための図であ
る。に画像信号入力装置、２：メモリ装置、３：ＣＰＵ装置
、４：ＤＭＡ制御装置、５：画像表示装置、１１，１４
：Ｉ１０回路、１２：２４ビット加算器、１３：オフセ
ット設定回路、１５，４０．６３：ＤＭＡ回路、１６二
転送終了信号発生回路、１７：転送ライン数設定回路、
２１：ソースメモリ、２２：ディスティネーション・メ
モリ、２３：パラメータ領域、３１，３４：ラソチ回路
、３２．３５：シフトレジスタ回路、３３．３６：シフ
トコントロール回路、３７：ＯＲ回路、３８゜３９：バ
ッファ回路、４１：ＭＲＤＣ振分は回路、４２　：　Ｍ
ＷＴＣ振分は回路、５１：表示画面、５２．５２ａ、５
３，５４：画像の一定、６０ニブロック転送回路部、６
１：データシフト回路部、６２：データシフト回路。

Claims

【特許請求の範囲】

（１）画像データを格納するメモリおよびＣＰＵ装置を
有し、上記画像データを処理するシステムにおいて、上
記画像データを任意のビット数シフトするデータシフト
手段と、上記ＣＰＵ装置が指定した上記メモリにおける
一定ブロックの画像データをＤＭＡ転送するブロック転
送手段とを具備することを特徴とするＤＭＡ制御装置。
（２）前記データシフト手段は、前記画像データを右ま
たは左へビットシフトして１６ビットのデータで出力す
る手段と、該１６ビットの出力データを論理和する手段
と、前記画像データの取込み先を指定する手段と、上記
論理和手段の出力データを８ビットで前記メモリに格納
する手段とを備えることを特徴とする特許請求の範囲第
１項記載のＤＭＡ制御装置。
（３）前記ブロック転送手段は、不連続な状態にある画
像データ間のオフセット値を格納する手段と、該オフセ
ット値を基に前記メモリのアドレスを決定する手段と、
指定のデータ量を転送したときに‘転送終了信号’を出
力して前記ＤＭＡ転送を終了にする手段とを備えること
を特徴とする特許請求の範囲第１項記載のＤＭＡ制御装
置。