JPH05283696A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH05283696A JPH05283696A JP11068692A JP11068692A JPH05283696A JP H05283696 A JPH05283696 A JP H05283696A JP 11068692 A JP11068692 A JP 11068692A JP 11068692 A JP11068692 A JP 11068692A JP H05283696 A JPH05283696 A JP H05283696A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- gate electrode
- source
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ソース・ドレインの領域の抵抗を低減してオ
ン電流を向上させるとともに、オフ電流の低減を図る。 【構成】 酸化シリコン膜１０２上に既存の薄膜トラン
ジスタを形成した後、窒化シリコン膜１０８をパターン
ニングして高融点金属をスパッタリングし、熱処理を行
った後ウェットエッチングを行うと、ソース領域，ドレ
イン領域はシリサイドと多結晶シリコンの２層構造１１
０となる。この構成を採ることにより、ソース領域１１
１，ドレイン領域１１２の抵抗は減少し、オン電流は増
加する。また、ソース領域，ドレイン領域に導入する不
純物の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以下にする
ことが可能となり、オフ電流を低減できる。結果とし
て、薄膜トランジスタのオン／オフ比の向上が期待でき
る。
ン電流を向上させるとともに、オフ電流の低減を図る。 【構成】 酸化シリコン膜１０２上に既存の薄膜トラン
ジスタを形成した後、窒化シリコン膜１０８をパターン
ニングして高融点金属をスパッタリングし、熱処理を行
った後ウェットエッチングを行うと、ソース領域，ドレ
イン領域はシリサイドと多結晶シリコンの２層構造１１
０となる。この構成を採ることにより、ソース領域１１
１，ドレイン領域１１２の抵抗は減少し、オン電流は増
加する。また、ソース領域，ドレイン領域に導入する不
純物の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以下にする
ことが可能となり、オフ電流を低減できる。結果とし
て、薄膜トランジスタのオン／オフ比の向上が期待でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに関
し、特に薄膜トランジスタのソース・ドレインの領域の
構造に関する。
し、特に薄膜トランジスタのソース・ドレインの領域の
構造に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）
について図４を用いて説明する。
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴという）
について図４を用いて説明する。
【０００３】図４において、２０１はシリコンの半導体
基板、２０２はＣＶＤ法により堆積した膜厚１００ｎｍ
程度の酸化シリコン膜である。２０３は、公知の手段を
用いてパターニングした１００ｎｍ〜１５０ｎｍの膜厚
を有する多結晶シリコンからなるＴＦＴ用ゲート電極で
ある。２０４は、ＣＶＤ法によってゲート電極２０３を
覆うようにして堆積された膜厚２０ｎｍ程度の酸化シリ
コン膜からなるゲート絶縁膜である。
基板、２０２はＣＶＤ法により堆積した膜厚１００ｎｍ
程度の酸化シリコン膜である。２０３は、公知の手段を
用いてパターニングした１００ｎｍ〜１５０ｎｍの膜厚
を有する多結晶シリコンからなるＴＦＴ用ゲート電極で
ある。２０４は、ＣＶＤ法によってゲート電極２０３を
覆うようにして堆積された膜厚２０ｎｍ程度の酸化シリ
コン膜からなるゲート絶縁膜である。
【０００４】ＴＦＴのチャネル部用として、ＣＶＤ法に
より多結晶シリコン膜２０５を５０ｎｍ程度の膜厚で形
成し、イオン注入法によって、例えばｐ型チャネルトラ
ンジスタの場合は、リンを全体に導入する。次にフォト
レジストを使用して、多結晶シリコン膜２０５の所望す
る領域にボロンをイオン注入法により導入し、ソース領
域２０６，ドレイン領域２０７を形成する。
より多結晶シリコン膜２０５を５０ｎｍ程度の膜厚で形
成し、イオン注入法によって、例えばｐ型チャネルトラ
ンジスタの場合は、リンを全体に導入する。次にフォト
レジストを使用して、多結晶シリコン膜２０５の所望す
る領域にボロンをイオン注入法により導入し、ソース領
域２０６，ドレイン領域２０７を形成する。
【０００５】このＴＦＴを例えばスタティックＲＡＭの
負荷素子として使用する場合は、一導電型シリコン基板
の主表面に、１個のフリップフロップ型スタティックＲ
ＡＭを構成する２個のアクセストランジスタ用ｎ型ＭＯ
ＳＦＥＴと、２個のドライバトランジスタ用ｎ型ＭＯＳ
ＦＥＴとを有する半導体基板の主表面を絶縁膜を介して
積層する。
負荷素子として使用する場合は、一導電型シリコン基板
の主表面に、１個のフリップフロップ型スタティックＲ
ＡＭを構成する２個のアクセストランジスタ用ｎ型ＭＯ
ＳＦＥＴと、２個のドライバトランジスタ用ｎ型ＭＯＳ
ＦＥＴとを有する半導体基板の主表面を絶縁膜を介して
積層する。
【０００６】この場合、ＴＦＴのソース領域を構成する
多結晶シリコン膜をスタティックＲＡＭの電源配線とし
て使用する。さらに、その上層に層間絶縁膜，配線用金
属膜等を形成すれば、負荷素子にＴＦＴを用いたスタテ
ィックＲＡＭセルが完成する。
多結晶シリコン膜をスタティックＲＡＭの電源配線とし
て使用する。さらに、その上層に層間絶縁膜，配線用金
属膜等を形成すれば、負荷素子にＴＦＴを用いたスタテ
ィックＲＡＭセルが完成する。
【０００７】
【発明が解決しようとする課題】従来のＴＦＴは、例え
ば「１９９０年 秋季応用物理学会予稿集．２８ａ−Ｓ
ＺＭ−１１」に見られるように、ドレイン領域に導入す
る不純物の濃度を希薄にすると、オフ電流が減少するこ
とが知られており、ＴＦＴを例えばスタティックＲＡＭ
の負荷素子として用いた場合、データ保持電流を低減す
ることが可能である。
ば「１９９０年 秋季応用物理学会予稿集．２８ａ−Ｓ
ＺＭ−１１」に見られるように、ドレイン領域に導入す
る不純物の濃度を希薄にすると、オフ電流が減少するこ
とが知られており、ＴＦＴを例えばスタティックＲＡＭ
の負荷素子として用いた場合、データ保持電流を低減す
ることが可能である。
【０００８】しかし、導入する不純物の濃度の希薄化に
より、ソース・ドレインの領域の抵抗が増大し、ＴＦＴ
のオン電流も減少する。特に、ＴＦＴをスタティックＲ
ＡＭの負荷素子として用いる場合、ＴＦＴのソース領域
を構成している多結晶シリコンを電源からの配線として
利用するため、動作電流が減少し、スタティックＲＡＭ
の動作上、問題であった。
より、ソース・ドレインの領域の抵抗が増大し、ＴＦＴ
のオン電流も減少する。特に、ＴＦＴをスタティックＲ
ＡＭの負荷素子として用いる場合、ＴＦＴのソース領域
を構成している多結晶シリコンを電源からの配線として
利用するため、動作電流が減少し、スタティックＲＡＭ
の動作上、問題であった。
【０００９】本発明の目的は、前記課題を解決した薄膜
トランジスタを提供することにある。
トランジスタを提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る薄膜トランジスタは、半導体基板の一
主面上に設けたゲート電極と、該ゲート電極の表面を覆
うように設けたゲート絶縁膜と、該ゲート絶縁膜上に設
けた第１の導電型からなる多結晶シリコン膜と、該多結
晶シリコン膜中に設けられた、第１の導電型と反対の第
２の導電型からなる領域とを有し、前記領域は、シリサ
イドと多結晶シリコンの２層構造からなるソース・ドレ
イン領域としたものである。
め、本発明に係る薄膜トランジスタは、半導体基板の一
主面上に設けたゲート電極と、該ゲート電極の表面を覆
うように設けたゲート絶縁膜と、該ゲート絶縁膜上に設
けた第１の導電型からなる多結晶シリコン膜と、該多結
晶シリコン膜中に設けられた、第１の導電型と反対の第
２の導電型からなる領域とを有し、前記領域は、シリサ
イドと多結晶シリコンの２層構造からなるソース・ドレ
イン領域としたものである。
【００１１】また、前記領域に導入される不純物の濃度
は、１×１０19ａｔｏｍｓ／ｃｍ3以下としたものであ
る。
は、１×１０19ａｔｏｍｓ／ｃｍ3以下としたものであ
る。
【００１２】
【作用】本発明のＴＦＴは、その多結晶シリコンとシリ
サイドの２層構造から構成されるソース領域，ドレイン
領域とを備えており、ソース，ドレイン領域に導入した
不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ3以下とし
てある。
サイドの２層構造から構成されるソース領域，ドレイン
領域とを備えており、ソース，ドレイン領域に導入した
不純物の濃度が１×１０19ａｔｏｍｓ／ｃｍ3以下とし
てある。
【００１３】
【実施例】以下、本発明について図面を参照して説明す
る。図１，図２，図３は、本発明の一実施例を工程順に
示す断面図である。本実施例は、ｐ型チャネルトランジ
スタの場合を説明する。
る。図１，図２，図３は、本発明の一実施例を工程順に
示す断面図である。本実施例は、ｐ型チャネルトランジ
スタの場合を説明する。
【００１４】図１において、半導体基板１０１上にＣＶ
Ｄ法により膜厚１００ｎｍ程度の酸化シリコン膜１０２
を堆積した後に、多結晶シリコン膜を１００ｎｍ〜１５
０ｎｍの膜厚で形成し、イオン注入法により、ｎ型とす
る場合はリン、ｐ型とする場合はボロンを導入し、公知
の手段によるパターニングを行って、ゲート電極１０３
を形成する。
Ｄ法により膜厚１００ｎｍ程度の酸化シリコン膜１０２
を堆積した後に、多結晶シリコン膜を１００ｎｍ〜１５
０ｎｍの膜厚で形成し、イオン注入法により、ｎ型とす
る場合はリン、ｐ型とする場合はボロンを導入し、公知
の手段によるパターニングを行って、ゲート電極１０３
を形成する。
【００１５】しかる後に、ＣＶＤ法によって膜厚２０ｎ
ｍ程度の酸化シリコン膜を、ゲート電極１０３を覆うよ
うにして堆積し、ゲート絶縁膜１０４とする。
ｍ程度の酸化シリコン膜を、ゲート電極１０３を覆うよ
うにして堆積し、ゲート絶縁膜１０４とする。
【００１６】さらに、例えば、ｐ型チャネルトランジス
タの場合は、リンを導入した多結晶シリコン１０５を５
０ｎｍ程度の膜厚で形成し、フォトレジストをマスクと
して、ボロンのイオン注入を行い、多結晶シリコン膜１
０５中にｐ型領域１０６，１０７を形成する。
タの場合は、リンを導入した多結晶シリコン１０５を５
０ｎｍ程度の膜厚で形成し、フォトレジストをマスクと
して、ボロンのイオン注入を行い、多結晶シリコン膜１
０５中にｐ型領域１０６，１０７を形成する。
【００１７】次に図２に示すように、窒化シリコン膜１
０８をパターニングし、しかる後に、全面に例えば、チ
タンのような高融点金属のスパッタリングを行い、１０
０ｎｍ程度の金属膜１０９を成長させる。ここで、６０
０℃程度の熱処理を行うと、金属膜と多結晶シリコンが
接触しているｐ型領域１０６及び１０７では、高融点金
属がシリコン中に導入される。
０８をパターニングし、しかる後に、全面に例えば、チ
タンのような高融点金属のスパッタリングを行い、１０
０ｎｍ程度の金属膜１０９を成長させる。ここで、６０
０℃程度の熱処理を行うと、金属膜と多結晶シリコンが
接触しているｐ型領域１０６及び１０７では、高融点金
属がシリコン中に導入される。
【００１８】しかる後に図３に示すように、ウエットエ
ッチング法によって未反応金属膜の除去を行うと、ｐ型
領域１０６及び１０７は、シリサイドと多結晶シリコン
の２層構造（サリサイド）１１０となり、窒化シリコン
膜１０８上の金属膜は、そのまま取り除かれる。
ッチング法によって未反応金属膜の除去を行うと、ｐ型
領域１０６及び１０７は、シリサイドと多結晶シリコン
の２層構造（サリサイド）１１０となり、窒化シリコン
膜１０８上の金属膜は、そのまま取り除かれる。
【００１９】最後に、ウェットエッチング法により、窒
化シリコン膜１０８を除去すると、シリサイドと多結晶
シリコンの２層構造（サリサイド）により構成されるソ
ース領域１１１，ドレイン領域１１２を有する図３の形
状となる。
化シリコン膜１０８を除去すると、シリサイドと多結晶
シリコンの２層構造（サリサイド）により構成されるソ
ース領域１１１，ドレイン領域１１２を有する図３の形
状となる。
【００２０】このＴＦＴをスタティックＲＡＭの負荷素
子として使用する場合は、一導電型シリコン基板の主表
面に、１個のフリップフロップ型スタティックＲＡＭを
構成する２個のアクセストランジスタ用ｎ型ＭＯＳＦＥ
Ｔと、２個のドライバトランジスタ用ｎ型ＭＯＳＦＥＴ
とを有する半導体基体の主表面を絶縁膜を介して積層す
る。さらに、その上層に層間絶縁膜，配線用金属膜等を
形成すれば、負荷素子にＴＦＴを用いたスタティックＲ
ＡＭセルが完成する。
子として使用する場合は、一導電型シリコン基板の主表
面に、１個のフリップフロップ型スタティックＲＡＭを
構成する２個のアクセストランジスタ用ｎ型ＭＯＳＦＥ
Ｔと、２個のドライバトランジスタ用ｎ型ＭＯＳＦＥＴ
とを有する半導体基体の主表面を絶縁膜を介して積層す
る。さらに、その上層に層間絶縁膜，配線用金属膜等を
形成すれば、負荷素子にＴＦＴを用いたスタティックＲ
ＡＭセルが完成する。
【００２１】本実施例のＴＦＴのソース・ドレインの領
域は、サリサイド構造となっているため、多結晶シリコ
ンに導入されるボロンの濃度が１×１０19ａｔｏｍｓ／
ｃｍ3以下と希薄であっても、その電気伝導性は同等も
しくは、それ以上とすることが可能である。
域は、サリサイド構造となっているため、多結晶シリコ
ンに導入されるボロンの濃度が１×１０19ａｔｏｍｓ／
ｃｍ3以下と希薄であっても、その電気伝導性は同等も
しくは、それ以上とすることが可能である。
【００２２】したがって、サリサイド構造にすることに
より、オン電流を減少させることなしに、導入ボロンの
希薄化によるオフ電流の低減を実現することができ、Ｔ
ＦＴのオン／オフ比の向上が期待できる。
より、オン電流を減少させることなしに、導入ボロンの
希薄化によるオフ電流の低減を実現することができ、Ｔ
ＦＴのオン／オフ比の向上が期待できる。
【００２３】また、本実施例のＴＦＴをスタティックＲ
ＡＭの負荷素子として用いれば、動作時電流を減少させ
ることなしに、データ保持電流を減少させることがで
き、スタティックＲＡＭの動作上の優位性を期待でき
る。
ＡＭの負荷素子として用いれば、動作時電流を減少させ
ることなしに、データ保持電流を減少させることがで
き、スタティックＲＡＭの動作上の優位性を期待でき
る。
【００２４】本薄膜トランジスタをｎ型チャネルトラン
ジスタとして使用する場合も、同様の方法で構成でき
る。
ジスタとして使用する場合も、同様の方法で構成でき
る。
【００２５】
【発明の効果】以上説明したように、本発明は、ＴＦＴ
のソース領域，ドレイン領域をシリサイドと多結晶シリ
コンの２層構造にすることによって、ソース・ドレイン
の領域の抵抗を減少し、かつ、ソース・ドレインの領域
に導入する不純物の濃度を１×１０19ａｔｏｍｓ／ｃｍ
3以下としたので、ＴＦＴのオン電流を減少させること
なしに、あるいは増大させ、かつオフ電流を低減するこ
とが可能となり、ＴＦＴのオン／オフを向上させること
ができるという効果を有する。
のソース領域，ドレイン領域をシリサイドと多結晶シリ
コンの２層構造にすることによって、ソース・ドレイン
の領域の抵抗を減少し、かつ、ソース・ドレインの領域
に導入する不純物の濃度を１×１０19ａｔｏｍｓ／ｃｍ
3以下としたので、ＴＦＴのオン電流を減少させること
なしに、あるいは増大させ、かつオフ電流を低減するこ
とが可能となり、ＴＦＴのオン／オフを向上させること
ができるという効果を有する。
【図１】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図２】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図３】本発明の一実施例を工程順に示す断面図であ
る。
る。
【図４】従来例を示す断面図である。
１０１ 半導体基板 １０２ 酸化シリコン膜 １０３ ゲート電極 １０４ ゲート絶縁膜 １０５ 多結晶シリコン膜 １０６ ｐ型領域 １０７ ｐ型領域 １０８ 窒化シリコン膜 １０９ 高融点金属膜 １１０ シリサイドと多結晶シリコンの２層構造（サリ
サイド） １１１ ソース領域 １１２ ドレイン領域
サイド） １１１ ソース領域 １１２ ドレイン領域
Claims (2)
- 【請求項１】 半導体基板の一主面上に設けたゲート電
極と、 該ゲート電極の表面を覆うように設けたゲート絶縁膜
と、 該ゲート絶縁膜上に設けた第１の導電型からなる多結晶
シリコン膜と、 該多結晶シリコン膜中に設けられた、第１の導電型と反
対の第２の導電型からなる領域とを有し、 前記領域は、シリサイドと多結晶シリコンの２層構造か
らなるソース・ドレイン領域としたものであることを特
徴とする薄膜トランジスタ。 - 【請求項２】 請求項１に記載の薄膜トランジスタであ
って、 前記領域に導入される不純物の濃度は、１×１０19ａｔ
ｏｍｓ／ｃｍ3以下としたものであることを特徴とする
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068692A JPH05283696A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11068692A JPH05283696A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283696A true JPH05283696A (ja) | 1993-10-29 |
Family
ID=14541881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11068692A Pending JPH05283696A (ja) | 1992-04-03 | 1992-04-03 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842520B2 (en) | 2005-12-28 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor inspection device, and program including color imaging of metal silicide and calculations thereof |
-
1992
- 1992-04-03 JP JP11068692A patent/JPH05283696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842520B2 (en) | 2005-12-28 | 2010-11-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor inspection device, and program including color imaging of metal silicide and calculations thereof |
| US8358144B2 (en) | 2005-12-28 | 2013-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device, semiconductor inspection device, and program including color imaging of metal silicide |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2940880B2 (ja) | 半導体装置およびその製造方法 | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP2731056B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH06177154A (ja) | Ｍｏｓ ｆｅｔの製造方法と構造 | |
| US7247919B1 (en) | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs | |
| US5903013A (en) | Thin film transistor and method of manufacturing the same | |
| JPH04305978A (ja) | 電力用ｍｏｓ半導体デバイスの製造方法 | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH01114070A (ja) | 半導体装置の製造方法 | |
| JPH05283696A (ja) | 薄膜トランジスタ | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPH098238A (ja) | 半導体メモリ装置及びその製造方法 | |
| KR0180259B1 (ko) | 반도체 장치의 제조방법 | |
| JPH07106559A (ja) | 半導体装置の製造方法 | |
| JP2796655B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04186733A (ja) | 半導体装置及びその製造方法 | |
| JP2638685B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05235351A (ja) | 薄膜トランジスタ | |
| JPH01191473A (ja) | 半導体装置の製造方法 | |
| JP2911255B2 (ja) | 半導体装置及びその製造方法 | |
| JPH069245B2 (ja) | 電界効果型半導体装置 | |
| JPH08306802A (ja) | 半導体装置の製造方法 | |
| JPH10209429A (ja) | Ｔｆｔ型半導体装置及びその製造方法 | |
| JPH06204456A (ja) | 半導体装置 | |
| JPH0555577A (ja) | 薄膜トランジスタの製造方法 |