JPH0528766A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0528766A JPH0528766A JP3204911A JP20491191A JPH0528766A JP H0528766 A JPH0528766 A JP H0528766A JP 3204911 A JP3204911 A JP 3204911A JP 20491191 A JP20491191 A JP 20491191A JP H0528766 A JPH0528766 A JP H0528766A
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- 230000003321 amplification Effects 0.000 abstract description 4
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000006378 damage Effects 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 データ読出しに際してのセンスアンプによる
増幅の過渡時に、プリチャージされた入出力線からセン
スノードに電荷が逆流入することにより生じるセンスア
ンプの誤動作でデータが破壊されるのを防止する。 【構成】 ビット線対を構成するビット線BL1 ，BL2 と
入出力線対を構成する入出力線IO1 ，IO2 との間に夫々
並列的に介装された読出し用ＮチャネルMOS トランジス
タNR1 ，NR2 及び書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2 と、これらを含む回路を活性化するカラム選
択用ＮチャネルMOS トランジスタCN1 ，CN2 とを介装
し、前記読出し用ＮチャネルMOS トランジスタNR1 のゲ
ートはビット線BL1 におけるセンスノードSN1 に、また
読出し用ＮチャネルMOS トランジスタNR2 のゲートはビ
ット線BL2 におけるセンスノードSN2 に夫々接続し、ま
た書込み用ＮチャネルMOS トランジスタNW1 ，NW2 の各
ゲートは夫々書込み開始信号線WEに接続する。
増幅の過渡時に、プリチャージされた入出力線からセン
スノードに電荷が逆流入することにより生じるセンスア
ンプの誤動作でデータが破壊されるのを防止する。 【構成】 ビット線対を構成するビット線BL1 ，BL2 と
入出力線対を構成する入出力線IO1 ，IO2 との間に夫々
並列的に介装された読出し用ＮチャネルMOS トランジス
タNR1 ，NR2 及び書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2 と、これらを含む回路を活性化するカラム選
択用ＮチャネルMOS トランジスタCN1 ，CN2 とを介装
し、前記読出し用ＮチャネルMOS トランジスタNR1 のゲ
ートはビット線BL1 におけるセンスノードSN1 に、また
読出し用ＮチャネルMOS トランジスタNR2 のゲートはビ
ット線BL2 におけるセンスノードSN2 に夫々接続し、ま
た書込み用ＮチャネルMOS トランジスタNW1 ，NW2 の各
ゲートは夫々書込み開始信号線WEに接続する。
Description
【０００１】
【産業上の利用分野】本発明はデータの入出力線を通じ
てデータの読出し、書込みを可能としたDRMA等の半導体
記憶装置に関する。
てデータの読出し、書込みを可能としたDRMA等の半導体
記憶装置に関する。
【０００２】
【従来の技術】図３は従来のスタティックカラム動作モ
ードのDRAMにおけるビット線対と入出力線対との接続関
係を示す回路図であり、図中BL1 ，BL2 はビット線対を
なすビット線、IO1 ，IO2 は入出力線対をなすデータ入
出力線、BLTGはビット線トランスファゲートコントロー
ル信号線を示している。各ビット線BL1，BL2 はその一
端部が図示しないメモリセルアレイ中のメモリセルに接
続されており、また夫々途中にゲートをビット線トラン
スファゲートコントロール信号線BLTGに接続したＮチャ
ネルMOS トランジスタTG1 ，TG2 ，TG3 ，TG4 が介装せ
しめられている。
ードのDRAMにおけるビット線対と入出力線対との接続関
係を示す回路図であり、図中BL1 ，BL2 はビット線対を
なすビット線、IO1 ，IO2 は入出力線対をなすデータ入
出力線、BLTGはビット線トランスファゲートコントロー
ル信号線を示している。各ビット線BL1，BL2 はその一
端部が図示しないメモリセルアレイ中のメモリセルに接
続されており、また夫々途中にゲートをビット線トラン
スファゲートコントロール信号線BLTGに接続したＮチャ
ネルMOS トランジスタTG1 ，TG2 ，TG3 ，TG4 が介装せ
しめられている。
【０００３】また両ビット線BL1 ，BL2 には前記トラン
ジスタTG1 ，TG3 間、TG2 ，TG4 間においてセンスアン
プ10が接続されると共に、このセンスアンプ10による増
幅が行われるノード、所謂センスノードSN1 ，SN2 は夫
々カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2
を介在させて入出力線IO1 ，IO2 に接続されている。カ
ラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 はそ
のゲートがカラム選択信号線YSに接続され、ソース又は
ドレインの一方がセンスノードSN1 ，SN2 に、他方が入
出力線IO1 ，IO2 に接続されている。
ジスタTG1 ，TG3 間、TG2 ，TG4 間においてセンスアン
プ10が接続されると共に、このセンスアンプ10による増
幅が行われるノード、所謂センスノードSN1 ，SN2 は夫
々カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2
を介在させて入出力線IO1 ，IO2 に接続されている。カ
ラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 はそ
のゲートがカラム選択信号線YSに接続され、ソース又は
ドレインの一方がセンスノードSN1 ，SN2 に、他方が入
出力線IO1 ，IO2 に接続されている。
【０００４】次にこのような半導体記憶装置の動作を説
明する。先ずデータの読出し動作においては入出力線IO
1 ，IO2 をプリチャージする一方、ビット線トランスフ
ァゲートコントロール信号線BLTGにハイレベルの信号
「Ｈ」を与えて選択されたビット線BL1 ，BL2 を導通状
態とする。これによって図示しないメモリセルからの微
弱なデータはセンスノードSN1 ，SN2 に導かれ、センス
アンプ10にて増幅される。
明する。先ずデータの読出し動作においては入出力線IO
1 ，IO2 をプリチャージする一方、ビット線トランスフ
ァゲートコントロール信号線BLTGにハイレベルの信号
「Ｈ」を与えて選択されたビット線BL1 ，BL2 を導通状
態とする。これによって図示しないメモリセルからの微
弱なデータはセンスノードSN1 ，SN2 に導かれ、センス
アンプ10にて増幅される。
【０００５】センスアンプ10による増幅は、例えばセン
スノードSN1 のデータ信号をハイレベル「Ｈ」側に増幅
するときはセンスノードSN2 のデータ信号はこれと対応
するローレベル「Ｌ」側に増幅するようになっている。
カラム選択信号線YSにハイレベル「Ｈ」の信号を入力
し、両カラム選択用ＮチャネルMOS トランジスタNC1 ，
NC2 をオン状態とする。これによってセンスノードSN1
は入出力線IO1 と、またセンスノードSN2 は入出力線IO
2 と夫々接続されることとなり、データの読み出しが行
われる。データの書込み動作はカラム選択信号線YSにハ
イレベル「Ｈ」の信号を与え、各カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とする。これ
によって各入出力線IO1 ，IO2 をビット線BL1 ，BL2 に
接続し、入出力線IO1 ，IO2 、ビット線BL1 ，BL2 を通
じてメモリセルにデータが書き込まれる。
スノードSN1 のデータ信号をハイレベル「Ｈ」側に増幅
するときはセンスノードSN2 のデータ信号はこれと対応
するローレベル「Ｌ」側に増幅するようになっている。
カラム選択信号線YSにハイレベル「Ｈ」の信号を入力
し、両カラム選択用ＮチャネルMOS トランジスタNC1 ，
NC2 をオン状態とする。これによってセンスノードSN1
は入出力線IO1 と、またセンスノードSN2 は入出力線IO
2 と夫々接続されることとなり、データの読み出しが行
われる。データの書込み動作はカラム選択信号線YSにハ
イレベル「Ｈ」の信号を与え、各カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とする。これ
によって各入出力線IO1 ，IO2 をビット線BL1 ，BL2 に
接続し、入出力線IO1 ，IO2 、ビット線BL1 ，BL2 を通
じてメモリセルにデータが書き込まれる。
【０００６】ところでこのような従来装置にあっては、
データの読出し時には入出力線IO1 ，IO2 はいずれもプ
リチャージされており、カラム選択信号線YSにハイレベ
ル「Ｈ」の信号を与えてカラム選択用ＮチャネルMOS ト
ランジスタNC1 ，NC2 をオン状態とすると入出力線I
O1 ，IO2 のハイレベル「Ｈ」の電荷がセンスノードSN
1 ，SN2 に逆流入する。
データの読出し時には入出力線IO1 ，IO2 はいずれもプ
リチャージされており、カラム選択信号線YSにハイレベ
ル「Ｈ」の信号を与えてカラム選択用ＮチャネルMOS ト
ランジスタNC1 ，NC2 をオン状態とすると入出力線I
O1 ，IO2 のハイレベル「Ｈ」の電荷がセンスノードSN
1 ，SN2 に逆流入する。
【０００７】センスノードSN1 ，SN2 のデータがセンス
アンプ10にて十分大きい電位差に迄増幅されている場合
にはデータが破壊されることは少ないが、増幅途中にお
いてはセンスアンプ10の動作が不安定となり、データが
破壊されることが生じる。このためカラム選択信号線YS
にハイレベル「Ｈ」の信号を設定するのはセンスアンプ
10によるデータ信号の増幅が十分行われたタイミングで
行われねばならずそのための待ち時間が必要となり、迅
速な読み出しが出来ないという難点があった。
アンプ10にて十分大きい電位差に迄増幅されている場合
にはデータが破壊されることは少ないが、増幅途中にお
いてはセンスアンプ10の動作が不安定となり、データが
破壊されることが生じる。このためカラム選択信号線YS
にハイレベル「Ｈ」の信号を設定するのはセンスアンプ
10によるデータ信号の増幅が十分行われたタイミングで
行われねばならずそのための待ち時間が必要となり、迅
速な読み出しが出来ないという難点があった。
【０００８】図４は従来における他の半導体記憶装置に
おけるビット線と読出し用データ線, 書込み用データ線
との接続関係を示す回路図である。この半導体記憶装置
においては入出力線に代わって一対の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 及び書込み開始信
号線WEを備えており、これらとビット線BL1，BL2 との
間に読出し用ＮチャネルMOS トランジスタNR1 ，NR2 、
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 ，
NC3 及び書込用ＮチャネルMOS トランジスタNW1 ，NW2
が介在せしめられている。
おけるビット線と読出し用データ線, 書込み用データ線
との接続関係を示す回路図である。この半導体記憶装置
においては入出力線に代わって一対の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 及び書込み開始信
号線WEを備えており、これらとビット線BL1，BL2 との
間に読出し用ＮチャネルMOS トランジスタNR1 ，NR2 、
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 ，
NC3 及び書込用ＮチャネルMOS トランジスタNW1 ，NW2
が介在せしめられている。
【０００９】読出し用ＮチャネルMOS トランジスタN
R1 ，NR2 は夫々そのゲートをセンスノードSN1 ，SN2
に、またドレインを読出しデータ線RD1 ，RD2 に、ソー
スをカラム選択用ＮチャネルMOS トランジスタNC1 を介
して接地してある。カラム選択用ＮチャネルMOS トラン
ジスタNC1 はゲートをカラム選択信号線YSに、またソー
スを接地せしめてある。カラム選択用ＮチャネルMOS ト
ランジスタNC2 ，NC3 はそのゲートをカラム選択信号線
YSに、またソース又はドレインの一方をデータ線WD1 ，
WD2 に、他方を各書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2に接続されている。
R1 ，NR2 は夫々そのゲートをセンスノードSN1 ，SN2
に、またドレインを読出しデータ線RD1 ，RD2 に、ソー
スをカラム選択用ＮチャネルMOS トランジスタNC1 を介
して接地してある。カラム選択用ＮチャネルMOS トラン
ジスタNC1 はゲートをカラム選択信号線YSに、またソー
スを接地せしめてある。カラム選択用ＮチャネルMOS ト
ランジスタNC2 ，NC3 はそのゲートをカラム選択信号線
YSに、またソース又はドレインの一方をデータ線WD1 ，
WD2 に、他方を各書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2に接続されている。
【００１０】書込み用ＮチャネルMOS トランジスタN
W1 ，NW2 は夫々そのゲートを書込み開始信号線WEに、
またソース, ドレインの一方を前記カラム選択用Ｎチャ
ネルMOSトランジスタNC2 ，NC3 に、他方をセンスノー
ドSN1 ，SN2 に接続してある。他の構成は図３に示す従
来装置と同じであり、対応する部位には同じ符号を付し
てある。
W1 ，NW2 は夫々そのゲートを書込み開始信号線WEに、
またソース, ドレインの一方を前記カラム選択用Ｎチャ
ネルMOSトランジスタNC2 ，NC3 に、他方をセンスノー
ドSN1 ，SN2 に接続してある。他の構成は図３に示す従
来装置と同じであり、対応する部位には同じ符号を付し
てある。
【００１１】次にこのような半導体記憶装置の動作につ
いて説明する。データの読み出し動作は読出しデータ線
RD1 ，RD2 をプリチャージしてハイレベル「Ｈ」に設定
し、またビット線トランスファゲートコントロール信号
線BLTGをハイレベル「Ｈ」としてビット線BL1，BL2 を
導通状態とする。所定のメモリセルからのデータはセン
スノードSN1 ，SN2 に導出されてセンスアンプ10にて増
幅される。カラム選択信号線YSをハイレベル「Ｈ」に設
定してカラム選択用ＮチャネルMOS トランジスタNC1 を
オン状態にしておくと、データ信号がセンスアンプ10に
て閾値を越えるレベルに増幅された時点で、読出し用Ｎ
チャネルMOS トランジスタNR1 ，NR2 がオン状態とな
り、プリチャージされた読出しデータ線RD1 ，RD2 の電
荷が放電され、データが読み出される。
いて説明する。データの読み出し動作は読出しデータ線
RD1 ，RD2 をプリチャージしてハイレベル「Ｈ」に設定
し、またビット線トランスファゲートコントロール信号
線BLTGをハイレベル「Ｈ」としてビット線BL1，BL2 を
導通状態とする。所定のメモリセルからのデータはセン
スノードSN1 ，SN2 に導出されてセンスアンプ10にて増
幅される。カラム選択信号線YSをハイレベル「Ｈ」に設
定してカラム選択用ＮチャネルMOS トランジスタNC1 を
オン状態にしておくと、データ信号がセンスアンプ10に
て閾値を越えるレベルに増幅された時点で、読出し用Ｎ
チャネルMOS トランジスタNR1 ，NR2 がオン状態とな
り、プリチャージされた読出しデータ線RD1 ，RD2 の電
荷が放電され、データが読み出される。
【００１２】なおデータの書込みはカラム選択信号線YS
及び書込み開始信号線WEを夫々ハイレベル「Ｈ」に設定
すると、カラム選択用ＮチャネルMOS トランジスタN
C2 ，NC 3 及び書込み用ＮチャネルMOS トランジスタNW
1 ，NW2 がいずれもオン状態となり、書込みデータ線WD
1 ，WD2 はビット線BL1 ，BL2 に接続され、所定のメモ
リセルにデータが書込まれることとなる。
及び書込み開始信号線WEを夫々ハイレベル「Ｈ」に設定
すると、カラム選択用ＮチャネルMOS トランジスタN
C2 ，NC 3 及び書込み用ＮチャネルMOS トランジスタNW
1 ，NW2 がいずれもオン状態となり、書込みデータ線WD
1 ，WD2 はビット線BL1 ，BL2 に接続され、所定のメモ
リセルにデータが書込まれることとなる。
【００１３】
【発明が解決しようとする課題】ところで図４に示す如
き従来の半導体記憶装置にあっては、図３に示す従来装
置の如く、読出しデータ線RD1 ，RD2 とビット線BL1 ，
BL2 とが直接接続されることがないため、読出し時のデ
ータ破壊が生じず、カラム選択信号の入力タイミングを
早く設定することが可能で読出し動作の高速化が図れる
反面、読出しと、書込みが夫々別個の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 によって行われ、
しかも書込み開始信号線WEも必要となるため、必要な路
線長が長くなり、MOS トランジスタ等の素子数も多くパ
ターン面積が増大する等の問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころはデータ読出し時のデータの破壊がなく、しかも路
線長が短くて済み、トランジスタ等の素子数の増大を伴
わない半導体記憶装置を提供するにある。
き従来の半導体記憶装置にあっては、図３に示す従来装
置の如く、読出しデータ線RD1 ，RD2 とビット線BL1 ，
BL2 とが直接接続されることがないため、読出し時のデ
ータ破壊が生じず、カラム選択信号の入力タイミングを
早く設定することが可能で読出し動作の高速化が図れる
反面、読出しと、書込みが夫々別個の読出しデータ線RD
1 ，RD2 、書込みデータ線WD1 ，WD2 によって行われ、
しかも書込み開始信号線WEも必要となるため、必要な路
線長が長くなり、MOS トランジスタ等の素子数も多くパ
ターン面積が増大する等の問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころはデータ読出し時のデータの破壊がなく、しかも路
線長が短くて済み、トランジスタ等の素子数の増大を伴
わない半導体記憶装置を提供するにある。
【００１４】
【課題を解決するための手段】第１の本発明に係る半導
体記憶装置は、メモリセルに接続された第１，第２のビ
ット線とデータの第１，第２の入出力線との間に夫々ト
ランジスタを介在させ、前記トランジスタに対する制御
でデータの読出し及び書込みを行うようにした半導体記
憶装置において、前記トランジスタは第１のビット線と
第１の入出力線との間に並列的に介装された第１の読出
し用MOS トランジスタ及び第１の書込み用MOS トランジ
スタと、前記第２のビット線と第２の入出力線との間に
並列的に介装された第２の読出し用MOS トランジスタ及
び第２の書込み用MOS トランジスタとからなり、前記第
１の読出し用MOS トランジスタのゲートは前記第２のビ
ット線に、また前記第２の読出し用MOS トランジスタの
ゲートは前記第１のビット線に夫々接続してあることを
特徴とする。
体記憶装置は、メモリセルに接続された第１，第２のビ
ット線とデータの第１，第２の入出力線との間に夫々ト
ランジスタを介在させ、前記トランジスタに対する制御
でデータの読出し及び書込みを行うようにした半導体記
憶装置において、前記トランジスタは第１のビット線と
第１の入出力線との間に並列的に介装された第１の読出
し用MOS トランジスタ及び第１の書込み用MOS トランジ
スタと、前記第２のビット線と第２の入出力線との間に
並列的に介装された第２の読出し用MOS トランジスタ及
び第２の書込み用MOS トランジスタとからなり、前記第
１の読出し用MOS トランジスタのゲートは前記第２のビ
ット線に、また前記第２の読出し用MOS トランジスタの
ゲートは前記第１のビット線に夫々接続してあることを
特徴とする。
【００１５】第２の本発明に係る半導体記憶装置は、メ
モリセルに接続された第１，第２のビット線とデータの
第１，第２の入出力線との間に夫々トランジスタを介在
させ、前記トランジスタに対する制御でデータの読出
し、又は書込みを行うようにした半導体記憶装置におい
て、前記トランジスタは第１のビット線と第１の入出力
線との間に並列的に介装された第１の読出し用MOS トラ
ンジスタ及び第１の書込み用MOS トランジスタと、前記
第２のビット線と第２の入出力線との間に並列的に介装
された第２の読出し用MOS トランジスタ及び第２の書込
み用MOS トランジスタとからなり、前記第１の書込み用
MOS トランジスタのゲートは前記第１の入出力線に、ま
た前記第２の書込み用MOS トランジスタのゲートは前記
第２の入出力線に夫々接続してあることを特徴とする。
モリセルに接続された第１，第２のビット線とデータの
第１，第２の入出力線との間に夫々トランジスタを介在
させ、前記トランジスタに対する制御でデータの読出
し、又は書込みを行うようにした半導体記憶装置におい
て、前記トランジスタは第１のビット線と第１の入出力
線との間に並列的に介装された第１の読出し用MOS トラ
ンジスタ及び第１の書込み用MOS トランジスタと、前記
第２のビット線と第２の入出力線との間に並列的に介装
された第２の読出し用MOS トランジスタ及び第２の書込
み用MOS トランジスタとからなり、前記第１の書込み用
MOS トランジスタのゲートは前記第１の入出力線に、ま
た前記第２の書込み用MOS トランジスタのゲートは前記
第２の入出力線に夫々接続してあることを特徴とする。
【００１６】
【作用】第１の本発明にあっては、メモリセルから各ビ
ット線に導出されたデータが増幅されて第１, 第２ビッ
ト線の信号の電位差が読出し用トランジスタの閾値を越
えるとデータ信号がハイレベルに増幅されているビット
線にゲートが接続されている読出し用トランジスタがオ
ン状態となり、ビット線と入出力線が接続され、これに
よって入出力線のプリチャージされた電荷がビット線に
逆流入して前記ビット線の電位が浮き上って、両ビット
線の電位差が読出し用トランジスタの閾値より低くなる
と再び読出し用トランジスタがオフ状態に戻り、データ
の破壊が抑制される。
ット線に導出されたデータが増幅されて第１, 第２ビッ
ト線の信号の電位差が読出し用トランジスタの閾値を越
えるとデータ信号がハイレベルに増幅されているビット
線にゲートが接続されている読出し用トランジスタがオ
ン状態となり、ビット線と入出力線が接続され、これに
よって入出力線のプリチャージされた電荷がビット線に
逆流入して前記ビット線の電位が浮き上って、両ビット
線の電位差が読出し用トランジスタの閾値より低くなる
と再び読出し用トランジスタがオフ状態に戻り、データ
の破壊が抑制される。
【００１７】第２の本発明にあっては、各ビット線と入
出力線との間に夫々介装されている第１の書込み用トラ
ンジスタのゲートは第１の入出力線に、また第２の書込
み用トランジスタのゲートは第２の入出力線に夫々接続
しているから、書込み開始信号線、並びに書込み開始信
号の制御系が全く不必要となり、配線長及び素子数の大
幅な低減が可能となる。
出力線との間に夫々介装されている第１の書込み用トラ
ンジスタのゲートは第１の入出力線に、また第２の書込
み用トランジスタのゲートは第２の入出力線に夫々接続
しているから、書込み開始信号線、並びに書込み開始信
号の制御系が全く不必要となり、配線長及び素子数の大
幅な低減が可能となる。
【００１８】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。 (実施例１）図１は本発明に係る半導体記憶装置におけ
るビット線と入出力線との接続関係を示す回路図であ
り、図中BL1 ，BL2 はビット線対を構成するビット線、
IO1 ，IO2 はデータの入出力線対を構成する入出力線、
BLTGはビット線トランスファゲートコントロール信号線
を示している。各ビット線BL1 ，BL2は夫々その一端部
は図示しないメモリセルに接続され、また途中にはゲー
トをビット線トランスファゲートコントロール信号線BL
TGに接続したトランジスタTG1 〜TG4 が介装され、ビッ
ト線トランスファゲートコントロール信号線BLTGをハイ
レベル「Ｈ」に設定することにより選択されたメモリセ
ルアレイに連なるビット線BL1 ，BL2 が選択されること
となる。
具体的に説明する。 (実施例１）図１は本発明に係る半導体記憶装置におけ
るビット線と入出力線との接続関係を示す回路図であ
り、図中BL1 ，BL2 はビット線対を構成するビット線、
IO1 ，IO2 はデータの入出力線対を構成する入出力線、
BLTGはビット線トランスファゲートコントロール信号線
を示している。各ビット線BL1 ，BL2は夫々その一端部
は図示しないメモリセルに接続され、また途中にはゲー
トをビット線トランスファゲートコントロール信号線BL
TGに接続したトランジスタTG1 〜TG4 が介装され、ビッ
ト線トランスファゲートコントロール信号線BLTGをハイ
レベル「Ｈ」に設定することにより選択されたメモリセ
ルアレイに連なるビット線BL1 ，BL2 が選択されること
となる。
【００１９】また各ビット線BL1 ，BL2 におけるMOS ト
ランジスタTG1 ，TG3 とTG2 ，TG4 との中間にはセンス
アンプ10が接続されている。センスアンプ10はビット線
BL1 ，BL2 におけるセンスノードSN1 ，SN2 のデータ信
号に対し、例えばセンスノードSN1 のデータをハイレベ
ル側に、同時にセンスノードSN2 のデータ信号はこれと
対応してローレベル側に増幅するようになっている。
ランジスタTG1 ，TG3 とTG2 ，TG4 との中間にはセンス
アンプ10が接続されている。センスアンプ10はビット線
BL1 ，BL2 におけるセンスノードSN1 ，SN2 のデータ信
号に対し、例えばセンスノードSN1 のデータをハイレベ
ル側に、同時にセンスノードSN2 のデータ信号はこれと
対応してローレベル側に増幅するようになっている。
【００２０】そしてビット線BL1 ，BL2 とデータ入出力
線IO1 ，IO2 とは、読出し用ＮチャネルMOS トランジス
タNR1 ，NR2 及び書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2 並びにこれらを含む回路を活性化するための
カラム選択用ＮチャネルMOSトランジスタNC1 ，NC2 を
介在させて接続されている。
線IO1 ，IO2 とは、読出し用ＮチャネルMOS トランジス
タNR1 ，NR2 及び書込み用ＮチャネルMOS トランジスタ
NW1 ，NW2 並びにこれらを含む回路を活性化するための
カラム選択用ＮチャネルMOSトランジスタNC1 ，NC2 を
介在させて接続されている。
【００２１】読出し用ＮチャネルMOS トランジスタNR1
はそのゲートを他の読出し用ＮチャネルMOS トランジス
タNR2のソース又はドレインと共にセンスノードSN1 に
接続され、またソース又はドレインの一方は他の読出し
用ＮチャネルMOS トランジスタNR2 のゲートと共にセン
スノードSN2 に、また他方を書込み用ＮチャネルMOSト
ランジスタNW2 のソース又はドレインと共に、カラム選
択用ＮチャネルMOS トランジスタNC2 に接続されてい
る。
はそのゲートを他の読出し用ＮチャネルMOS トランジス
タNR2のソース又はドレインと共にセンスノードSN1 に
接続され、またソース又はドレインの一方は他の読出し
用ＮチャネルMOS トランジスタNR2 のゲートと共にセン
スノードSN2 に、また他方を書込み用ＮチャネルMOSト
ランジスタNW2 のソース又はドレインと共に、カラム選
択用ＮチャネルMOS トランジスタNC2 に接続されてい
る。
【００２２】書込み用ＮチャネルMOS トランジスタN
W1 ，NW2 はゲートを夫々書込み開始信号線WEに接続さ
れ、ソース，ドレインの一方を夫々センスノードSN1 ，
SN2 に、他方を読出し用ＮチャネルMOS トランジスタNR
1 ，NR2 のソース又はドレインと共にカラム選択用Ｎチ
ャネルMOS トランジスタNC1 ，NC2 に接続されている。
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 は
そのゲートをカラム選択信号線YSに接続し、ソース又は
ドレインの一方を入出力線IO1 ，IO2 に、他方を読出し
用ＮチャネルMOS トランジスタNR1 ，NR2 、書込み用Ｎ
チャネルMOS トランジスタNW1 ，NW2 に夫々接続されて
いる。
W1 ，NW2 はゲートを夫々書込み開始信号線WEに接続さ
れ、ソース，ドレインの一方を夫々センスノードSN1 ，
SN2 に、他方を読出し用ＮチャネルMOS トランジスタNR
1 ，NR2 のソース又はドレインと共にカラム選択用Ｎチ
ャネルMOS トランジスタNC1 ，NC2 に接続されている。
カラム選択用ＮチャネルMOS トランジスタNC1 ，NC2 は
そのゲートをカラム選択信号線YSに接続し、ソース又は
ドレインの一方を入出力線IO1 ，IO2 に、他方を読出し
用ＮチャネルMOS トランジスタNR1 ，NR2 、書込み用Ｎ
チャネルMOS トランジスタNW1 ，NW2 に夫々接続されて
いる。
【００２３】次にこのような半導体記憶装置の動作を説
明する。先ずデータの読出し動作はビット線トランスフ
ァゲートコントロール信号線BLTGをハイレベル「Ｈ」に
設定し、MOS トランジスタTG1 〜TG4 をオン状態として
ビット線BL1 ，BL2 を導通状態とし、また入出力線I
O1 ，IO2 をプリチャージしておく。
明する。先ずデータの読出し動作はビット線トランスフ
ァゲートコントロール信号線BLTGをハイレベル「Ｈ」に
設定し、MOS トランジスタTG1 〜TG4 をオン状態として
ビット線BL1 ，BL2 を導通状態とし、また入出力線I
O1 ，IO2 をプリチャージしておく。
【００２４】ビット線BL1 ，BL2 を導通状態とすること
により、これらが接続されている所定のメモリセルから
のデータ信号がセンスノードSN1 ，SN2 に導出され、セ
ンスアンプ10にて、例えばセンスノードSN1 のデータ信
号はハイレベル「Ｈ」側に、またセンスノードSN2 のデ
ータ信号はローレベル「Ｌ」側に増幅される。両センス
ノードSN1 ，SN2 の電位差が読出し用ＮチャネルMOS ト
ランジスタNR1 ，NR2 の閾値Ｖthを越えると、データ信
号がハイレベル「Ｈ」側に増幅されているセンスノード
SN1 とゲートが接続された読出し用ＮチャネルMOS トラ
ンジスタNR1 がオン状態となり、センスノードSN2 が読
出し用ＮチャネルMOS トランジスタNR1，カラム選択用
ＮチャネルMOS トランジスタNC2 を介して入出力線IO2
と接続され、データの読み出しが行われる。
により、これらが接続されている所定のメモリセルから
のデータ信号がセンスノードSN1 ，SN2 に導出され、セ
ンスアンプ10にて、例えばセンスノードSN1 のデータ信
号はハイレベル「Ｈ」側に、またセンスノードSN2 のデ
ータ信号はローレベル「Ｌ」側に増幅される。両センス
ノードSN1 ，SN2 の電位差が読出し用ＮチャネルMOS ト
ランジスタNR1 ，NR2 の閾値Ｖthを越えると、データ信
号がハイレベル「Ｈ」側に増幅されているセンスノード
SN1 とゲートが接続された読出し用ＮチャネルMOS トラ
ンジスタNR1 がオン状態となり、センスノードSN2 が読
出し用ＮチャネルMOS トランジスタNR1，カラム選択用
ＮチャネルMOS トランジスタNC2 を介して入出力線IO2
と接続され、データの読み出しが行われる。
【００２５】なお、センスノードSN1 は読出し用Ｎチャ
ネルMOS トランジスタNR2 がオフ状態となっているた
め、入出力線IO1 とは接続されない。また、読出し用Ｎ
チャネルMOS トランジスタNR1 がオン状態となってセン
スノードSN2 が入出力線IO2 と接続された直後の過渡状
態下ではプリチャージされている入出力線IO2 の高い電
荷がセンスノードSN2 に逆流入するが、これによってセ
ンスノードSN2 の電位が浮上がりセンスノードSN1 との
電位差が小さくなると、読出し用ＮチャネルMOS トラン
ジスタNR1 がオフ状態に復帰し、センスノードSN2 への
それ以上の電荷の流入が防止され、データが保護され
る。
ネルMOS トランジスタNR2 がオフ状態となっているた
め、入出力線IO1 とは接続されない。また、読出し用Ｎ
チャネルMOS トランジスタNR1 がオン状態となってセン
スノードSN2 が入出力線IO2 と接続された直後の過渡状
態下ではプリチャージされている入出力線IO2 の高い電
荷がセンスノードSN2 に逆流入するが、これによってセ
ンスノードSN2 の電位が浮上がりセンスノードSN1 との
電位差が小さくなると、読出し用ＮチャネルMOS トラン
ジスタNR1 がオフ状態に復帰し、センスノードSN2 への
それ以上の電荷の流入が防止され、データが保護され
る。
【００２６】そして再びセンスアンプ10の動作によりセ
ンスノードSN1 ，SN2 の電位差が閾値Ｖthを越えると読
出し用ＮチャネルMOS トランジスタNR1 がオン状態に復
帰する。このような動作を反復した後、読出し用Ｎチャ
ネルMOS トランジスタNR1 は安定したオン状態となり、
センスノードSN2 と入出力線IO2 とが接続状態となる。
ンスノードSN1 ，SN2 の電位差が閾値Ｖthを越えると読
出し用ＮチャネルMOS トランジスタNR1 がオン状態に復
帰する。このような動作を反復した後、読出し用Ｎチャ
ネルMOS トランジスタNR1 は安定したオン状態となり、
センスノードSN2 と入出力線IO2 とが接続状態となる。
【００２７】一方、データの書込みはカラム選択信号線
YSをハイレベル「Ｈ」に設定し、カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とし、次いで
書込み開始信号線WEをハイレベル「Ｈ」に設定して書込
用ＮチャネルMOS トランジスタNW1 ，NW2 をオン状態と
することにより、入出力線IO1，IO2 はビット線BL1 ，B
L2 と接続されることとなる。
YSをハイレベル「Ｈ」に設定し、カラム選択用Ｎチャネ
ルMOS トランジスタNC1 ，NC2 をオン状態とし、次いで
書込み開始信号線WEをハイレベル「Ｈ」に設定して書込
用ＮチャネルMOS トランジスタNW1 ，NW2 をオン状態と
することにより、入出力線IO1，IO2 はビット線BL1 ，B
L2 と接続されることとなる。
【００２８】このような実施例１にあっては、読出し用
ＮチャネルMOSトランジスタNR1 又はNR2 がオン状態と
なり、センスノードSN1 又はSN2 が入出力線IO1 又はIO
2 と接続されたとき、プリチャージされた入出力線IO1
又はIO2 の電荷がセンスノードSN1 又はSN2 に流入し、
センスノードSN1 又はSN2 の電位が浮上がりデータが一
時的に劣化するが、これによって電位差が閾値以下にな
ると読出し用ＮチャネルMOS トランジスタNR1 又はNR2
がオフ状態に復帰し、センスアンプ10の動作を安定させ
センスノードSN1 又はSN2 のデータの破壊が抑制され
る。このようにセンスノードSN1 ，SN2 の電位差が閾値
以上開いて初めて動作するから、カラム選択信号線YSを
ハイレベル「Ｈ」に設定するタイミングに制約がなく、
より早い時期にハイレベル「Ｈ」に設定することが可能
で、それだけより迅速なデータの読み出しが可能とな
る。
ＮチャネルMOSトランジスタNR1 又はNR2 がオン状態と
なり、センスノードSN1 又はSN2 が入出力線IO1 又はIO
2 と接続されたとき、プリチャージされた入出力線IO1
又はIO2 の電荷がセンスノードSN1 又はSN2 に流入し、
センスノードSN1 又はSN2 の電位が浮上がりデータが一
時的に劣化するが、これによって電位差が閾値以下にな
ると読出し用ＮチャネルMOS トランジスタNR1 又はNR2
がオフ状態に復帰し、センスアンプ10の動作を安定させ
センスノードSN1 又はSN2 のデータの破壊が抑制され
る。このようにセンスノードSN1 ，SN2 の電位差が閾値
以上開いて初めて動作するから、カラム選択信号線YSを
ハイレベル「Ｈ」に設定するタイミングに制約がなく、
より早い時期にハイレベル「Ｈ」に設定することが可能
で、それだけより迅速なデータの読み出しが可能とな
る。
【００２９】(実施例２）図２は本発明の他の実施例に
おけるビット線と入出力線との接続関係を示す回路図で
ある。この実施例においては書込み開始信号線WEがな
く、書込み用ＮチャネルMOS トランジスタNW1 のゲート
は入出力線IO2 に、また他の書込み用ＮチャネルMOS ト
ランジスタNW2 のゲートは入出力線IO1 に接続されてい
る。他の構成は実施例１と実質的に同じであり、対応す
る部位には同じ符号を付して説明を省略する。
おけるビット線と入出力線との接続関係を示す回路図で
ある。この実施例においては書込み開始信号線WEがな
く、書込み用ＮチャネルMOS トランジスタNW1 のゲート
は入出力線IO2 に、また他の書込み用ＮチャネルMOS ト
ランジスタNW2 のゲートは入出力線IO1 に接続されてい
る。他の構成は実施例１と実質的に同じであり、対応す
る部位には同じ符号を付して説明を省略する。
【００３０】このような実施例２におけるデータの読み
出し動作は実施例１と全く同じである。一方データの書
込み動作はカラム選択信号線YSをハイレベル「Ｈ」に設
定すると、カラム選択用ＮチャネルMOS トランジスタNC
1 ，NC2 がオン状態となり、入出力線IO1 ，IO2 は書込
み用ＮチャネルMOS トランジスタNW1，NW2 のゲートに
接続される。いま例えば入出力線IO1，IO2 のうち前者
にハイレベル「Ｈ」の、また後者にローレベル「Ｌ」の
信号が印加され、その電位差が書込み用ＮチャネルMOS
トランジスタNW1 ，NW2 の閾値Ｖtnよりも大きくなる
と、書込み用ＮチャネルMOS トランジスタNW2 がオン状
態となり、一方他方の書込み用ＮチャネルMOS トランジ
スタNW1 はオフの状態のままとなる。
出し動作は実施例１と全く同じである。一方データの書
込み動作はカラム選択信号線YSをハイレベル「Ｈ」に設
定すると、カラム選択用ＮチャネルMOS トランジスタNC
1 ，NC2 がオン状態となり、入出力線IO1 ，IO2 は書込
み用ＮチャネルMOS トランジスタNW1，NW2 のゲートに
接続される。いま例えば入出力線IO1，IO2 のうち前者
にハイレベル「Ｈ」の、また後者にローレベル「Ｌ」の
信号が印加され、その電位差が書込み用ＮチャネルMOS
トランジスタNW1 ，NW2 の閾値Ｖtnよりも大きくなる
と、書込み用ＮチャネルMOS トランジスタNW2 がオン状
態となり、一方他方の書込み用ＮチャネルMOS トランジ
スタNW1 はオフの状態のままとなる。
【００３１】これによって、入出力線IO2 はカラム選択
用ＮチャネルMOS トランジスタNC2 ，書込み用Ｎチャネ
ルMOS トランジスタNW2 を経てビット線BL2 と接続さ
れ、データの書込みが行われることとなる。このような
実施例２にあっては書込み開始信号線WEが不要となり、
またこの信号を制御する制御系が不要となり、これら配
線長の短縮が図れることとなる。
用ＮチャネルMOS トランジスタNC2 ，書込み用Ｎチャネ
ルMOS トランジスタNW2 を経てビット線BL2 と接続さ
れ、データの書込みが行われることとなる。このような
実施例２にあっては書込み開始信号線WEが不要となり、
またこの信号を制御する制御系が不要となり、これら配
線長の短縮が図れることとなる。
【００３２】
【発明の効果】以上の如く本発明装置にあってはデータ
読出し時におけるデータの破壊が大幅に低減出来、しか
も素子数、配線長が増大することがない等本発明は優れ
た効果を奏するものである。
読出し時におけるデータの破壊が大幅に低減出来、しか
も素子数、配線長が増大することがない等本発明は優れ
た効果を奏するものである。
【図１】本発明に係る半導体記憶装置におけるビット線
と入出力線との接続関係を示す回路図である。
と入出力線との接続関係を示す回路図である。
【図２】本発明の他の実施例におけるビット線と入出力
線との接続関係を示す回路図である。
線との接続関係を示す回路図である。
【図３】従来の半導体記憶装置におけるビット線と入出
力線との接続関係を示す回路図である。
力線との接続関係を示す回路図である。
【図４】従来の他の半導体記憶装置におけるビット線と
読出しデータ線, 書込みデータ線との関係を示す回路図
である。
読出しデータ線, 書込みデータ線との関係を示す回路図
である。
10 センスアンプ
BL1 ，BL2 ビット線
IO1 ，IO2 入出力線
SN1 ，SN2 センスノード
NC1 ，NC2 カラム選択用ＮチャネルMOS トランジスタ
NR1 ，NR2 読出し用ＮチャネルMOS トランジスタ
NW1 ，NW2 書込み用ＮチャネルMOS トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
7323−5Ｌ Ｇ１１Ｃ 11/34 ３４１ Ａ
Claims (2)
- 【請求項１】 メモリセルに接続された第１，第２のビ
ット線とデータの第１，第２の入出力線との間に夫々ト
ランジスタを介在させ、前記トランジスタに対する制御
でデータの読出し及び書込みを行うようにした半導体記
憶装置において、 前記トランジスタは第１のビット線と第１の入出力線と
の間に並列的に介装された第１の読出し用MOS トランジ
スタ及び第１の書込み用MOS トランジスタと、前記第２
のビット線と第２の入出力線との間に並列的に介装され
た第２の読出し用MOS トランジスタ及び第２の書込み用
MOS トランジスタとからなり、前記第１の読出し用MOS
トランジスタのゲートは前記第２のビット線に、また前
記第２の読出し用MOS トランジスタのゲートは前記第１
のビット線に夫々接続してあることを特徴とする半導体
記憶装置。 - 【請求項２】 メモリセルに接続された第１，第２のビ
ット線とデータの第１，第２の入出力線との間に夫々ト
ランジスタを介在させ、前記トランジスタに対する制御
でデータの読出し、又は書込みを行うようにした半導体
記憶装置において、 前記トランジスタは第１のビット線と第１の入出力線と
の間に並列的に介装された第１の読出し用MOS トランジ
スタ及び第１の書込み用MOS トランジスタと、前記第２
のビット線と第２の入出力線との間に並列的に介装され
た第２の読出し用MOS トランジスタ及び第２の書込み用
MOS トランジスタとからなり、前記第１の書込み用MOS
トランジスタのゲートは前記第１の入出力線に、また前
記第２の書込み用MOS トランジスタのゲートは前記第２
の入出力線に夫々接続してあることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204911A JPH0528766A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3204911A JPH0528766A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528766A true JPH0528766A (ja) | 1993-02-05 |
Family
ID=16498426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3204911A Pending JPH0528766A (ja) | 1991-07-19 | 1991-07-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603817B1 (en) | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
-
1991
- 1991-07-19 JP JP3204911A patent/JPH0528766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603817B1 (en) | 2000-03-21 | 2003-08-05 | Mitsubisihi Denki Kabushiki Kaisha | Buffer circuit capable of correctly transferring small amplitude signal in synchronization with high speed clock signal |
| US7251149B2 (en) | 2002-07-26 | 2007-07-31 | Hitachi, Ltd. | Semiconductor memory device provided with a write column selection switch and a read column selection switch separately |
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