JPH052897A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH052897A JPH052897A JP3154938A JP15493891A JPH052897A JP H052897 A JPH052897 A JP H052897A JP 3154938 A JP3154938 A JP 3154938A JP 15493891 A JP15493891 A JP 15493891A JP H052897 A JPH052897 A JP H052897A
- Authority
- JP
- Japan
- Prior art keywords
- register
- bit
- signal
- predetermined
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】入力信号を一定期間保持するためのシフトレジ
スタにおいて、入力信号のビット幅を可変にしたシフト
レジスタを得る。 【構成】所定ビット（ｎ／ｋ）の入力信号を複数（ｋ）
個連結してｎビットの信号にする第１のレジスタ１２
と、ｎビットの信号を複数（ｋ）個の所定ビット（ｎ／
ｋ）の信号に分割する第２のレジスタ１６とを設けた。
そして、入力信号が所定ビット（ｎ／ｋ）の場合、第１
のレジスタ１２により所定ビット（ｎ／ｋ）の信号を複
数（ｋ）個連結してｎビットの信号にする。また、メモ
リ１４より出力されるｎビットの信号を第２のレジスタ
１６により複数（ｋ）個の所定ビット（ｎ／ｋ）の信号
に分割する。
スタにおいて、入力信号のビット幅を可変にしたシフト
レジスタを得る。 【構成】所定ビット（ｎ／ｋ）の入力信号を複数（ｋ）
個連結してｎビットの信号にする第１のレジスタ１２
と、ｎビットの信号を複数（ｋ）個の所定ビット（ｎ／
ｋ）の信号に分割する第２のレジスタ１６とを設けた。
そして、入力信号が所定ビット（ｎ／ｋ）の場合、第１
のレジスタ１２により所定ビット（ｎ／ｋ）の信号を複
数（ｋ）個連結してｎビットの信号にする。また、メモ
リ１４より出力されるｎビットの信号を第２のレジスタ
１６により複数（ｋ）個の所定ビット（ｎ／ｋ）の信号
に分割する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号等を順次に記
憶する所定（ｎ）ビット×所定（ｍ）ワードのメモリを
備え、バッファ等に用いられるシフトレジスタに関す
る。
憶する所定（ｎ）ビット×所定（ｍ）ワードのメモリを
備え、バッファ等に用いられるシフトレジスタに関す
る。
【０００２】
【従来の技術】従来、入力信号等を順次に記憶する所定
（ｎ）ビット×所定（ｍ）ワードのメモリを備えるシフ
トレジスタが知られている。このシフトレジスタは、図
２に示すように、所定（ｎ）ビット×所定（ｍ）ワード
のラインバッファとして使用するメモリ１０を備えてお
り、メモリ１０は、１ライン分の所定（ｎ）ビットの入
力信号を所定（ｍ）ワード記憶するようになっている。
（ｎ）ビット×所定（ｍ）ワードのメモリを備えるシフ
トレジスタが知られている。このシフトレジスタは、図
２に示すように、所定（ｎ）ビット×所定（ｍ）ワード
のラインバッファとして使用するメモリ１０を備えてお
り、メモリ１０は、１ライン分の所定（ｎ）ビットの入
力信号を所定（ｍ）ワード記憶するようになっている。
【０００３】
【発明が解決しようとする課題】従来のシフトレジスタ
は、以上のように構成されているので、メモリ１０はビ
ット幅（ｎ）が固定されているので、例えばＮＴＳＣ方
式のＴＶ放送において、画像処理のために用いられてい
るシフトレジスタはハイビジョン等のビット幅の異なる
装置には使用できないという問題点がある。
は、以上のように構成されているので、メモリ１０はビ
ット幅（ｎ）が固定されているので、例えばＮＴＳＣ方
式のＴＶ放送において、画像処理のために用いられてい
るシフトレジスタはハイビジョン等のビット幅の異なる
装置には使用できないという問題点がある。
【０００４】この発明は、上記のような問題点を解消す
るためになされたものであって、連続して入力される所
定ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビ
ットの信号にしてメモリに記憶することによりメモリの
ビット幅を自由に設定できるシフトレジスタを得ること
を目的とする。
るためになされたものであって、連続して入力される所
定ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビ
ットの信号にしてメモリに記憶することによりメモリの
ビット幅を自由に設定できるシフトレジスタを得ること
を目的とする。
【０００５】
【課題を解決するための手段】この発明に係わるシフト
レジスタは、連続して入力される所定ビット（ｎ／ｋ）
の信号を複数（ｋ）個連結してｎビットの信号にする第
１のレジスタと、第１のレジスタにより連結されたｎビ
ットの信号を所定ワード記憶し得るメモリと、メモリが
出力するｎビットの信号を複数（ｋ）個の所定ビット
（ｎ／ｋ）の信号に分割する第２のレジスタと、入力さ
れる信号のビット幅に基づき第１のレジスタおよび第２
のレジスタを制御するコントローラと、を備えることを
特徴とするものである。
レジスタは、連続して入力される所定ビット（ｎ／ｋ）
の信号を複数（ｋ）個連結してｎビットの信号にする第
１のレジスタと、第１のレジスタにより連結されたｎビ
ットの信号を所定ワード記憶し得るメモリと、メモリが
出力するｎビットの信号を複数（ｋ）個の所定ビット
（ｎ／ｋ）の信号に分割する第２のレジスタと、入力さ
れる信号のビット幅に基づき第１のレジスタおよび第２
のレジスタを制御するコントローラと、を備えることを
特徴とするものである。
【０００６】
【作用】この発明におけるシフトレジスタは、コントロ
ーラにより入力される信号のビット幅に基づき第１のレ
ジスタおよび第２のレジスタを制御し、連続して入力さ
れる信号が所定ビット（ｎ／ｋ）の場合、第１のレジス
タにより所定ビット（ｎ／ｋ）の信号を複数（ｋ）個連
結してｎビットの信号にし、第１のレジスタにより連結
されたｎビットの信号をメモリに記憶し、メモリが出力
するｎビットの信号を第２のレジスタにより複数（ｋ）
個の所定ビット（ｎ／ｋ）の信号に分割する。
ーラにより入力される信号のビット幅に基づき第１のレ
ジスタおよび第２のレジスタを制御し、連続して入力さ
れる信号が所定ビット（ｎ／ｋ）の場合、第１のレジス
タにより所定ビット（ｎ／ｋ）の信号を複数（ｋ）個連
結してｎビットの信号にし、第１のレジスタにより連結
されたｎビットの信号をメモリに記憶し、メモリが出力
するｎビットの信号を第２のレジスタにより複数（ｋ）
個の所定ビット（ｎ／ｋ）の信号に分割する。
【０００７】
【実施例】以下、この発明の一実施例を図を用いて説明
する。
する。
【０００８】図１は、本発明に係わるシフトレジスタの
構成を示すブロック図である。
構成を示すブロック図である。
【０００９】シフトレジスタは、連続して入力される所
定ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビ
ットの信号にする第１のレジスタ１２を有しており、第
１のレジスタ１２には、第１のレジスタ１２により所定
ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビッ
トの信号を所定（ｍ）ワード記憶し得るメモリ１４が接
続されている。そして、メモリ１４には、メモリ１４が
記憶するｎビットの信号を複数（ｋ）個の所定ビット
（ｎ／ｋ）の信号に分割する第２のレジスタ１６が接続
されており、第２のレジスタ１６および第１のレジスタ
１２には、入力される信号のビット幅に基づき第１のレ
ジスタ１２および第２のレジスタ１６を制御するコント
ローラ１８が接続されている。
定ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビ
ットの信号にする第１のレジスタ１２を有しており、第
１のレジスタ１２には、第１のレジスタ１２により所定
ビット（ｎ／ｋ）の信号を複数（ｋ）個連結してｎビッ
トの信号を所定（ｍ）ワード記憶し得るメモリ１４が接
続されている。そして、メモリ１４には、メモリ１４が
記憶するｎビットの信号を複数（ｋ）個の所定ビット
（ｎ／ｋ）の信号に分割する第２のレジスタ１６が接続
されており、第２のレジスタ１６および第１のレジスタ
１２には、入力される信号のビット幅に基づき第１のレ
ジスタ１２および第２のレジスタ１６を制御するコント
ローラ１８が接続されている。
【００１０】次に、本実施例の作用について説明する。
【００１１】ｎ／ｋビットの信号が入力される場合、図
示しない入力部よりコントローラ１８へ入力信号のビッ
ト幅を入力する。すると、コントローラ１８は、入力信
号のビット幅（ｎ／ｋ）に基づき第１のレジスタ１２へ
入力信号をｋ個連結するように指示し、第２のレジスタ
１６へｎビットの出力信号をｋ個のｎ／ｋビットの信号
に分割するように指示する。
示しない入力部よりコントローラ１８へ入力信号のビッ
ト幅を入力する。すると、コントローラ１８は、入力信
号のビット幅（ｎ／ｋ）に基づき第１のレジスタ１２へ
入力信号をｋ個連結するように指示し、第２のレジスタ
１６へｎビットの出力信号をｋ個のｎ／ｋビットの信号
に分割するように指示する。
【００１２】なお、ｎ／ｋは整数であり、ｎを１６とす
ると、図１に示すように、ｎ／ｋは１、２、４、８、１
６の５種類のビット幅を選択できる。
ると、図１に示すように、ｎ／ｋは１、２、４、８、１
６の５種類のビット幅を選択できる。
【００１３】例えば、ｎを１６、ｋを２とすると、ｎ／
ｋは８となり、コントローラ１８は、第１のレジスタ１
２へ８ビットの入力信号を２個連結して１６ビットの信
号とするように指示し、第２のレジスタ１６へ１６ビッ
トの出力信号を２個の８ビットの信号に分割するように
指示する。
ｋは８となり、コントローラ１８は、第１のレジスタ１
２へ８ビットの入力信号を２個連結して１６ビットの信
号とするように指示し、第２のレジスタ１６へ１６ビッ
トの出力信号を２個の８ビットの信号に分割するように
指示する。
【００１４】そして、第１のレジスタ１２は、入力され
る８ビットの信号を２個連結して１６ビットの信号に
し、第１のレジスタ１２により連結された１６ビットの
信号をメモリ１４に記憶する。それから、メモリ１４か
ら出力される１６ビットの信号を第２のレジスタにより
２個の８ビットの信号に分割する。
る８ビットの信号を２個連結して１６ビットの信号に
し、第１のレジスタ１２により連結された１６ビットの
信号をメモリ１４に記憶する。それから、メモリ１４か
ら出力される１６ビットの信号を第２のレジスタにより
２個の８ビットの信号に分割する。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
コントローラにより入力される信号のビット幅に基づき
第１のレジスタおよび第２のレジスタを制御し、連続し
て入力された信号が所定ビット（ｎ／ｋ）の場合、第１
のレジスタにより所定ビット（ｎ／ｋ）の信号を複数
（ｋ）個連結してｎビットの信号にし、第１のレジスタ
により連結されたｎビットの信号をメモリに記憶し、メ
モリが記憶するｎビットの信号を第２のレジスタにより
複数（ｋ）個の所定ビット（ｎ／ｋ）の信号に分割する
ように構成したので、ビット幅を自由に設定して、ビッ
ト幅の異なる装置にも使用でき、汎用性を向上すること
ができる。
コントローラにより入力される信号のビット幅に基づき
第１のレジスタおよび第２のレジスタを制御し、連続し
て入力された信号が所定ビット（ｎ／ｋ）の場合、第１
のレジスタにより所定ビット（ｎ／ｋ）の信号を複数
（ｋ）個連結してｎビットの信号にし、第１のレジスタ
により連結されたｎビットの信号をメモリに記憶し、メ
モリが記憶するｎビットの信号を第２のレジスタにより
複数（ｋ）個の所定ビット（ｎ／ｋ）の信号に分割する
ように構成したので、ビット幅を自由に設定して、ビッ
ト幅の異なる装置にも使用でき、汎用性を向上すること
ができる。
【図１】本発明に係わるシフトレジスタの構成を示すブ
ロック図である。
ロック図である。
【図２】従来のシフトレジスタの構成を示すブロック図
である。
である。
１２ 第１のレジスタ １４ メモリ １６ 第２のレジスタ １８ コントローラ
Claims (1)
- 【特許請求の範囲】 【請求項１】 連続して入力される所定ビット幅（ｎ／
ｋ）の信号を複数（ｋ）個連結してｎビットの信号にす
る第１のレジスタと、第１のレジスタにより連結された
ｎビットの信号を所定ワード記憶し得るメモリと、メモ
リが出力するｎビットの信号を複数（ｋ）個の所定ビッ
ト幅（ｎ／ｋ）の信号に分割する第２のレジスタと、入
力される信号のビット幅に基づき第１のレジスタおよび
第２のレジスタを制御するコントローラと、を備えるこ
とを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154938A JPH052897A (ja) | 1991-06-26 | 1991-06-26 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154938A JPH052897A (ja) | 1991-06-26 | 1991-06-26 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052897A true JPH052897A (ja) | 1993-01-08 |
Family
ID=15595221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154938A Pending JPH052897A (ja) | 1991-06-26 | 1991-06-26 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6805457B2 (en) | 2001-09-26 | 2004-10-19 | Fuji Photo Film Co., Ltd. | Flat-surface fluorescent lamp |
-
1991
- 1991-06-26 JP JP3154938A patent/JPH052897A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6805457B2 (en) | 2001-09-26 | 2004-10-19 | Fuji Photo Film Co., Ltd. | Flat-surface fluorescent lamp |
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