JPS6033590A - 映像アドレス制御装置 - Google Patents
映像アドレス制御装置Info
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- JPS6033590A JPS6033590A JP58142916A JP14291683A JPS6033590A JP S6033590 A JPS6033590 A JP S6033590A JP 58142916 A JP58142916 A JP 58142916A JP 14291683 A JP14291683 A JP 14291683A JP S6033590 A JPS6033590 A JP S6033590A
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- 238000010586 diagram Methods 0.000 description 10
- 239000000872 buffer Substances 0.000 description 8
- 101100495919 Arabidopsis thaliana CHR24 gene Proteins 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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- 239000007787 solid Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は映像表示システムにおいて、映像メモリに送出
する表示および格納するためのアドレスの制御を行う映
像アドレス制御装置に関する。
する表示および格納するためのアドレスの制御を行う映
像アドレス制御装置に関する。
表示器として、ラスタースキャン形ＣＲＴを使用した映
像表示システムでは、大容量の映像メモリに表示すべき
データを格納する（この動作を以下、描画という。）際
には描画のだめのアドレスを供給し、映像メモリのデー
タを読出して表示を行なうときには、表示アドレスを供
給する。この表示アドレスを順次変更することによって
、異なる表示データを映像メモリから読出し、映像直列
信号を得ることは良く知られている。表示データを映像
メモリから読出す従来の映像アドレス制御装置には、大
別して、以下に記述する２種のものがある。
像表示システムでは、大容量の映像メモリに表示すべき
データを格納する（この動作を以下、描画という。）際
には描画のだめのアドレスを供給し、映像メモリのデー
タを読出して表示を行なうときには、表示アドレスを供
給する。この表示アドレスを順次変更することによって
、異なる表示データを映像メモリから読出し、映像直列
信号を得ることは良く知られている。表示データを映像
メモリから読出す従来の映像アドレス制御装置には、大
別して、以下に記述する２種のものがある。
第１図は映像アドレス制御装置としての映像メモリアド
レス発生器を含めた従来の映像表示システムの一例の要
部を示すブロック図である。画面表示ドツト数が２５６
Ｘ２５６で構成され、映像メモリの１ビツトが白黒２値
画面表示の１ドツトに対応し、１アドレスが１６ビツト
に対応している映像メモリ構成を取るグラフィック表示
を例にとると、画面の横方向に走査する１本の走査線期
間の表示に要するアドレス数は２５６／１６で表わさね
、１６アドレスである。さらに、画面縦方向に２５６本
の走査線表示期間部を取る場合には、映像メモリとして
１６Ｘ２５６．すなわち、４０９６アド１／ス１６ピツ
トの容ｆｔｅ持つメモリが必要となる。この容量は後述
する第２の従来ｉｔの場合についても同様である。
レス発生器を含めた従来の映像表示システムの一例の要
部を示すブロック図である。画面表示ドツト数が２５６
Ｘ２５６で構成され、映像メモリの１ビツトが白黒２値
画面表示の１ドツトに対応し、１アドレスが１６ビツト
に対応している映像メモリ構成を取るグラフィック表示
を例にとると、画面の横方向に走査する１本の走査線期
間の表示に要するアドレス数は２５６／１６で表わさね
、１６アドレスである。さらに、画面縦方向に２５６本
の走査線表示期間部を取る場合には、映像メモリとして
１６Ｘ２５６．すなわち、４０９６アド１／ス１６ピツ
トの容ｆｔｅ持つメモリが必要となる。この容量は後述
する第２の従来ｉｔの場合についても同様である。
映像メモリアドレス発生器ｌは上記４０９６アドレスを
番地づけするに足るビット数（１２ビツト）を持ったイ
ンクリメンタであり、１単位時間（本従来例では１６ビ
ツト表示時間）毎に１１”だけ内容が増加する。さらに
、１画面表示の終了とともにその内容は＠０″にクリア
さね、次の画面表示のための準（＃をする。この映像メ
モリアドレス信号は、中央処理装置（ＣＰＵ）（図示し
ていない。）からＣＰ Ｕ ＃アドレスバス８を介して
供給されるアドレス信号が一方に入力されるアドレスバ
ス切換器２に、映像メモリアドレスバス６を介して入力
さｉｌ、ＣＰＵが、映像メモリ３に対してデータの書込
み、読出し動作を行なう際に発生するアドレス切換信号
１４の状態が非能動であるとき、映像メモリ３のアドレ
スに映像メモリアドレスバス７を介して接続される。映
像メモリ３からは、そのアドレス信号により１６ビツト
の出力が映像メモリデータバス１０に出力され、並列−
直列変換器５を経て映像直列信号１６を得る本のである
。なお第１図において、４はＣＰＵデータバス１１と映
像メモリデータバス１０とを分離することを目的とした
データバス切換ドライバであし、１５はデータバス切換
信号である。さらに９はＣＰＵφメモリ制御バス、１２
は画面終了時にクロック信号発生器（図示していない）
から発生する画面終了信号、１３はクロック信号発生器
からの表示期間外であることを示す表示消去信号である
。
番地づけするに足るビット数（１２ビツト）を持ったイ
ンクリメンタであり、１単位時間（本従来例では１６ビ
ツト表示時間）毎に１１”だけ内容が増加する。さらに
、１画面表示の終了とともにその内容は＠０″にクリア
さね、次の画面表示のための準（＃をする。この映像メ
モリアドレス信号は、中央処理装置（ＣＰＵ）（図示し
ていない。）からＣＰ Ｕ ＃アドレスバス８を介して
供給されるアドレス信号が一方に入力されるアドレスバ
ス切換器２に、映像メモリアドレスバス６を介して入力
さｉｌ、ＣＰＵが、映像メモリ３に対してデータの書込
み、読出し動作を行なう際に発生するアドレス切換信号
１４の状態が非能動であるとき、映像メモリ３のアドレ
スに映像メモリアドレスバス７を介して接続される。映
像メモリ３からは、そのアドレス信号により１６ビツト
の出力が映像メモリデータバス１０に出力され、並列−
直列変換器５を経て映像直列信号１６を得る本のである
。なお第１図において、４はＣＰＵデータバス１１と映
像メモリデータバス１０とを分離することを目的とした
データバス切換ドライバであし、１５はデータバス切換
信号である。さらに９はＣＰＵφメモリ制御バス、１２
は画面終了時にクロック信号発生器（図示していない）
から発生する画面終了信号、１３はクロック信号発生器
からの表示期間外であることを示す表示消去信号である
。
第２図に映像メモリｌアドレス発生器１に供給される各
種信号および発生するアドレス信号のタイミングを示す
。映像メモリアドレス発生器１は画面終了時に発生する
画面終了信号１２によって１０″にクリアさね、表示期
間外であることを示す表示消去信号１３が′″Ｈ’″で
あるときには映像メモリアドレス信号が発生せず、その
値は変化しない。表示消去信号が′″Ｌ”となシ表示が
開始されると１６ビツト表示期間Ｋ１回だけ映像メモリ
アドレス信号が発生し、映像メモリｌアドレスは＠１”
だけ増加し、異なるデータを読出す。
種信号および発生するアドレス信号のタイミングを示す
。映像メモリアドレス発生器１は画面終了時に発生する
画面終了信号１２によって１０″にクリアさね、表示期
間外であることを示す表示消去信号１３が′″Ｈ’″で
あるときには映像メモリアドレス信号が発生せず、その
値は変化しない。表示消去信号が′″Ｌ”となシ表示が
開始されると１６ビツト表示期間Ｋ１回だけ映像メモリ
アドレス信号が発生し、映像メモリｌアドレスは＠１”
だけ増加し、異なるデータを読出す。
第３図は他の映像アドレス制御装置を用いた従来の映像
表示システムの一例の要部を示すブロック図である。こ
の従来例ではＤ Ｍ Ａ （ＤｉｒｅｃｔＭｅｍｏｒｙ
Ａｃｃｅｓｓ） コントローラ１７と、２系統のライ
ンバッファとＤＭＡ要求ライン等を持つＣＲＴコントロ
ーラ１８を映像アドレス制御装置として具備したもので
あり、画面表示開始時の映像メモリのアドレスはＤＭＡ
コントローラ１７に画面表示終了毎にＣＰＵの制御のも
とに再設定さｈて５− おりｓｘラインの表示終了毎にＤＭＡ要求信号２２が、
１ラインの表示に必要なアドレスのＤＭＡ転送に必要な
期間だけＣＲＴコントローニア１８からＤＭＡコントロ
ーラ１７に出力される。ＤＭＡコントローラ１７はＤＭ
Ａ要求信号２２を受けた後、ＣＰＵを停止し、アドレス
バス、データバス及ヒ制御バスを解放状態にすべ（、Ｃ
ＰＵに対し、占−ルド要求信号２０を送出する。ＣＰＵ
がら迅−ルド承認信号１９がＤＭＡコントローラ１７に
入力されると、ＤＭＡコントローラ１７はＤＭＡ転送を
開始するとともにＣＲＴコントローラ１８に対し、ＤＭ
Ａ転送を実行中であることを示すＤＭＡ承認信号２１を
送出する。ＣＲＴコントローラ１８は、その信号を受け
て、以後のＤＭＡ転送の有無を判断しＤＭＡ要求信号２
２の制御を行なう。
表示システムの一例の要部を示すブロック図である。こ
の従来例ではＤ Ｍ Ａ （ＤｉｒｅｃｔＭｅｍｏｒｙ
Ａｃｃｅｓｓ） コントローラ１７と、２系統のライ
ンバッファとＤＭＡ要求ライン等を持つＣＲＴコントロ
ーラ１８を映像アドレス制御装置として具備したもので
あり、画面表示開始時の映像メモリのアドレスはＤＭＡ
コントローラ１７に画面表示終了毎にＣＰＵの制御のも
とに再設定さｈて５− おりｓｘラインの表示終了毎にＤＭＡ要求信号２２が、
１ラインの表示に必要なアドレスのＤＭＡ転送に必要な
期間だけＣＲＴコントローニア１８からＤＭＡコントロ
ーラ１７に出力される。ＤＭＡコントローラ１７はＤＭ
Ａ要求信号２２を受けた後、ＣＰＵを停止し、アドレス
バス、データバス及ヒ制御バスを解放状態にすべ（、Ｃ
ＰＵに対し、占−ルド要求信号２０を送出する。ＣＰＵ
がら迅−ルド承認信号１９がＤＭＡコントローラ１７に
入力されると、ＤＭＡコントローラ１７はＤＭＡ転送を
開始するとともにＣＲＴコントローラ１８に対し、ＤＭ
Ａ転送を実行中であることを示すＤＭＡ承認信号２１を
送出する。ＣＲＴコントローラ１８は、その信号を受け
て、以後のＤＭＡ転送の有無を判断しＤＭＡ要求信号２
２の制御を行なう。
ＤＭＡ要求要求信号２梵０
うな手順で、ＤＭＡコントローラ１７が起動され、ＤＭ
Ａコントローラ１７からＣＰＵアドレスバス８を介して
映像メモリアドレス信号が、ＣＰＵメモリ制御バス９を
介してメモリ制御信号が、それ６− ぞわ映像メモリ３に与えられ、そのアドレスに対応した
データ出力がＣＲＴコントローラ１８に送出され、次ラ
イン表示のために用意さｈている第１のラインバッファ
に格納される。第２のラインバッファには、現在表示中
のデータが格納さねており、表示のタイミングに従がっ
て、並列−直列変換器５に送出され直列映像信号１６を
得る。
Ａコントローラ１７からＣＰＵアドレスバス８を介して
映像メモリアドレス信号が、ＣＰＵメモリ制御バス９を
介してメモリ制御信号が、それ６− ぞわ映像メモリ３に与えられ、そのアドレスに対応した
データ出力がＣＲＴコントローラ１８に送出され、次ラ
イン表示のために用意さｈている第１のラインバッファ
に格納される。第２のラインバッファには、現在表示中
のデータが格納さねており、表示のタイミングに従がっ
て、並列−直列変換器５に送出され直列映像信号１６を
得る。
第４図にＤＭＡ要求信号２２、ＤＭＡコントローラ１７
によって発生されるアドレス、表示データのタイミング
を示す。画面終了を示す画面終了信号が能動的になると
、ＤＭＡコントローラ１７に表示開始のアドレス＠０″
が設定され、ＣＲＴコントローラ１８からＤＭＡ要求信
号２２が送出されると映像メモリ３のアドレス″ＩＯ”
から１５”までのデータがＣＲＴコントローラ１８に内
蔵されている第１のラインバッファに転送される。表示
の開始に伴なって、第１のラインバッファの内容が並列
−直列変換器５に送出され表示されるとともに、ＣＲＴ
コントローラ１８からＤＭＡ要求信号２２が出力さね、
次のラインの表示データが格納されている映像メモリア
ドレス”１６”から′３１”までのデータが第２のライ
ンバッファに転送される。
によって発生されるアドレス、表示データのタイミング
を示す。画面終了を示す画面終了信号が能動的になると
、ＤＭＡコントローラ１７に表示開始のアドレス＠０″
が設定され、ＣＲＴコントローラ１８からＤＭＡ要求信
号２２が送出されると映像メモリ３のアドレス″ＩＯ”
から１５”までのデータがＣＲＴコントローラ１８に内
蔵されている第１のラインバッファに転送される。表示
の開始に伴なって、第１のラインバッファの内容が並列
−直列変換器５に送出され表示されるとともに、ＣＲＴ
コントローラ１８からＤＭＡ要求信号２２が出力さね、
次のラインの表示データが格納されている映像メモリア
ドレス”１６”から′３１”までのデータが第２のライ
ンバッファに転送される。
一般に、表示内容は表示画面の正面から見ることが多い
ことや、画面の分割や複雑な巻上げ動作などを行なわな
い場合には、上記従来例の如く、シーケンシャルなアド
レス変更のみでも、所期の結果が得られる。しかしなが
ら、用途によっては画面を上や下から眺めたり、画面を
鏡などに反射させて眺める場合がある。上から見る場合
には映像は上下逆に見え、鏡に反射されている映像は上
下圧布が逆、すなわち、裏がえしになった映像となる。
ことや、画面の分割や複雑な巻上げ動作などを行なわな
い場合には、上記従来例の如く、シーケンシャルなアド
レス変更のみでも、所期の結果が得られる。しかしなが
ら、用途によっては画面を上や下から眺めたり、画面を
鏡などに反射させて眺める場合がある。上から見る場合
には映像は上下逆に見え、鏡に反射されている映像は上
下圧布が逆、すなわち、裏がえしになった映像となる。
単に、表示アドレスのインクリメントのみを行ない連続
し次アドレスに格納さねているデータの読出ししか実行
できない上記従来装置では、このような表示に対し正常
表示画面化する補正を行なうことは不可能であるという
問題点がある。
し次アドレスに格納さねているデータの読出ししか実行
できない上記従来装置では、このような表示に対し正常
表示画面化する補正を行なうことは不可能であるという
問題点がある。
本発明の目的は、上記問題点を解消することによシ上下
五右反転の映像表示を容易に実現でき、融通性が高く自
由度の大きな表示制御機能を有する映像アドレス制御装
置を提供することにある。
五右反転の映像表示を容易に実現でき、融通性が高く自
由度の大きな表示制御機能を有する映像アドレス制御装
置を提供することにある。
本発明の映像アドレス制御装置は、映像データを格納す
る映像メモリのアドレスを順次変化させ、読出したデー
タを表示器に表示する映像表示システムの映像アドレス
制御装置において、表示アドレスを記憶する表示アドレ
スｊレジスタと、１単位文字又は固形表示区間毎に内容
がクリアされるカウントレジスタと、前記映像メモリの
表示進行方向のアドレス数全記憶するピッチレジスタと
、アドレスの演算方法を設定するフラグレジスタと。
る映像メモリのアドレスを順次変化させ、読出したデー
タを表示器に表示する映像表示システムの映像アドレス
制御装置において、表示アドレスを記憶する表示アドレ
スｊレジスタと、１単位文字又は固形表示区間毎に内容
がクリアされるカウントレジスタと、前記映像メモリの
表示進行方向のアドレス数全記憶するピッチレジスタと
、アドレスの演算方法を設定するフラグレジスタと。
該フラグレジスタの設定に基づいて所定のアドレス演算
と制御を行うアドレス演算制御手段とを含むことから構
成される。
と制御を行うアドレス演算制御手段とを含むことから構
成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第５図は本発明の一実施例の要部を示すブロック図でお
る。
る。
９一
本実施例は、表示アドレスを記憶する表示アドレスレジ
スタ（ＤＡＤ）２３と、１単位文字又は図形表示区間毎
に内容がクリアされるカウントレジスタ（ＣＨＲ）２４
と、映像メモリの表示進行方向のアドレス数を記憶する
ピッチレジスタ（ＰＩＴＣＨ）２５と、アドレスの演算
方法を設定するフラグレジスタ（ＦＬＡＧ）２６と、こ
のフラグレジスタ２６の設定に基づいて所定のアドレス
演算と制御を行うアドレス演算制御手段としての演算器
２７、バッファレジスタ（ＤＡＤ’ ）２８とを含んで
構成される。
スタ（ＤＡＤ）２３と、１単位文字又は図形表示区間毎
に内容がクリアされるカウントレジスタ（ＣＨＲ）２４
と、映像メモリの表示進行方向のアドレス数を記憶する
ピッチレジスタ（ＰＩＴＣＨ）２５と、アドレスの演算
方法を設定するフラグレジスタ（ＦＬＡＧ）２６と、こ
のフラグレジスタ２６の設定に基づいて所定のアドレス
演算と制御を行うアドレス演算制御手段としての演算器
２７、バッファレジスタ（ＤＡＤ’ ）２８とを含んで
構成される。
本実施例は、従来例の映像表示システムを示した第１図
中の映像メモリアドレス発生器１に相当し、映像メモリ
アドレス発生器１は単なるインクリメンタであるが、本
実施例では５種のレジスタ、ＤＡＤ２３．Ｃ８Ｈ１７，
ＰＩＴＣＨ２５，ＦＬＡＧ２６．ＤＡＤ’ ２８と、演
算器２７とによって構成される点が異っている。
中の映像メモリアドレス発生器１に相当し、映像メモリ
アドレス発生器１は単なるインクリメンタであるが、本
実施例では５種のレジスタ、ＤＡＤ２３．Ｃ８Ｈ１７，
ＰＩＴＣＨ２５，ＦＬＡＧ２６．ＤＡＤ’ ２８と、演
算器２７とによって構成される点が異っている。
ＤＡＤ２３はアドレス演算に使用さね、１画面表示の開
始時などに新規アドレスデータがＣＰＵ１０− によって設定される。ＣＨＲ２４はインクリメンタとし
て動作し、制御信号″’Ｃｔ（Ｒ＋ｌ→ＣＨＲ”（ＣＨ
Ｒ＋１→ＣＨＲはＣＨＲにあるデータを＋１してＣＨＨ
に格納するということを表わしている。以下の同様な表
現も同じ表わし方によっている。）によって、演算器２
７を介して、その機能を達成する。１ラインの表示終了
毎に、制御信号０４ＣＨＲ（ＣＨＲのデータｔ−０にク
リアする。）によって、その値は１０”にクリアされる
。ＰＩＴＣＨ２５は表示走査方向の映像メモリのアドレ
ス数を記憶し、ＣＰＵによって、あらかじめ任意な値に
設定できる。１）ＡＤ’ ２８はアドレス演算の結果を
一時的に蓄わえるレジスタであって、この出力が、映像
メモリアドレスバス６を介して出力さｈ１最終的には、
映像メモリのアドレスに接続される。ＦＬＡＧ２６は演
算器２７におけるアドレス演算方法を変更するためのレ
ジスタであって、ＣＰＬＩによって任意の値に設定でき
る。
始時などに新規アドレスデータがＣＰＵ１０− によって設定される。ＣＨＲ２４はインクリメンタとし
て動作し、制御信号″’Ｃｔ（Ｒ＋ｌ→ＣＨＲ”（ＣＨ
Ｒ＋１→ＣＨＲはＣＨＲにあるデータを＋１してＣＨＨ
に格納するということを表わしている。以下の同様な表
現も同じ表わし方によっている。）によって、演算器２
７を介して、その機能を達成する。１ラインの表示終了
毎に、制御信号０４ＣＨＲ（ＣＨＲのデータｔ−０にク
リアする。）によって、その値は１０”にクリアされる
。ＰＩＴＣＨ２５は表示走査方向の映像メモリのアドレ
ス数を記憶し、ＣＰＵによって、あらかじめ任意な値に
設定できる。１）ＡＤ’ ２８はアドレス演算の結果を
一時的に蓄わえるレジスタであって、この出力が、映像
メモリアドレスバス６を介して出力さｈ１最終的には、
映像メモリのアドレスに接続される。ＦＬＡＧ２６は演
算器２７におけるアドレス演算方法を変更するためのレ
ジスタであって、ＣＰＬＩによって任意の値に設定でき
る。
本実施例では、フラグは２ビツトで構成さね、その値を
変更することによって第７図（ａ）、 （ｂ）から第１
０図（ａ）、 （ｂ）に示すように、以下の４種類のう
ちの１種のアドレス演舞方法を選択する。
変更することによって第７図（ａ）、 （ｂ）から第１
０図（ａ）、 （ｂ）に示すように、以下の４種類のう
ちの１種のアドレス演舞方法を選択する。
■ＤＡＤ＋ＣＨＲＤＡＤＩ
ＤＡＤ＋ＰＩＴＣＨ−一→ＤＡＤ、ＤＡＤ／■ＤＡＤ−
ＣＨＲＤＡＤ’ ＤＡＤ＋ＰＩＴＣＨ−一→ＤＡＤ、ＤＡＤ／■ＤＡＤ＋
ＣＨＲＤＡＤ／ ＤＡＤ−ＰＩＴＣＨ−−→ＤＡＤ、ＤＡＣ’■ＤＡＤ−
ＣＨＲＤＡＤ’ ＤＡＤ−ＰＩＴＣＨ−一→ＤＡＤ、ＤＡＤ’上記各演算
方法における上段の演算は表示期間中に成さね、下段の
演算はライン表示開始時毎に実行される。こねらのアド
レス演算のタイミング関係については、第６図に示しで
ある。但し表示アドレスの変化については、上記■の場
合のみについて示している。
ＣＨＲＤＡＤ’ ＤＡＤ＋ＰＩＴＣＨ−一→ＤＡＤ、ＤＡＤ／■ＤＡＤ＋
ＣＨＲＤＡＤ／ ＤＡＤ−ＰＩＴＣＨ−−→ＤＡＤ、ＤＡＣ’■ＤＡＤ−
ＣＨＲＤＡＤ’ ＤＡＤ−ＰＩＴＣＨ−一→ＤＡＤ、ＤＡＤ’上記各演算
方法における上段の演算は表示期間中に成さね、下段の
演算はライン表示開始時毎に実行される。こねらのアド
レス演算のタイミング関係については、第６図に示しで
ある。但し表示アドレスの変化については、上記■の場
合のみについて示している。
以下、本発明の一実施例の動作について、第５図、第６
図を用いて説明する。
図を用いて説明する。
１画面終了毎に発生する画面終了信号が能動的になると
、ＤＡＤ２３に表示開始番地がＣＰＵの制御の本とに、
ＣＰＵからの表示アドレス設定信号が′Ｈ”である期間
に設定されるとともに、ＣＨＲ２４が０”にクリアされ
る。ＤＡＤ２３へは、第７図の場合には、ｌＯ”、第８
図では′″Ｐ−１”′（ＰとはＰＩＴＣＨレジスタの設
定値を表わす、本実施例ではＰ＝２８．）、第９図では
１（Ｎ−１）Ｐ″（Ｎは整数値、本実施例ではＮ＝１０
゜）、第１０図ではＮＰ−１”をそわぞね１画面表示開
始前にＣＰＵによシ設定しておく。
、ＤＡＤ２３に表示開始番地がＣＰＵの制御の本とに、
ＣＰＵからの表示アドレス設定信号が′Ｈ”である期間
に設定されるとともに、ＣＨＲ２４が０”にクリアされ
る。ＤＡＤ２３へは、第７図の場合には、ｌＯ”、第８
図では′″Ｐ−１”′（ＰとはＰＩＴＣＨレジスタの設
定値を表わす、本実施例ではＰ＝２８．）、第９図では
１（Ｎ−１）Ｐ″（Ｎは整数値、本実施例ではＮ＝１０
゜）、第１０図ではＮＰ−１”をそわぞね１画面表示開
始前にＣＰＵによシ設定しておく。
表示期間中には、映像メモリのアドレスサイクル毎に、
ＣＨＲ２４は１”だけ加算された後、１ライン表示期間
中は同一の値を保持し続けているＤＡＤ２３との間で、
ＦＬＡＧ２６の設定値に従がって加減算さね、その結果
が一時的にＤＡＤ／２８に格納された後、映像メモリの
アドレスに供給される。１ラインの表示が終了すると、
ＤＡＤ２３と、ＰＩＴＣＨ２５との間で、ＦＬＡＧ２６
の設定値に従がって加減算が行なわｈｌその結果１３− がＤＡＤ２３およびＤＡＤ’ ２８に格納さね次ライン
以降の表示のための準備をする。上述の演算サイクルが
繰シ返さｉｌて１画面の表示を形成する。
ＣＨＲ２４は１”だけ加算された後、１ライン表示期間
中は同一の値を保持し続けているＤＡＤ２３との間で、
ＦＬＡＧ２６の設定値に従がって加減算さね、その結果
が一時的にＤＡＤ／２８に格納された後、映像メモリの
アドレスに供給される。１ラインの表示が終了すると、
ＤＡＤ２３と、ＰＩＴＣＨ２５との間で、ＦＬＡＧ２６
の設定値に従がって加減算が行なわｈｌその結果１３− がＤＡＤ２３およびＤＡＤ’ ２８に格納さね次ライン
以降の表示のための準備をする。上述の演算サイクルが
繰シ返さｉｌて１画面の表示を形成する。
第７図（ａ）、 （ｂ）ｆｉいし第１０図（ａ）、 （
ｂ）は、本実施例の結果得ら、ｉｉ表示アドレスのマツ
プを各図（ａ）に、表示図形（ここではローマ字″Ｆ″
を表示している。）を各図（ｂ）に示しである。
ｂ）は、本実施例の結果得ら、ｉｉ表示アドレスのマツ
プを各図（ａ）に、表示図形（ここではローマ字″Ｆ″
を表示している。）を各図（ｂ）に示しである。
第７図（ａ）、 （ｂ）に示すＦＬＡＧ”００”の場合
は１通常の場合、第９図（ａ）、 （ｂ）に示すＦＬＡ
Ｇ″’１０”の場合は、第７図（ａｔｅ （ｂ）ｔ−上
下反転した場合、第８図（ａ）、 （１））に示すＦＬ
ＡＧ”０１”の場合は、第７図（ａ）、 （ｂ）ｅ左右
反転した場合、第１０図（ａＪ、 （ｂ）に示すＦＬＡ
Ｇ”ｔｌ”の場合は第９図（ａ）、 （ｂ）を左右反転
した場合に当る。
は１通常の場合、第９図（ａ）、 （ｂ）に示すＦＬＡ
Ｇ″’１０”の場合は、第７図（ａｔｅ （ｂ）ｔ−上
下反転した場合、第８図（ａ）、 （１））に示すＦＬ
ＡＧ”０１”の場合は、第７図（ａ）、 （ｂ）ｅ左右
反転した場合、第１０図（ａＪ、 （ｂ）に示すＦＬＡ
Ｇ”ｔｌ”の場合は第９図（ａ）、 （ｂ）を左右反転
した場合に当る。
すなわち、本実施例によると、ＦＬＡＧによる演算方法
の設定により４通りの表示を行うことができる。
の設定により４通りの表示を行うことができる。
なお、上述の実施例においては、フラグレジスタのフラ
グは２ビツトとしたが、これに限定されることは無くビ
ット数を増すことにより多数通り１４− の表示を行うことが可能となる。
グは２ビツトとしたが、これに限定されることは無くビ
ット数を増すことにより多数通り１４− の表示を行うことが可能となる。
以上詳細に説明し、＋通シ、本発明の映像アドレス制御
装置は、表示アドレスを記憶する表示アドレスレジスタ
と、１単位文丁又は図形表示区間毎に内容がクリアされ
るカウントレジスタと、映像メモリの表示進行方向のア
ドレス数を記憶するピッチレジスタと、アドレスの演算
方法を設定するフラグレジスタと、このフラグレジスタ
の設定に基づいて所定のアドレス演算と制御を行うアド
レス演算制御手段とを含んでいるので、従来不可能であ
った映像表示の上下左右反転の映像表示が容易に実現で
話、融通性が高く自由度の大きな表示制御機能が得られ
るという効果を有している。
装置は、表示アドレスを記憶する表示アドレスレジスタ
と、１単位文丁又は図形表示区間毎に内容がクリアされ
るカウントレジスタと、映像メモリの表示進行方向のア
ドレス数を記憶するピッチレジスタと、アドレスの演算
方法を設定するフラグレジスタと、このフラグレジスタ
の設定に基づいて所定のアドレス演算と制御を行うアド
レス演算制御手段とを含んでいるので、従来不可能であ
った映像表示の上下左右反転の映像表示が容易に実現で
話、融通性が高く自由度の大きな表示制御機能が得られ
るという効果を有している。
第１図は従来の映像表示システムの一例の要部を示すブ
ロック図、第２図は第１図のシステムの動作を説明する
ためのタイミング図、第３図は従来の映像表示システム
の他の一例の要部を示すブロック図、第４図はｆＡｃ３
図のシステムの動作を説明するためのタイミング図、第
５図は本発明の一実施例を示すブロック図、第６図は本
実施例の動作を説明する丸めのタイミング図、第７図（
ａｔ、 （ｂ）ないし第１０図（ａ）、 （ｂ）は、本
実施例におけるフラグレジスタの設定値による表示アド
レスの変化〔ｑ！ｒ図（ａ）〕と、その時の表示図形〔
各図（ｂ）〕を示した図である。 １・・・・・・映像メモリアドレス発生器、２・・・・
・・アドレスバス切俟器、３・・・・・・映像メモリ、
４・・・・・・データバス切換ドライバ、５・・・・・
・並列−直列変換器、６．７・・・・・・映像メモリア
ドレスバス、８・・・・・・ＣＰＵアドレスバス、９・
・・・・・ＣＰＵメモリ制御バス、１０・・・・・・映
像メモリデータバス、１１・・・・・・ＣＰＵデータバ
ス、１２・・・・・・画面終了信号、１３・・・・・・
表示消去信号、】４・・・・・・アドレス切佛信号、１
５．・。 ・・・データバス切換徊号、１６・・・・・・映像ＩＭ
列信号、１７・・・・・・ｌ）ＭＡコントローラ、１８
・・・・・・ＣＲＴ＝ｒントローラ、１９・・・・・・
ホールド承認徊号、２０・・・・・・ホールド要求信号
、２１・・・・・・ＤＭＡ承認信号、２２・・・・・・
ＤＭＡ要求信号、２３・・・・・・表示アドレスレジス
タ（ＤＡＤ）、２４・・・・・・カウントレジスタ（Ｃ
ＨＲ）、２５・・・・・・ピッチレジスタ（ＰＩＴＣＨ
）、２６・・・・・・フラグレジスタ（ＦＬＡＧ）、２
７・・・・・・演算器、２８・・・・・・バッファレジ
スタ（ＤＡＤ／）。 １７− ＋２図
ロック図、第２図は第１図のシステムの動作を説明する
ためのタイミング図、第３図は従来の映像表示システム
の他の一例の要部を示すブロック図、第４図はｆＡｃ３
図のシステムの動作を説明するためのタイミング図、第
５図は本発明の一実施例を示すブロック図、第６図は本
実施例の動作を説明する丸めのタイミング図、第７図（
ａｔ、 （ｂ）ないし第１０図（ａ）、 （ｂ）は、本
実施例におけるフラグレジスタの設定値による表示アド
レスの変化〔ｑ！ｒ図（ａ）〕と、その時の表示図形〔
各図（ｂ）〕を示した図である。 １・・・・・・映像メモリアドレス発生器、２・・・・
・・アドレスバス切俟器、３・・・・・・映像メモリ、
４・・・・・・データバス切換ドライバ、５・・・・・
・並列−直列変換器、６．７・・・・・・映像メモリア
ドレスバス、８・・・・・・ＣＰＵアドレスバス、９・
・・・・・ＣＰＵメモリ制御バス、１０・・・・・・映
像メモリデータバス、１１・・・・・・ＣＰＵデータバ
ス、１２・・・・・・画面終了信号、１３・・・・・・
表示消去信号、】４・・・・・・アドレス切佛信号、１
５．・。 ・・・データバス切換徊号、１６・・・・・・映像ＩＭ
列信号、１７・・・・・・ｌ）ＭＡコントローラ、１８
・・・・・・ＣＲＴ＝ｒントローラ、１９・・・・・・
ホールド承認徊号、２０・・・・・・ホールド要求信号
、２１・・・・・・ＤＭＡ承認信号、２２・・・・・・
ＤＭＡ要求信号、２３・・・・・・表示アドレスレジス
タ（ＤＡＤ）、２４・・・・・・カウントレジスタ（Ｃ
ＨＲ）、２５・・・・・・ピッチレジスタ（ＰＩＴＣＨ
）、２６・・・・・・フラグレジスタ（ＦＬＡＧ）、２
７・・・・・・演算器、２８・・・・・・バッファレジ
スタ（ＤＡＤ／）。 １７− ＋２図
Claims (1)
- 映像データを格納する映像メモリのアドレスを順次変化
させ、読出したデータを表示器に表示すする映像表示シ
ステムの映像アドレス制御装置において、表示アドレス
を記憶する表示アドレスレジスタと、１単位文字又は図
形表示区間毎に内容がクリアされるカウントレジスタと
、前記映像メモリの表示進行方向のアドレス数を記憶す
るピッチレジスタと、アドレスの演算方法を設定するフ
ラグレジスタと、該フラグレジスタの設定に基づいて所
定のアドレス演算と制御を行うアドレス演算制御手段と
を含むことを特徴とする映像アドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142916A JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58142916A JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6033590A true JPS6033590A (ja) | 1985-02-20 |
| JPH035755B2 JPH035755B2 (ja) | 1991-01-28 |
Family
ID=15326602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58142916A Granted JPS6033590A (ja) | 1983-08-04 | 1983-08-04 | 映像アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033590A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194388A (ja) * | 1987-10-06 | 1989-04-13 | Konami Co Ltd | モニタ画面表示の制御方法 |
| JPH02280982A (ja) * | 1989-04-19 | 1990-11-16 | Nippon Steel Corp | レールの自動溶接方法 |
-
1983
- 1983-08-04 JP JP58142916A patent/JPS6033590A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194388A (ja) * | 1987-10-06 | 1989-04-13 | Konami Co Ltd | モニタ画面表示の制御方法 |
| JPH02280982A (ja) * | 1989-04-19 | 1990-11-16 | Nippon Steel Corp | レールの自動溶接方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH035755B2 (ja) | 1991-01-28 |
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