JPH05289932A - グラフィックメモリの制御方法および制御装置 - Google Patents
グラフィックメモリの制御方法および制御装置Info
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- JPH05289932A JPH05289932A JP4118339A JP11833992A JPH05289932A JP H05289932 A JPH05289932 A JP H05289932A JP 4118339 A JP4118339 A JP 4118339A JP 11833992 A JP11833992 A JP 11833992A JP H05289932 A JPH05289932 A JP H05289932A
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- Japan
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- page mode
- memory
- graphic memory
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- address
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】ＤＭＡのような高価なハードウエアを使わない
で、グラフィックメモリを高速にアクセスし、消費電力
が増大しないようにする。 【構成】ＣＰＵ１からグラフィックメモリ２に対するＲ
ＯＷアドレスの連続するものがページモード継続判定回
路６のレジスタ８および９に格納され、比較回路１０で
一致検出される。一つのＲＯＷアドレスに対してＣＲＴ
モニタ３の４走査線が割り当てられる。ＲＯＷアドレス
が一致している間では、ページモードが継続される。こ
れが不一致となると、そのページモードが解除される。
ページモード解除回路７が設けられ、タイマー１２の設
定時間が経過すると、ページモードがＯＦＦされ、消費
電力の低減が図られる。
で、グラフィックメモリを高速にアクセスし、消費電力
が増大しないようにする。 【構成】ＣＰＵ１からグラフィックメモリ２に対するＲ
ＯＷアドレスの連続するものがページモード継続判定回
路６のレジスタ８および９に格納され、比較回路１０で
一致検出される。一つのＲＯＷアドレスに対してＣＲＴ
モニタ３の４走査線が割り当てられる。ＲＯＷアドレス
が一致している間では、ページモードが継続される。こ
れが不一致となると、そのページモードが解除される。
ページモード解除回路７が設けられ、タイマー１２の設
定時間が経過すると、ページモードがＯＦＦされ、消費
電力の低減が図られる。
Description
【０００１】
【産業上の利用分野】この発明は、グラフィックメモリ
をホストＣＰＵから高速にアクセスするためにメモリの
持つページモードを活用する制御方法である。
をホストＣＰＵから高速にアクセスするためにメモリの
持つページモードを活用する制御方法である。
【０００２】
【従来の技術】近年のワークステーシヨンのグラフィッ
クメモリシステムはより高速化の方向へ進んでいる。高
速なシステムにはメモリアクセスタイムの高速化、メモ
リアドレス発生の高速化が要求される。しかも、低価格
の商品が望まれている。高速であることと、低価格であ
ることは相反するものであり、簡単には実現できない。
メモリアドレス発生の高速化に関してはＤＭＡ、ＤＤＡ
回路などによりメモリアドレスをハードウエアで発生さ
せる方法が採用されている。しかしながら、コストの面
で不利になる。このため上位機種で採用する場合が多
い。
クメモリシステムはより高速化の方向へ進んでいる。高
速なシステムにはメモリアクセスタイムの高速化、メモ
リアドレス発生の高速化が要求される。しかも、低価格
の商品が望まれている。高速であることと、低価格であ
ることは相反するものであり、簡単には実現できない。
メモリアドレス発生の高速化に関してはＤＭＡ、ＤＤＡ
回路などによりメモリアドレスをハードウエアで発生さ
せる方法が採用されている。しかしながら、コストの面
で不利になる。このため上位機種で採用する場合が多
い。
【０００３】
【発明が解決しようとする課題】最近ホストＣＰＵの性
能が飛躍的に向上しておりメモリアドレス発生が高速に
なってきている。価格とのバランスの点から中、下位機
種ではＤＭＡ、ＤＤＡなどの機能が除かれる場合も多く
なりつつある。こうなると高速化させるためにはメモリ
アクセスタイムを短縮する方法しかない。グラフィック
メモリのアクセスは、連続的に生じ、かつ近傍のアドレ
スの場合が多い。
能が飛躍的に向上しておりメモリアドレス発生が高速に
なってきている。価格とのバランスの点から中、下位機
種ではＤＭＡ、ＤＤＡなどの機能が除かれる場合も多く
なりつつある。こうなると高速化させるためにはメモリ
アクセスタイムを短縮する方法しかない。グラフィック
メモリのアクセスは、連続的に生じ、かつ近傍のアドレ
スの場合が多い。
【０００４】従って、この発明の目的は、グラフィック
メモリのアクセスの特徴に注目して、低コストで高速化
を可能とし、消費電力の増大が抑えられたグラフィック
メモリの制御方法および制御装置を提供することにあ
る。
メモリのアクセスの特徴に注目して、低コストで高速化
を可能とし、消費電力の増大が抑えられたグラフィック
メモリの制御方法および制御装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】請求項１記載の発明は、
ＣＰＵからグラフィックメモリをアクセスするための制
御方法であって、最初に、ページモードのメモリサイク
ルへ入り、次のアクセスにおいて、前回と同じＲＯＷア
ドレスがアクセスされた場合は、ページモードでリード
／ライトを行ない、前回と異なるＲＯＷアドレスがアク
セスされた場合は、ページモードを解除して再度新しい
ＲＯＷアドレスでページモードへ入ることを特徴とする
グラフィックメモリの制御方法である。
ＣＰＵからグラフィックメモリをアクセスするための制
御方法であって、最初に、ページモードのメモリサイク
ルへ入り、次のアクセスにおいて、前回と同じＲＯＷア
ドレスがアクセスされた場合は、ページモードでリード
／ライトを行ない、前回と異なるＲＯＷアドレスがアク
セスされた場合は、ページモードを解除して再度新しい
ＲＯＷアドレスでページモードへ入ることを特徴とする
グラフィックメモリの制御方法である。
【０００６】請求項２記載の発明は、ＣＰＵからグラフ
ィックメモリをアクセスするための制御装置であって、
ＣＰＵからグラフィックメモリに与えられるＲＯＷアド
レスの連続するものの一致検出を行なうためのページモ
ード継続判定回路と、時間を計測するタイマー回路を含
むページモード解除回路と、ページモード継続判定回路
からのページモードＯＮ信号とページモード解除回路か
らのページモードＯＦＦ信号とが供給され、グラフィッ
クメモリに対するＲＡＳ、ＣＡＳおよびコントロール信
号を発生するメモリサイクル制御回路とからなるグラフ
ィックメモリの制御装置である。
ィックメモリをアクセスするための制御装置であって、
ＣＰＵからグラフィックメモリに与えられるＲＯＷアド
レスの連続するものの一致検出を行なうためのページモ
ード継続判定回路と、時間を計測するタイマー回路を含
むページモード解除回路と、ページモード継続判定回路
からのページモードＯＮ信号とページモード解除回路か
らのページモードＯＦＦ信号とが供給され、グラフィッ
クメモリに対するＲＡＳ、ＣＡＳおよびコントロール信
号を発生するメモリサイクル制御回路とからなるグラフ
ィックメモリの制御装置である。
【０００７】
【作用】ＣＲＴモニタの複数の連続する走査線に対し
て、同一のＲＯＷアドレスが設定されている。この複数
の走査線がアクセスされる時には、ＲＯＷアドレスを固
定しているので、グラフィックメモリがページモードで
動作する。ＲＯＷアドレスが変わると、次のページモー
ドに入る。ページモードを利用することで、高速のメモ
リアクセスを達成できる。
て、同一のＲＯＷアドレスが設定されている。この複数
の走査線がアクセスされる時には、ＲＯＷアドレスを固
定しているので、グラフィックメモリがページモードで
動作する。ＲＯＷアドレスが変わると、次のページモー
ドに入る。ページモードを利用することで、高速のメモ
リアクセスを達成できる。
【０００８】
【実施例】この発明では、メモリアクセスを高速化する
ために、ページモードを利用する。ページモードは、連
続した（同じＲＯＷアドレス）メモリアドレスをアクセ
スする場合に有効であり、通常のリード／ライト動作に
くらべ１５％〜３０％程度アクセス時間を短縮できる。
この発明が適用されたグラフィツクメモリシステムを図
１に示す。
ために、ページモードを利用する。ページモードは、連
続した（同じＲＯＷアドレス）メモリアドレスをアクセ
スする場合に有効であり、通常のリード／ライト動作に
くらべ１５％〜３０％程度アクセス時間を短縮できる。
この発明が適用されたグラフィツクメモリシステムを図
１に示す。
【０００９】図１において、１がホストＣＰＵ、２がグ
ラフィックメモリ、３がＣＲＴモニタである。ＣＰＵ１
とグラフィックメモリ２との間で、データの送信／受信
がなされるとともに、ＣＰＵ１からグラフィックメモリ
２に対してアドレスが供給される。グラフィックメモリ
１に対するＲＡＳ、ＣＡＳおよび制御信号がメモリサイ
クルコントローラ４から発生する。さらに、グラフィッ
クメモリ２から読み出されたデータとＣＲＴコントロー
ラ５からの同期信号がＣＲＴモニタ３に供給される。
ラフィックメモリ、３がＣＲＴモニタである。ＣＰＵ１
とグラフィックメモリ２との間で、データの送信／受信
がなされるとともに、ＣＰＵ１からグラフィックメモリ
２に対してアドレスが供給される。グラフィックメモリ
１に対するＲＡＳ、ＣＡＳおよび制御信号がメモリサイ
クルコントローラ４から発生する。さらに、グラフィッ
クメモリ２から読み出されたデータとＣＲＴコントロー
ラ５からの同期信号がＣＲＴモニタ３に供給される。
【００１０】グラフィックメモリ２の１ＲＯＷアドレス
をＣＲＴモニタ３のスクリーン上の複数の走査線（この
例では４走査線）に対応させるアドレッシングを採用す
ることによって、１回目のアクセスのＲＯＷアドレスと
２回目のアクセスのＲＯＷアドレスが同じであることの
確率を高める。こうして１回目のアクセスでページモー
ドに入り、２回目以降のアクセスが同じＲＯＷアドレス
であることを期待するのである。
をＣＲＴモニタ３のスクリーン上の複数の走査線（この
例では４走査線）に対応させるアドレッシングを採用す
ることによって、１回目のアクセスのＲＯＷアドレスと
２回目のアクセスのＲＯＷアドレスが同じであることの
確率を高める。こうして１回目のアクセスでページモー
ドに入り、２回目以降のアクセスが同じＲＯＷアドレス
であることを期待するのである。
【００１１】図１で拡大して示すスクリーンの例は、斜
線を描画した時に最初の４画素Ｐ１〜Ｐ４（第１アクセ
スから第４アクセス）が同じＲＯＷアドレスにあった場
合である。この斜線を１０画素ページモードで描画した
時と通常のライトモードで描画した時のアクセスタイム
の比較を図２に示す。図２Ａがページモードのライト動
作であり、図２Ｂが通常のモードのライト動作である。
ページモードでは、ＲＡＳが４画素を書き込む間で発生
せず、ＣＡＳのみが発生する。この図２から分かるよう
に、ページモードアクセスの方が約１７．５％速くな
る。
線を描画した時に最初の４画素Ｐ１〜Ｐ４（第１アクセ
スから第４アクセス）が同じＲＯＷアドレスにあった場
合である。この斜線を１０画素ページモードで描画した
時と通常のライトモードで描画した時のアクセスタイム
の比較を図２に示す。図２Ａがページモードのライト動
作であり、図２Ｂが通常のモードのライト動作である。
ページモードでは、ＲＡＳが４画素を書き込む間で発生
せず、ＣＡＳのみが発生する。この図２から分かるよう
に、ページモードアクセスの方が約１７．５％速くな
る。
【００１２】上述のアクセスを行なうために、図１にお
いてそれぞれ破線で囲んで示すページモード継続判定回
路６と、ページモード解除回路７とが設けられている。
ページモード継続判定回路６では、１回目のメモリＲＯ
Ｗアドレスを記憶するレジスタ（＃１）８と、次のメモ
リアクセスのＲＯＷアドレスを記憶するレジスタ（＃
２）９と、これらのＲＯＷアドレスを比較する比較回路
１０とが設けられている。比較回路１０によって、これ
らの連続するＲＯＷアドレスの一致が検出されると、ペ
ージモードＯＮ信号が発生する。これがメモリサイクル
コントローラ４に供給されることによって、ページモー
ドとなる。これらのＲＯＷアドレスが不一致の場合に
は、再度ＲＯＷアドレスをメモリ２に加え、新たなペー
ジモードに入る。
いてそれぞれ破線で囲んで示すページモード継続判定回
路６と、ページモード解除回路７とが設けられている。
ページモード継続判定回路６では、１回目のメモリＲＯ
Ｗアドレスを記憶するレジスタ（＃１）８と、次のメモ
リアクセスのＲＯＷアドレスを記憶するレジスタ（＃
２）９と、これらのＲＯＷアドレスを比較する比較回路
１０とが設けられている。比較回路１０によって、これ
らの連続するＲＯＷアドレスの一致が検出されると、ペ
ージモードＯＮ信号が発生する。これがメモリサイクル
コントローラ４に供給されることによって、ページモー
ドとなる。これらのＲＯＷアドレスが不一致の場合に
は、再度ＲＯＷアドレスをメモリ２に加え、新たなペー
ジモードに入る。
【００１３】ページモード解除回路７は、ページモード
コントローラ１１とタイマー１２とを含む。ページモー
ドコントローラ１１には、ページモードＯＮ信号とＣＲ
Ｔコントローラ５からの転送要求とタイマー１２の出力
信号とが供給され、ページモードＯＦＦ信号が生成され
る。ＣＲＴコントローラ５がＣＲＴモニタ３に対して同
期信号を供給する。かかるページモード解除回路７は、
次の２つの機能を有する。
コントローラ１１とタイマー１２とを含む。ページモー
ドコントローラ１１には、ページモードＯＮ信号とＣＲ
Ｔコントローラ５からの転送要求とタイマー１２の出力
信号とが供給され、ページモードＯＦＦ信号が生成され
る。ＣＲＴコントローラ５がＣＲＴモニタ３に対して同
期信号を供給する。かかるページモード解除回路７は、
次の２つの機能を有する。
【００１４】第１の機能は、グラフィックメモリシステ
ムの場合、メモリ２に対してＣＲＴモニタ３の水平同期
信号に準じて非同期にＣＲＴ表示のための転送サイクル
が起動される。この信号は、ＣＲＴコントローラ５によ
り発生する。このメモリサイクルでは、ページモードが
無意味なのでページモードを解除する。
ムの場合、メモリ２に対してＣＲＴモニタ３の水平同期
信号に準じて非同期にＣＲＴ表示のための転送サイクル
が起動される。この信号は、ＣＲＴコントローラ５によ
り発生する。このメモリサイクルでは、ページモードが
無意味なのでページモードを解除する。
【００１５】第２の機能は、１回のページモードの最大
時間を設定する。ページモードに入っている場合は、メ
モリ２の消費電流が多いので、ホストＣＰＵ１からのア
クセスが頻繁にこない場合ではこのページモード時間を
短くするか、あるいは最短にすることによりページモー
ドを使用しないこともできる。なお、この時間はソフト
ウエアにより任意に設定できる。
時間を設定する。ページモードに入っている場合は、メ
モリ２の消費電流が多いので、ホストＣＰＵ１からのア
クセスが頻繁にこない場合ではこのページモード時間を
短くするか、あるいは最短にすることによりページモー
ドを使用しないこともできる。なお、この時間はソフト
ウエアにより任意に設定できる。
【００１６】上述のこの発明について、より具体的な例
について説明する。ワークステーシヨンのモニター解像
度を（2048×2048）画素とした場合、これを構成するた
めに１２８Ｋ×８ビットタイプのＶＲＡＭを４個、グラ
フィックメモリ２として使用する。なお、ホストＣＰＵ
１とグラフィックメモリ２との間のデータバス幅は３２
ビツトとする。
について説明する。ワークステーシヨンのモニター解像
度を（2048×2048）画素とした場合、これを構成するた
めに１２８Ｋ×８ビットタイプのＶＲＡＭを４個、グラ
フィックメモリ２として使用する。なお、ホストＣＰＵ
１とグラフィックメモリ２との間のデータバス幅は３２
ビツトとする。
【００１７】図３は、ＶＲＡＭ１、２、３および４によ
り構成されたグラフィックメモリ２を示す。この図２に
示すように、Ｘ方向のアドレスを決定するのがＣＡＳア
ドレスで、Ｙ方向のアドレスを決定するのがＲＯＷアド
レスである。図３に例示のメモリの場合、５１２エント
リある。このようなメモリ構成を使用すると、一つのＲ
ＯＷアドレスにＸ方向の（８×２５６×４＝８１９２画
像）が割り当てられる。
り構成されたグラフィックメモリ２を示す。この図２に
示すように、Ｘ方向のアドレスを決定するのがＣＡＳア
ドレスで、Ｙ方向のアドレスを決定するのがＲＯＷアド
レスである。図３に例示のメモリの場合、５１２エント
リある。このようなメモリ構成を使用すると、一つのＲ
ＯＷアドレスにＸ方向の（８×２５６×４＝８１９２画
像）が割り当てられる。
【００１８】これはモニタ３の１水平ラインが2048画素
であるところから、１ＲＯＷアドレスは、8192/2048 、
すなわち４水平ラインを指定できる。この１ＲＯＷアド
レス内における４水平ラインに対する連続アクセスにつ
いては、すべてページモードが適用できる。
であるところから、１ＲＯＷアドレスは、8192/2048 、
すなわち４水平ラインを指定できる。この１ＲＯＷアド
レス内における４水平ラインに対する連続アクセスにつ
いては、すべてページモードが適用できる。
【００１９】グラフィックメモリシステムにおいてはそ
の性質上、近傍の画素を連続アクセスすることが多い。
例えば線を描画する、文字を１文字描画するなど近傍の
アクセスの確率はかなり高い。従って、連続の４ライ
ン、すなわち、同一ＲＯＷアドレスがアクセスされる確
率がかなり高い。
の性質上、近傍の画素を連続アクセスすることが多い。
例えば線を描画する、文字を１文字描画するなど近傍の
アクセスの確率はかなり高い。従って、連続の４ライ
ン、すなわち、同一ＲＯＷアドレスがアクセスされる確
率がかなり高い。
【００２０】次にホストＣＰＵ１がグラフィックメモリ
２に対して斜線（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の連続
した５画素分）を描画する場合を考える( 図１参照）。
ホストＣＰＵ１は、グラフィックメモリ２に対して以下
の一連の命令を実行する。
２に対して斜線（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５の連続
した５画素分）を描画する場合を考える( 図１参照）。
ホストＣＰＵ１は、グラフィックメモリ２に対して以下
の一連の命令を実行する。
【００２１】メモリアドレス＄１にＰ１を書き込む メモリアドレス＄２にＰ２を書き込む メモリアドレス＄３にＰ３を書き込む メモリアドレス＄４にＰ４を書き込む メモリアドレス＄５にＰ５を書き込む
【００２２】図４は、画素Ｐ１〜Ｐ４が同一ＲＯＷアド
レスに存在した場合のメモリサイクルを示す。図５、図
６および図７は、フローチャートである。図４に示すよ
うに、まず、メモリアドレス＄１にＰ１が書かれる。こ
のメモリアドレスはＲＯＷアドレス（９ビット) とCOLU
MNアドレス（８ビット) で構成されている。次に＄２の
アクセスがくる。＄１および＄２のＲＯＷアドレスがレ
ジスタ８および９に格納される。ａの時点で＄１と＄２
のメモリアドレスのＲＯＷアドレス部分の比較が行なわ
れる。図５に示すステップ３１、３２、３３がここまで
の制御と対応している。
レスに存在した場合のメモリサイクルを示す。図５、図
６および図７は、フローチャートである。図４に示すよ
うに、まず、メモリアドレス＄１にＰ１が書かれる。こ
のメモリアドレスはＲＯＷアドレス（９ビット) とCOLU
MNアドレス（８ビット) で構成されている。次に＄２の
アクセスがくる。＄１および＄２のＲＯＷアドレスがレ
ジスタ８および９に格納される。ａの時点で＄１と＄２
のメモリアドレスのＲＯＷアドレス部分の比較が行なわ
れる。図５に示すステップ３１、３２、３３がここまで
の制御と対応している。
【００２３】ここでは、同一ＲＯＷアドレスであるの
で、ページモードＯＮとなり、＄2 のCOLUMNアドレス
（これを＄２ｃと表記）のみがメモリ２に対して与えら
れる。ページモードＯＮのステップ３４は、図６に示す
ように、ページモードＯＮスタート５１、ＲＡＳタイマ
ー１２の設定（ステップ５２）、ＲＡＳ信号がアクテイ
ブに保持され（ステップ５３）からなる。画素Ｐ２、Ｐ
３、Ｐ４についても同様の処理がなされる。
で、ページモードＯＮとなり、＄2 のCOLUMNアドレス
（これを＄２ｃと表記）のみがメモリ２に対して与えら
れる。ページモードＯＮのステップ３４は、図６に示す
ように、ページモードＯＮスタート５１、ＲＡＳタイマ
ー１２の設定（ステップ５２）、ＲＡＳ信号がアクテイ
ブに保持され（ステップ５３）からなる。画素Ｐ２、Ｐ
３、Ｐ４についても同様の処理がなされる。
【００２４】Ｐ４の書き込みが終わると、Ｐ５のアクセ
スにいくが、このとき＄４と＄５のＲＯＷアドレスを比
較した場合不一致となるので、ページモードを解除す
る。図５のステップ３３から流れがステップ３６のペー
ジモードＯＦＦに移る。ページモードＯＦＦは、図７に
示すように、ページモードＯＦＦスタート６１、ＲＡＳ
タイマー解除（ステップ６２）、ＲＡＳ信号を非アクテ
イブにする（ステップ６３）からなる。
スにいくが、このとき＄４と＄５のＲＯＷアドレスを比
較した場合不一致となるので、ページモードを解除す
る。図５のステップ３３から流れがステップ３６のペー
ジモードＯＦＦに移る。ページモードＯＦＦは、図７に
示すように、ページモードＯＦＦスタート６１、ＲＡＳ
タイマー解除（ステップ６２）、ＲＡＳ信号を非アクテ
イブにする（ステップ６３）からなる。
【００２５】そして、非ページモードサイクルに入り、
新たにメモリアドレス＄５を与えＰ５を書き込む（ステ
ップ３７）。この後に、ページモードＯＮのステップ３
８に移り、再度ＲＡＳタイマーが設定される。アクセス
が終わるとＲＡＳ信号がタイマー設定値までアクテイブ
に保持され、そのあと解除される。さらに、レジスタ８
の内容がレジスタ９に移される（ステップ３９）。ここ
でＲＡＳ信号がアクテイブに保持されるのは、次のメモ
リアクセスが来るのを期待しているからである。
新たにメモリアドレス＄５を与えＰ５を書き込む（ステ
ップ３７）。この後に、ページモードＯＮのステップ３
８に移り、再度ＲＡＳタイマーが設定される。アクセス
が終わるとＲＡＳ信号がタイマー設定値までアクテイブ
に保持され、そのあと解除される。さらに、レジスタ８
の内容がレジスタ９に移される（ステップ３９）。ここ
でＲＡＳ信号がアクテイブに保持されるのは、次のメモ
リアクセスが来るのを期待しているからである。
【００２６】また、転送サイクル要求の有無がステップ
４０で調べられ、若し、そうであれば、ページモードＯ
ＦＦのステップ４１を経て転送サイクル４２に入る。そ
して、レジスタ８がクリアされる（ステップ４３）。
４０で調べられ、若し、そうであれば、ページモードＯ
ＦＦのステップ４１を経て転送サイクル４２に入る。そ
して、レジスタ８がクリアされる（ステップ４３）。
【００２７】以上の動作を図１において説明する。ま
ず、最初の＄１アドレスのＲＯＷアドレス部分は、レジ
スタ９に格納される。このときレジスタ８はクリアされ
ているので、両者が不一致となり通常のメモリライトサ
イクルが起動される。このときレジスタ９のＲＯＷアド
レスがレジスタ８へコピーされる。Ｐ１がメモリへ書き
込まれる。
ず、最初の＄１アドレスのＲＯＷアドレス部分は、レジ
スタ９に格納される。このときレジスタ８はクリアされ
ているので、両者が不一致となり通常のメモリライトサ
イクルが起動される。このときレジスタ９のＲＯＷアド
レスがレジスタ８へコピーされる。Ｐ１がメモリへ書き
込まれる。
【００２８】次に＄２のアドレスのＲＯＷアドレスがレ
ジスタ９に格納される。ここでレジスタ８および９の内
容の比較が行なわれ( 図４のａの時点）、両者が一致す
るのでページモードＯＮ信号がメモリサイクルコントロ
ーラ４へ入り、ＲＡＳ信号がアクテイブに保持され、Ｒ
ＡＳタイマーが設定される。Ｐ２、Ｐ３、Ｐ４までは同
様に処理される。
ジスタ９に格納される。ここでレジスタ８および９の内
容の比較が行なわれ( 図４のａの時点）、両者が一致す
るのでページモードＯＮ信号がメモリサイクルコントロ
ーラ４へ入り、ＲＡＳ信号がアクテイブに保持され、Ｒ
ＡＳタイマーが設定される。Ｐ２、Ｐ３、Ｐ４までは同
様に処理される。
【００２９】次に＄５アドレスのＲＯＷアドレス部分が
レジスタ９へ格納され、レジスタ８の内容と比較され
る。この時ＲＯＷアドレスが不一致となり、ページモー
ドＯＦＦ信号がメモリサイクルコントローラ４へはい
り、ＲＡＳ信号が非アクテイブになり、ＲＡＳタイマー
が再設定される。レジスタ９の内容がレジスタ８へコピ
ーされる。アクセスが終わるとＲＡＳ信号はタイマー設
定値までアクテイブに保持され、そのあと解除される。
レジスタ９へ格納され、レジスタ８の内容と比較され
る。この時ＲＯＷアドレスが不一致となり、ページモー
ドＯＦＦ信号がメモリサイクルコントローラ４へはい
り、ＲＡＳ信号が非アクテイブになり、ＲＡＳタイマー
が再設定される。レジスタ９の内容がレジスタ８へコピ
ーされる。アクセスが終わるとＲＡＳ信号はタイマー設
定値までアクテイブに保持され、そのあと解除される。
【００３０】
【発明の効果】この発明は、ＤＭＡなどの機能が無いグ
ラフィックメモリシステムにおいてページモード継続判
定回路、ページモード解除回路を設けることにより低コ
ストでメモリアクセスを高速化する事ができる。ＤＭＡ
などの機能を有するグラフィックメモリシテムよりは遅
いが低コストで実現でき、ワークステーシヨンのグラフ
ィック市場においてコストパーフォーマンスの高い製品
が提供できる。また、アーキテクチャが簡単なためホス
トＣＰＵの種類に大きく依存することなくハードウエア
設計が行なえる。ソフトウエアからは単純なメモリシス
テムとしてとらえることができソフトウエアの移植性が
良い。さらに、タイマーによって、ページモードで生じ
る消費電力の増大の問題を抑えることができる。
ラフィックメモリシステムにおいてページモード継続判
定回路、ページモード解除回路を設けることにより低コ
ストでメモリアクセスを高速化する事ができる。ＤＭＡ
などの機能を有するグラフィックメモリシテムよりは遅
いが低コストで実現でき、ワークステーシヨンのグラフ
ィック市場においてコストパーフォーマンスの高い製品
が提供できる。また、アーキテクチャが簡単なためホス
トＣＰＵの種類に大きく依存することなくハードウエア
設計が行なえる。ソフトウエアからは単純なメモリシス
テムとしてとらえることができソフトウエアの移植性が
良い。さらに、タイマーによって、ページモードで生じ
る消費電力の増大の問題を抑えることができる。
【図１】この発明の一実施例の全体的なブロック図であ
る。
る。
【図２】ページモードのアクセスと非ページモードのア
クセスをそれぞれ示すタイミングチャートである。
クセスをそれぞれ示すタイミングチャートである。
【図３】グラフィックメモリの一例のブロック図であ
る。
る。
【図４】この発明の動作の一例を示すタイミングチャー
トである。
トである。
【図５】この発明の一実施例の動作説明のためのフロー
チャートである。
チャートである。
【図６】この発明の一実施例の動作説明のためのフロー
チャートである。
チャートである。
【図７】この発明の一実施例の動作説明のためのフロー
チャートである。
チャートである。
１ ホストＣＰＵ ２ グラフィックメモリ ３ ＣＲＴモニタ ４ メモリサイクルコントローラ ６ ページモード継続判定回路 ７ ページモード解除回路
Claims (2)
- 【請求項１】 ＣＰＵからグラフィックメモリをアクセ
スするための制御方法であって、 最初に、ページモードのメモリサイクルへ入り、 次のアクセスにおいて、前回と同じＲＯＷアドレスがア
クセスされた場合は、上記ページモードでリード／ライ
トを行ない、 前回と異なるＲＯＷアドレスがアクセスされた場合は、
上記ページモードを解除して再度新しいＲＯＷアドレス
でページモードへ入ることを特徴とするグラフィックメ
モリの制御方法。 - 【請求項２】 ＣＰＵからグラフィックメモリをアクセ
スするための制御装置であって、 上記ＣＰＵから上記グラフィックメモリに与えられるＲ
ＯＷアドレスの連続するものの一致検出を行なうための
ページモード継続判定手段と、 時間を計測するタイマー回路を含むページモード解除手
段と、 上記ページモード継続判定手段からのページモードＯＮ
信号と上記ページモード解除手段からのページモードＯ
ＦＦ信号とが供給され、上記グラフィックメモリに対す
るＲＡＳ、ＣＡＳおよびコントロール信号を発生するメ
モリサイクル制御手段とからなるグラフィックメモリの
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118339A JPH05289932A (ja) | 1992-04-10 | 1992-04-10 | グラフィックメモリの制御方法および制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118339A JPH05289932A (ja) | 1992-04-10 | 1992-04-10 | グラフィックメモリの制御方法および制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05289932A true JPH05289932A (ja) | 1993-11-05 |
Family
ID=14734233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118339A Pending JPH05289932A (ja) | 1992-04-10 | 1992-04-10 | グラフィックメモリの制御方法および制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05289932A (ja) |
-
1992
- 1992-04-10 JP JP4118339A patent/JPH05289932A/ja active Pending
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