JPH05291574A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05291574A JPH05291574A JP4090728A JP9072892A JPH05291574A JP H05291574 A JPH05291574 A JP H05291574A JP 4090728 A JP4090728 A JP 4090728A JP 9072892 A JP9072892 A JP 9072892A JP H05291574 A JPH05291574 A JP H05291574A
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Abstract
(57)【要約】
【目的】 本発明はＳＯＩ構造の半導体装置に関し、Ｍ
ＯＳトランジスタのバックゲートの依存性の軽減を目的
とする。 【構成】 Ｎ型の素子基板１３と異なる極性のＰチャネ
ルＭＯＳトランジスタＱ P を、素子基板１３の表面から
酸化膜１２に到達する深さのＰウェル１４で囲む。
ＯＳトランジスタのバックゲートの依存性の軽減を目的
とする。 【構成】 Ｎ型の素子基板１３と異なる極性のＰチャネ
ルＭＯＳトランジスタＱ P を、素子基板１３の表面から
酸化膜１２に到達する深さのＰウェル１４で囲む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
ＳＯＩ（シリコン・オン・インシュレータ）構造の半導
体装置に関する。
ＳＯＩ（シリコン・オン・インシュレータ）構造の半導
体装置に関する。
【０００２】ＭＯＳトランジスタはしきい値電圧Ｖthが
そのＭＯＳトランジスタのソース電位とバックゲート電
位に依存するから、そのバックゲートの依存性を軽減す
ることが必要とされる。
そのＭＯＳトランジスタのソース電位とバックゲート電
位に依存するから、そのバックゲートの依存性を軽減す
ることが必要とされる。
【０００３】
【従来の技術】図８は従来の半導体装置の一例の構造断
面図を示す。同図中、シリコン（Ｓｉ）製のＮ型基板５
１上にはＰ型ウェル５２が形成された後、Ｐ型ウェル５
２内にＮ型拡散領域５３，５４とＰ型拡散領域５５とが
夫々形成されると共に、Ｎ型基板５１表面にＰ型拡散領
域５７及び５８と、Ｎ型拡散領域５９とが形成される。
更に、拡散領域５３と５４の間の領域上方に酸化膜（図
示せず）を介してポリシリコンよりなるゲート電極５６
が形成されている。また、拡散領域５７と５８の間の領
域上方には酸化膜（図示せず）を介してポリシリコンよ
りなるゲート電極６０が形成されている。
面図を示す。同図中、シリコン（Ｓｉ）製のＮ型基板５
１上にはＰ型ウェル５２が形成された後、Ｐ型ウェル５
２内にＮ型拡散領域５３，５４とＰ型拡散領域５５とが
夫々形成されると共に、Ｎ型基板５１表面にＰ型拡散領
域５７及び５８と、Ｎ型拡散領域５９とが形成される。
更に、拡散領域５３と５４の間の領域上方に酸化膜（図
示せず）を介してポリシリコンよりなるゲート電極５６
が形成されている。また、拡散領域５７と５８の間の領
域上方には酸化膜（図示せず）を介してポリシリコンよ
りなるゲート電極６０が形成されている。
【０００４】これにより、拡散領域５３及び５４を夫々
ソース領域及びドレイン領域とし、拡散領域５５をバッ
クゲート領域とするＮチャネルＭＯＳトランジスタ６１
が形成され、また拡散領域５７及び５８を夫々ソース領
域及びドレイン領域とし、拡散領域５９をバックゲート
領域とするＰチャネルＭＯＳトランジスタ６２が形成さ
れる。
ソース領域及びドレイン領域とし、拡散領域５５をバッ
クゲート領域とするＮチャネルＭＯＳトランジスタ６１
が形成され、また拡散領域５７及び５８を夫々ソース領
域及びドレイン領域とし、拡散領域５９をバックゲート
領域とするＰチャネルＭＯＳトランジスタ６２が形成さ
れる。
【０００５】図９は従来の半導体装置の他の例の構造断
面図、図１０は平面図を示す。この半導体装置はＳＯＩ
構造のＭＯＳトランジスタを有するアナログ・ディジタ
ル混載ＩＣで、Ｓｉ製の支持基板７０上に酸化膜（Ｓｉ
Ｏ2 膜）７１を介してＳｉ製のＮ型素子基板７２が形成
され、この素子基板７２に、ＰチャネルＭＯＳトランジ
スタＰ1 ，ＮチャネルＭＯＳトランジスタＮ1 ，Ｐチャ
ネルＭＯＳトランジスタＰ2 ，ＮチャネルＭＯＳトラン
ジスタＮ2 が形成されている。
面図、図１０は平面図を示す。この半導体装置はＳＯＩ
構造のＭＯＳトランジスタを有するアナログ・ディジタ
ル混載ＩＣで、Ｓｉ製の支持基板７０上に酸化膜（Ｓｉ
Ｏ2 膜）７１を介してＳｉ製のＮ型素子基板７２が形成
され、この素子基板７２に、ＰチャネルＭＯＳトランジ
スタＰ1 ，ＮチャネルＭＯＳトランジスタＮ1 ，Ｐチャ
ネルＭＯＳトランジスタＰ2 ，ＮチャネルＭＯＳトラン
ジスタＮ2 が形成されている。
【０００６】上記のトランジスタＮ1 及びＰ1 等はアナ
ログ部７３を構成し、トランジスタＮ2 及びＰ2 等はデ
ィジタル部７４を構成している。ここで、ディジタル部
７４からアナログ部７３への干渉ノイズがＩＣの性能を
劣化させる原因となるため、従来装置ではＰウェル７５
を図９に示す如く酸化膜７１に達するように深く、か
つ、図１０に示す如くアナログ部７３とディジタル部７
４とを夫々囲むように形成することにより、アナログ部
７３とディジタル部７４とを電気的に分離している。
ログ部７３を構成し、トランジスタＮ2 及びＰ2 等はデ
ィジタル部７４を構成している。ここで、ディジタル部
７４からアナログ部７３への干渉ノイズがＩＣの性能を
劣化させる原因となるため、従来装置ではＰウェル７５
を図９に示す如く酸化膜７１に達するように深く、か
つ、図１０に示す如くアナログ部７３とディジタル部７
４とを夫々囲むように形成することにより、アナログ部
７３とディジタル部７４とを電気的に分離している。
【０００７】ところで、前記したＭＯＳトランジスタ６
２やアナログ部７３内のＭＯＳトランジスタＰ1 等のＰ
チャネルＭＯＳトランジスタは例えば図１１に示す差動
回路その他種々の回路に用いられ得る。図１１におい
て、ＰチャネルＭＯＳトランジスタＱ1 のドレインはＰ
チャネルＭＯＳトランジスタＱ2 及びＱ3 の各ソースに
夫々接続されている。
２やアナログ部７３内のＭＯＳトランジスタＰ1 等のＰ
チャネルＭＯＳトランジスタは例えば図１１に示す差動
回路その他種々の回路に用いられ得る。図１１におい
て、ＰチャネルＭＯＳトランジスタＱ1 のドレインはＰ
チャネルＭＯＳトランジスタＱ2 及びＱ3 の各ソースに
夫々接続されている。
【０００８】ＰチャネルＭＯＳトランジスタＱ4 及びＱ
5 は夫々ゲートが共通にトランジスタＱ2 のドレインに
接続され、夫々ソースが共通に低電位側電源ＶSSに接続
され、またＱ4 のドレインはＱ2 のドレインに、Ｑ5 の
ドレインは出力端子６８とトランジスタＱ3 のドレイン
に夫々接続され、カレントミラー回路を構成している。
5 は夫々ゲートが共通にトランジスタＱ2 のドレインに
接続され、夫々ソースが共通に低電位側電源ＶSSに接続
され、またＱ4 のドレインはＱ2 のドレインに、Ｑ5 の
ドレインは出力端子６８とトランジスタＱ3 のドレイン
に夫々接続され、カレントミラー回路を構成している。
【０００９】更に、トランジスタＱ1 ，Ｑ2 及びＱ3 の
各バックゲートは高電位側電源ＶDDに接続され、トラン
ジスタＱ4 及びＱ5 の各バックゲートは自トランジスタ
のソースに接続されている。上記のトランジスタＱ1 〜
Ｑ3 として前記ＰチャネルＭＯＳトランジスタ６２やア
ナログ部７３内のＰチャネルＭＯＳトランジスタＰ1等
が用いられる。また、トランジスタＱ4 ，Ｑ5 として前
記ＮチャネルＭＯＳトランジスタ６１やアナログ部７３
内のＮチャネルＭＯＳトランジスタＮ1 等が用いられ
る。
各バックゲートは高電位側電源ＶDDに接続され、トラン
ジスタＱ4 及びＱ5 の各バックゲートは自トランジスタ
のソースに接続されている。上記のトランジスタＱ1 〜
Ｑ3 として前記ＰチャネルＭＯＳトランジスタ６２やア
ナログ部７３内のＰチャネルＭＯＳトランジスタＰ1等
が用いられる。また、トランジスタＱ4 ，Ｑ5 として前
記ＮチャネルＭＯＳトランジスタ６１やアナログ部７３
内のＮチャネルＭＯＳトランジスタＮ1 等が用いられ
る。
【００１０】この差動回路では端子８２より定電圧ＶB
がトランジスタＱ1 のゲートに印加されてトランジスタ
Ｑ1 が定電流源として動作し、端子８１の入力電圧がト
ランジスタＱ2 のゲートに供給される一方、端子８３を
介してトランジスタＱ3 のゲートには一定電圧が印加さ
れることにより、端子８４より差動増幅電圧が取り出さ
れる。
がトランジスタＱ1 のゲートに印加されてトランジスタ
Ｑ1 が定電流源として動作し、端子８１の入力電圧がト
ランジスタＱ2 のゲートに供給される一方、端子８３を
介してトランジスタＱ3 のゲートには一定電圧が印加さ
れることにより、端子８４より差動増幅電圧が取り出さ
れる。
【００１１】例えば、入力電圧が上昇すると、トランジ
スタＱ2 のドレイン電流が減少し、これに伴ってカレン
トミラー回路を構成するトランジスタＱ4 及びＱ5 の各
ドレイン電流も減少するため、端子８４の出力電圧が下
降する。
スタＱ2 のドレイン電流が減少し、これに伴ってカレン
トミラー回路を構成するトランジスタＱ4 及びＱ5 の各
ドレイン電流も減少するため、端子８４の出力電圧が下
降する。
【００１２】このような差動回路のトランジスタＱ2 及
びＱ3 は図１２にＱで示す如く、ゲートが入力端子８６
（図１１の８１，８３）に接続され、ソースが所定の回
路８７（図１１のＱ1 ）を介して高電位側電源ＶDDに接
続され、更にバックゲートが高電位側電源ＶDDに接続さ
れ、更にドレインが実質的に低電位側電源ＶSSに接続さ
れた構成である。
びＱ3 は図１２にＱで示す如く、ゲートが入力端子８６
（図１１の８１，８３）に接続され、ソースが所定の回
路８７（図１１のＱ1 ）を介して高電位側電源ＶDDに接
続され、更にバックゲートが高電位側電源ＶDDに接続さ
れ、更にドレインが実質的に低電位側電源ＶSSに接続さ
れた構成である。
【００１３】
【発明が解決しようとする課題】しかるに、上記のＭＯ
ＳトランジスタＱのゲート入力電圧を一定とした場合、
ＭＯＳトランジスタＱのスレッショルド電圧Ｖthがソー
ス電位Ｖ1 とバックゲート電位Ｖ2 とに依存するため、
従来はソース側回路８７（定電流源を構成するＭＯＳト
ランジスタＱ1 ）の影響等でソース電位Ｖ1 が振れた場
合、バックゲートが安定な高電位側電源ＶDDに接続され
ているために変動が小さく、トランジスタＱのスレッシ
ョルド電圧Ｖthがバラツキを起こし安定しない。このた
め、従来はソース電位Ｖ1 とバックゲート電位Ｖ2 との
相対的な変動により所定の特性を得られないことがあ
る。
ＳトランジスタＱのゲート入力電圧を一定とした場合、
ＭＯＳトランジスタＱのスレッショルド電圧Ｖthがソー
ス電位Ｖ1 とバックゲート電位Ｖ2 とに依存するため、
従来はソース側回路８７（定電流源を構成するＭＯＳト
ランジスタＱ1 ）の影響等でソース電位Ｖ1 が振れた場
合、バックゲートが安定な高電位側電源ＶDDに接続され
ているために変動が小さく、トランジスタＱのスレッシ
ョルド電圧Ｖthがバラツキを起こし安定しない。このた
め、従来はソース電位Ｖ1 とバックゲート電位Ｖ2 との
相対的な変動により所定の特性を得られないことがあ
る。
【００１４】本発明は上記の点に鑑みなされたもので、
素子基板と異なる極性のトランジスタをウェルで囲むこ
とにより、上記の課題を解決した半導体装置を提供する
ことを目的とする。
素子基板と異なる極性のトランジスタをウェルで囲むこ
とにより、上記の課題を解決した半導体装置を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
支持基板上に絶縁膜を介して形成された素子基板に、複
数のＭＯＳトランジスタが形成された半導体装置におい
て、前記ＭＯＳトランジスタのうち前記素子基板と異な
る極性のチャネルのＭＯＳトランジスタを、素子基板の
表面から絶縁膜に到達するウェルで囲んだ構造としたも
のである。また、上記のウェルで囲まれたＭＯＳトラン
ジスタはソースとバックゲートが接続された構成であ
る。
支持基板上に絶縁膜を介して形成された素子基板に、複
数のＭＯＳトランジスタが形成された半導体装置におい
て、前記ＭＯＳトランジスタのうち前記素子基板と異な
る極性のチャネルのＭＯＳトランジスタを、素子基板の
表面から絶縁膜に到達するウェルで囲んだ構造としたも
のである。また、上記のウェルで囲まれたＭＯＳトラン
ジスタはソースとバックゲートが接続された構成であ
る。
【００１６】
【作用】本発明では、複数のＭＯＳトランジスタのう
ち、支持基板と異なる極性のチャネルのＭＯＳトランジ
スタを、他のＭＯＳトランジスタと電気的に分離するこ
とができる。また、上記のウェルで囲まれたＭＯＳトラ
ンジスタはソースとバックゲートが接続されているた
め、ソース電位とバックゲート電位とを夫々同電位にす
ることができる。
ち、支持基板と異なる極性のチャネルのＭＯＳトランジ
スタを、他のＭＯＳトランジスタと電気的に分離するこ
とができる。また、上記のウェルで囲まれたＭＯＳトラ
ンジスタはソースとバックゲートが接続されているた
め、ソース電位とバックゲート電位とを夫々同電位にす
ることができる。
【００１７】
【実施例】図１は本発明の第１実施例の構造断面図、図
２は本発明の第１実施例の平面図で、両図中、同一構成
部分には同一符号を付してある。図１の構造断面図は図
２のＩ−Ｉ’線に沿う断面図である。本実施例はＳＯＩ
プロセスを使用するＭＯＳ集積回路の例であって、基板
にはＳＯＩプロセスによる基板が使用される。
２は本発明の第１実施例の平面図で、両図中、同一構成
部分には同一符号を付してある。図１の構造断面図は図
２のＩ−Ｉ’線に沿う断面図である。本実施例はＳＯＩ
プロセスを使用するＭＯＳ集積回路の例であって、基板
にはＳＯＩプロセスによる基板が使用される。
【００１８】すなわち、まず図３（Ａ）に示すＳｉ製の
Ｎ型素子基板１３を厚さ３μm 程度に両面鏡面研磨した
後、同図（Ｂ）に示す如く素子基板１３の一方の面に対
して熱酸化により、絶縁膜として酸化膜（ＳｉＯ2 膜）
１２を例えば１μm 程度の厚さで形成する。そして、予
め用意しておいた例えば厚さ600 μm 以上のＳｉ製の支
持基板１１の表面と上記酸化膜１２の表面とを熱による
溶着又は接着剤による接着によって、図３（Ｃ）に示す
如く支持基板１１を酸化膜１２を介して素子基板１３に
固着する。
Ｎ型素子基板１３を厚さ３μm 程度に両面鏡面研磨した
後、同図（Ｂ）に示す如く素子基板１３の一方の面に対
して熱酸化により、絶縁膜として酸化膜（ＳｉＯ2 膜）
１２を例えば１μm 程度の厚さで形成する。そして、予
め用意しておいた例えば厚さ600 μm 以上のＳｉ製の支
持基板１１の表面と上記酸化膜１２の表面とを熱による
溶着又は接着剤による接着によって、図３（Ｃ）に示す
如く支持基板１１を酸化膜１２を介して素子基板１３に
固着する。
【００１９】このようにして、形成された基板を上下反
転して素子基板１３上に以下説明する各素子が形成され
る。図１及び図２において、Ｎ型の素子基板１３上に所
定形状のマスクを介して例えばＢ（ほう素）のイオン注
入を高濃度で行なった後熱拡散により図１に示す如く酸
化膜１２に達する深さのＰウェル１４を形成する。この
Ｐウェル１４は図２に示すようにＰチャネルＭＯＳトラ
ンジスタの領域を囲むように形成される。
転して素子基板１３上に以下説明する各素子が形成され
る。図１及び図２において、Ｎ型の素子基板１３上に所
定形状のマスクを介して例えばＢ（ほう素）のイオン注
入を高濃度で行なった後熱拡散により図１に示す如く酸
化膜１２に達する深さのＰウェル１４を形成する。この
Ｐウェル１４は図２に示すようにＰチャネルＭＯＳトラ
ンジスタの領域を囲むように形成される。
【００２０】また、同様に別のマスクを介してＢイオン
注入を上記よりも低濃度で行なった後熱拡散して図１に
示す如く、ＮチャネルＭＯＳトランジスタ領域に酸化膜
１２には達しない深さで、素子基板１３内にＰウェル１
５を形成する。
注入を上記よりも低濃度で行なった後熱拡散して図１に
示す如く、ＮチャネルＭＯＳトランジスタ領域に酸化膜
１２には達しない深さで、素子基板１３内にＰウェル１
５を形成する。
【００２１】そして公知の手段で表面全面に酸化膜を形
成した後、その上に多結晶Ｓｉ膜を形成し、フォトエッ
チングにより所定位置のゲート電極１６及び１７を除い
て多結晶Ｓｉ膜及び酸化膜を除去する。
成した後、その上に多結晶Ｓｉ膜を形成し、フォトエッ
チングにより所定位置のゲート電極１６及び１７を除い
て多結晶Ｓｉ膜及び酸化膜を除去する。
【００２２】その後、ホトレジストで被覆されていない
ゲート電極１６の周囲のＰウェル１５内とＰウェル１４
内の素子基板１３上の所定位置とにＰやＡS 等のＮ型不
純物をイオン注入してＮ+ 拡散領域１８，１９及び２０
を夫々形成し、また同様にしてＮ+ 拡散領域１９に隣接
し、かつ、Ｐウェル１５内の位置と、Ｐウェル１４表面
と、Ｐウェル１４により囲まれたゲート電極１７の周囲
とに夫々Ｂをイオン注入してＰ+ 拡散領域２１，２２，
２３及び２４を形成する。
ゲート電極１６の周囲のＰウェル１５内とＰウェル１４
内の素子基板１３上の所定位置とにＰやＡS 等のＮ型不
純物をイオン注入してＮ+ 拡散領域１８，１９及び２０
を夫々形成し、また同様にしてＮ+ 拡散領域１９に隣接
し、かつ、Ｐウェル１５内の位置と、Ｐウェル１４表面
と、Ｐウェル１４により囲まれたゲート電極１７の周囲
とに夫々Ｂをイオン注入してＰ+ 拡散領域２１，２２，
２３及び２４を形成する。
【００２３】これにより、Ｎ+ 拡散領域１８及び１９を
夫々ドレイン及びソースとし、ゲート電極１６をゲート
とし、Ｐ+ 拡散領域２１をバックゲートとするＮチャネ
ルＭＯＳトランジスタＱN と、Ｐ+ 拡散領域２３及び２
４を夫々ソース及びドレインとし、ゲート電極１７をゲ
ートとし、Ｎ+ 拡散領域２０をバックゲートとするＰチ
ャネルＭＯＳトランジスタＱP とが形成される。
夫々ドレイン及びソースとし、ゲート電極１６をゲート
とし、Ｐ+ 拡散領域２１をバックゲートとするＮチャネ
ルＭＯＳトランジスタＱN と、Ｐ+ 拡散領域２３及び２
４を夫々ソース及びドレインとし、ゲート電極１７をゲ
ートとし、Ｎ+ 拡散領域２０をバックゲートとするＰチ
ャネルＭＯＳトランジスタＱP とが形成される。
【００２４】上記の各領域に公知の手段で電極形成をす
る。ここで、ＰチャネルＭＯＳトランジスタＱP のソー
スとバックゲートとなるＰ+ 拡散領域２３とＮ+ 拡散領
域２４とは図１に示すように電気的に接続される。ま
た、Ｐ+ 拡散領域２２は例えばグランドレベルに固定さ
れる。
る。ここで、ＰチャネルＭＯＳトランジスタＱP のソー
スとバックゲートとなるＰ+ 拡散領域２３とＮ+ 拡散領
域２４とは図１に示すように電気的に接続される。ま
た、Ｐ+ 拡散領域２２は例えばグランドレベルに固定さ
れる。
【００２５】このように、本実施例ではＮ型の素子基板
１３と異なる極性のＰチャネルＭＯＳトランジスタＱP
を素子基板１３の表面から酸化膜１２に到達する深さの
Ｐウェル１４で囲むようにしたため、ＰチャネルＭＯＳ
トランジスタＱP とＮチャネルＭＯＳトランジスタＱN
とを電気的に完全に分離することができ、また、Ｐチャ
ネルＭＯＳトランジスタＱP のソースとバックゲートと
を電気的に接続しているため、常にソース電位とバック
ゲート電位とを同電位にすることができる。なお、素子
基板１３上にはトランジスタＱP 及びＱN は夫々多数形
成されるのが通常であるが、この場合にはトランジスタ
ＱP を個々にＰウェル２２で囲む。
１３と異なる極性のＰチャネルＭＯＳトランジスタＱP
を素子基板１３の表面から酸化膜１２に到達する深さの
Ｐウェル１４で囲むようにしたため、ＰチャネルＭＯＳ
トランジスタＱP とＮチャネルＭＯＳトランジスタＱN
とを電気的に完全に分離することができ、また、Ｐチャ
ネルＭＯＳトランジスタＱP のソースとバックゲートと
を電気的に接続しているため、常にソース電位とバック
ゲート電位とを同電位にすることができる。なお、素子
基板１３上にはトランジスタＱP 及びＱN は夫々多数形
成されるのが通常であるが、この場合にはトランジスタ
ＱP を個々にＰウェル２２で囲む。
【００２６】なお、本実施例のＭＯＳトランジスタＱP
及びＱN は、例えば前記した図１０のアナログ・ディジ
タル混載ＩＣのアナログ部７３内に形成されてもよい。
この場合も、アナログ部７３とディジタル部７４とは図
１０に示すように分離用ウェル７５が酸化膜１２に到達
する深さで形成される。
及びＱN は、例えば前記した図１０のアナログ・ディジ
タル混載ＩＣのアナログ部７３内に形成されてもよい。
この場合も、アナログ部７３とディジタル部７４とは図
１０に示すように分離用ウェル７５が酸化膜１２に到達
する深さで形成される。
【００２７】従って、本実施例によれば、前記した差動
回路を構成する場合は図４に示す如き回路構成とするこ
とができる。同図中、図１１と同一構成部分には同一符
号を付し、その説明を省略する。図４において、Ｐチャ
ネルＭＯＳトランジスタＱ6及びＱ7 は夫々前記ＭＯＳ
トランジスタＱP によって構成され、他のトランジスタ
Ｑ1 ，Ｑ4 ，Ｑ6 と電気的に分離独立しているから、Ｑ
6 及びＱ7 のバックゲートは自トランジスタのソースに
直接に接続されると共にＭＯＳトランジスタＱ 1 のドレ
インに接続されたものとなる。
回路を構成する場合は図４に示す如き回路構成とするこ
とができる。同図中、図１１と同一構成部分には同一符
号を付し、その説明を省略する。図４において、Ｐチャ
ネルＭＯＳトランジスタＱ6及びＱ7 は夫々前記ＭＯＳ
トランジスタＱP によって構成され、他のトランジスタ
Ｑ1 ，Ｑ4 ，Ｑ6 と電気的に分離独立しているから、Ｑ
6 及びＱ7 のバックゲートは自トランジスタのソースに
直接に接続されると共にＭＯＳトランジスタＱ 1 のドレ
インに接続されたものとなる。
【００２８】すなわち、トランジスタＱ6 及びＱ7 は夫
々図５のＰチャネルＭＯＳトランジスタＱ10で示す如
く、そのソースとバックゲートとが直接に接続され、そ
れらの接続点と高電位側電源電圧ＶDDとの間は所定の回
路８７（図４ではＱ1 ）が接続されることと等価とな
る。
々図５のＰチャネルＭＯＳトランジスタＱ10で示す如
く、そのソースとバックゲートとが直接に接続され、そ
れらの接続点と高電位側電源電圧ＶDDとの間は所定の回
路８７（図４ではＱ1 ）が接続されることと等価とな
る。
【００２９】従って、トランジスタＱ10のソース電位Ｖ
3 とバックゲート電位Ｖ4 とは同電位であり、ゲート電
圧を一定としたときに、所定の回路８７よりの影響等で
ソース電位Ｖ3 が振れた場合でも、それに伴ってバック
ゲート電位Ｖ4 も同方向に振れるので、トランジスタＱ
10のスレッショルド電圧Ｖthの変化を抑制することがで
きる。これにより、本実施例によれば、バックゲート依
存性を軽減し得て安定したトランジスタ特性を実現する
ことができる。
3 とバックゲート電位Ｖ4 とは同電位であり、ゲート電
圧を一定としたときに、所定の回路８７よりの影響等で
ソース電位Ｖ3 が振れた場合でも、それに伴ってバック
ゲート電位Ｖ4 も同方向に振れるので、トランジスタＱ
10のスレッショルド電圧Ｖthの変化を抑制することがで
きる。これにより、本実施例によれば、バックゲート依
存性を軽減し得て安定したトランジスタ特性を実現する
ことができる。
【００３０】次に本発明の第２実施例について図６
（Ａ）の平面図及び同図（Ｂ）の断面図と共に説明す
る。図６（Ｂ）は図６（Ａ）のＢ−Ｂ’線に沿う断面図
で、図９及び図１０と同一構成部分には同一符号を付
し、その説明を省略する。図９及び図１０に示した従来
の半導体装置では、Ｐウェル７５とスクライブ領域との
間に素子が存在しない不使用領域（図１０の７６）があ
る。
（Ａ）の平面図及び同図（Ｂ）の断面図と共に説明す
る。図６（Ｂ）は図６（Ａ）のＢ−Ｂ’線に沿う断面図
で、図９及び図１０と同一構成部分には同一符号を付
し、その説明を省略する。図９及び図１０に示した従来
の半導体装置では、Ｐウェル７５とスクライブ領域との
間に素子が存在しない不使用領域（図１０の７６）があ
る。
【００３１】本実施例は、図６（Ａ），（Ｂ）に３１で
示す如く、スクライブ領域内にチップ外周の分離ウェル
を設け、前記した不使用領域７６を無くすことにより、
従来に比しチップ面積を縮小した点に特徴がある。な
お、図６（Ｂ）ではアナログ部７３内のＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとの間
には分離用Ｐウェルが形成されていないが、第１実施例
のように、アナログ部７３内のＰチャネルＭＯＳトラン
ジスタを素子基板の表面から酸化膜７１に到達する深さ
のＰウェルで囲むようにしてもよい。
示す如く、スクライブ領域内にチップ外周の分離ウェル
を設け、前記した不使用領域７６を無くすことにより、
従来に比しチップ面積を縮小した点に特徴がある。な
お、図６（Ｂ）ではアナログ部７３内のＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとの間
には分離用Ｐウェルが形成されていないが、第１実施例
のように、アナログ部７３内のＰチャネルＭＯＳトラン
ジスタを素子基板の表面から酸化膜７１に到達する深さ
のＰウェルで囲むようにしてもよい。
【００３２】図７（Ａ），（Ｂ）は夫々本発明の第３実
施例の平面図及び同図（Ａ）のＢ−Ｂ’線に沿う断面図
を示す。本実施例は上記第２実施例のより好ましい実施
例であり、分離Ｐウェル３１の抵抗を下げる改良を施し
たものである。
施例の平面図及び同図（Ａ）のＢ−Ｂ’線に沿う断面図
を示す。本実施例は上記第２実施例のより好ましい実施
例であり、分離Ｐウェル３１の抵抗を下げる改良を施し
たものである。
【００３３】図６（Ａ），（Ｂ）に示した第２実施例で
は、分離Ｐウェル３１を一箇所でＧＮＤに接続している
が、これだと分離Ｐウェル３１の抵抗が大きく十分にＧ
ＮＤレベルに固定することができない。そこで、本実施
例では分離Ｐウェル３１の表面に図７（Ｂ）に示すよう
に高濃度Ｐ+ 拡散層３２を形成し、更にその上にアルミ
ニウム（Ａｌ）等の金属配線３３を形成する。
は、分離Ｐウェル３１を一箇所でＧＮＤに接続している
が、これだと分離Ｐウェル３１の抵抗が大きく十分にＧ
ＮＤレベルに固定することができない。そこで、本実施
例では分離Ｐウェル３１の表面に図７（Ｂ）に示すよう
に高濃度Ｐ+ 拡散層３２を形成し、更にその上にアルミ
ニウム（Ａｌ）等の金属配線３３を形成する。
【００３４】これにより、分離Ｐウェル３１の抵抗が低
下されるため、分離Ｐウェル３１の電位の揺らぎが抑制
され、ノイズの吸収能力が高められる。図７（Ａ）では
高濃度Ｐ+ 拡散層３２及び金属配線３３はアナログ部７
３及びディジタル部７４の周囲に連続的に形成されてい
るが、これらが断続的にＰウェル３１上に形成されてい
ても同様の効果が得られる。
下されるため、分離Ｐウェル３１の電位の揺らぎが抑制
され、ノイズの吸収能力が高められる。図７（Ａ）では
高濃度Ｐ+ 拡散層３２及び金属配線３３はアナログ部７
３及びディジタル部７４の周囲に連続的に形成されてい
るが、これらが断続的にＰウェル３１上に形成されてい
ても同様の効果が得られる。
【００３５】なお、本発明は上記の実施例に限定される
ものではなく、例えば素子基板がＰ型の場合には、Ｎチ
ャネルＭＯＳトランジスタの周囲を素子基板と支持基板
との間の絶縁膜にまで届く深いＮウェルによって囲むこ
とにより、所期の目的を達成することができる。また、
Ｐウェル１４上にはＰ+ 拡散領域２２を設けず、酸化膜
を形成してもよい。更に本実施例は前記した差動回路に
限らず、種々の用途に適用し得ることは勿論である。
ものではなく、例えば素子基板がＰ型の場合には、Ｎチ
ャネルＭＯＳトランジスタの周囲を素子基板と支持基板
との間の絶縁膜にまで届く深いＮウェルによって囲むこ
とにより、所期の目的を達成することができる。また、
Ｐウェル１４上にはＰ+ 拡散領域２２を設けず、酸化膜
を形成してもよい。更に本実施例は前記した差動回路に
限らず、種々の用途に適用し得ることは勿論である。
【００３６】
【発明の効果】上述の如く、本発明によれば、素子基板
と異なる極性のチャネルのＭＯＳトランジスタの各々を
他のトランジスタや電源と電気的に分離することができ
るため、他のトランジスタや電源の影響を受けないよう
にでき、また上記の素子基板と異なる極性のチャネルの
ＭＯＳトランジスタのソース電位とバックゲート電位を
等しくできるため、ソース電位が何らかの影響で変動し
てもそれに応じてバックゲート電位も同じように変動す
るから、スレッショルド電圧の変動を抑制でき、バック
ゲート依存性を軽減し得て安定なトランジスタ特性を実
現することができる等の特長を有するものである。
と異なる極性のチャネルのＭＯＳトランジスタの各々を
他のトランジスタや電源と電気的に分離することができ
るため、他のトランジスタや電源の影響を受けないよう
にでき、また上記の素子基板と異なる極性のチャネルの
ＭＯＳトランジスタのソース電位とバックゲート電位を
等しくできるため、ソース電位が何らかの影響で変動し
てもそれに応じてバックゲート電位も同じように変動す
るから、スレッショルド電圧の変動を抑制でき、バック
ゲート依存性を軽減し得て安定なトランジスタ特性を実
現することができる等の特長を有するものである。
【図１】本発明の第１実施例の構造断面図である。
【図２】本発明の第１実施例の平面図である。
【図３】本発明の要部の一例の製造方法説明図である。
【図４】本発明を適用した差動回路の回路図である。
【図５】図４の要部のバックゲート処理説明図である。
【図６】本発明の第２実施例の構造図である。
【図７】本発明の第３実施例の構造図である。
【図８】従来の一例の構造断面図である。
【図９】従来の他の例の構造断面図である。
【図１０】図９の従来装置の平面図である。
【図１１】差動回路の一例の回路図である。
【図１２】従来のバックゲート処理説明図である。
１１ 支持基板 １２ 酸化膜 １３ 素子基板 １４ 分離用Ｐウェル １５ Ｐウェル １６，１７ ゲート電極 １８〜２０ Ｎ+ 拡散領域 ２１〜２４ Ｐ+ 拡散領域 ＱN ＮチャネルＭＯＳトランジスタ ＱP ，Ｑ10 ＰチャネルＭＯＳトランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｚ (72)発明者 伊戸川 寛昭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 宝本 敏治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 向山 裕由 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内
Claims (5)
- 【請求項１】 支持基板（１１）上に絶縁膜（１２）を
介して形成された素子基板（１３）に、複数のＭＯＳト
ランジスタ（ＱP ，ＱN ）が形成された半導体装置にお
いて、 前記ＭＯＳトランジスタ（ＱP ，ＱN ）のうち前記素子
基板（１３）と異なる極性のチャネルのＭＯＳトランジ
スタ（ＱP ）を、前記素子基板（１３）の表面から前記
絶縁膜（１２）に到達する深さのウェル（１４）で囲ん
だ構造としたことを特徴とする半導体装置。 - 【請求項２】 前記素子基板（１３）と異なる極性のチ
ャネルのＭＯＳトランジスタ（ＱP ）は、ソースとバッ
クゲートが接続されてなることを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記素子基板（１３）と同じ極性のチャ
ネルのＭＯＳトランジスタ（ＱN ）は、該素子基板（１
３）の表面から該素子基板（１３）の内部までの深さの
別のウェル（１５）内に形成されていることを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項４】 前記複数のＭＯＳトランジスタ（ＱP ，
ＱN ）はアナログ・ディジタル混載集積回路のアナログ
部に形成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項５】 前記アナログ・ディジタル混載集積回路
は、アナログ部とディジタル部とが前記素子基板（１
３）の表面から前記絶縁膜（１２）に到達する分離用ウ
ェル（７５）によって互いに分離されていることを特徴
とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090728A JPH05291574A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090728A JPH05291574A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291574A true JPH05291574A (ja) | 1993-11-05 |
Family
ID=14006621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090728A Withdrawn JPH05291574A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291574A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1067600A1 (de) * | 1999-07-06 | 2001-01-10 | ELMOS Semiconductor AG | CMOS kompatibler SOI-Prozess |
| US6809381B2 (en) | 2001-10-11 | 2004-10-26 | Oki Electric Industry Co, Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| JP2009159595A (ja) * | 2007-12-26 | 2009-07-16 | Dongbu Hitek Co Ltd | 電流モード論理回路及びその制御装置 |
| USRE41368E1 (en) | 1999-08-31 | 2010-06-08 | Panasonic Corporation | High voltage SOI semiconductor device |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014099489A (ja) * | 2012-11-14 | 2014-05-29 | Denso Corp | 半導体装置 |
| KR20140121415A (ko) * | 2012-01-31 | 2014-10-15 | 인피니언 테크놀로지스 드레스덴 게엠베하 | 활성 드리프트 구역을 갖는 반도체 장치 |
-
1992
- 1992-04-10 JP JP4090728A patent/JPH05291574A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1067600A1 (de) * | 1999-07-06 | 2001-01-10 | ELMOS Semiconductor AG | CMOS kompatibler SOI-Prozess |
| USRE41368E1 (en) | 1999-08-31 | 2010-06-08 | Panasonic Corporation | High voltage SOI semiconductor device |
| US6809381B2 (en) | 2001-10-11 | 2004-10-26 | Oki Electric Industry Co, Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| US7064389B2 (en) | 2001-10-11 | 2006-06-20 | Oki Electric Industry Co., Ltd. | Semiconductor memory device having full depletive type logic transistors and partial depletion type memory transistors |
| US7507610B2 (en) | 2001-10-11 | 2009-03-24 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having full depletion type logic transistors and partial depletion type memory transistors |
| JP2009159595A (ja) * | 2007-12-26 | 2009-07-16 | Dongbu Hitek Co Ltd | 電流モード論理回路及びその制御装置 |
| JP2011159828A (ja) * | 2010-02-01 | 2011-08-18 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| KR20140121415A (ko) * | 2012-01-31 | 2014-10-15 | 인피니언 테크놀로지스 드레스덴 게엠베하 | 활성 드리프트 구역을 갖는 반도체 장치 |
| JP2015510689A (ja) * | 2012-01-31 | 2015-04-09 | インフィネオン テクノロジーズ ドレスデン ゲーエムベーハー | 活性ドリフトゾーンを有する半導体構成 |
| US9559089B2 (en) | 2012-01-31 | 2017-01-31 | Infineon Technologies Dresden Gmbh | Semiconductor arrangement with active drift zone |
| JP2014099489A (ja) * | 2012-11-14 | 2014-05-29 | Denso Corp | 半導体装置 |
| US8907422B2 (en) | 2012-11-14 | 2014-12-09 | Denso Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |