JPS6074660A - ３次元論理回路 - Google Patents
３次元論理回路Info
- Publication number
- JPS6074660A JPS6074660A JP58183418A JP18341883A JPS6074660A JP S6074660 A JPS6074660 A JP S6074660A JP 58183418 A JP58183418 A JP 58183418A JP 18341883 A JP18341883 A JP 18341883A JP S6074660 A JPS6074660 A JP S6074660A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- channel
- positive voltage
- turns
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、論理回路に関する。
従来の０ＭＯ８論理素子においては２次元、つま多平面
的にウェーハ上に論理素子を形成していた。第１図に示
すＮチャネル型ＭＯ８構造の単チャネル型３人力ＮＯＲ
回路と第２図に示すＣＭＯ８構造の３人力ＮＯＲ回路と
を比較して分かるように、０ＭＯ８）９ンジスタ（以下
Ｃ−ＭＯ８Ｔと呼ぶ。）ではＮチャネル型ＭＯ８）ラン
リスタ（以下Ｎ−ＭＯ８Ｔと呼ぶ。）とＰチャネル型Ｍ
Ｏ８）ランリスタ（以下Ｐ−ＭＯ８Ｔと呼ぶ。）との相
補動作を基本としている為に、まず第１にＮ−ＭＯ８’
Ｉ’、またはＰ −ＭＯＳ Ｔで構成された単チャネル
型ＭＯ８集積回路に比べてＣ−ＭＯ８Ｔ構成の集積回路
では、同一回路をチップ上に形成する上において、Ｃ−
ＭＯ８Ｔ構成の方が多くのＦランジスタ数を有する為に
チップ面積が大きくなるという欠点を有している。
的にウェーハ上に論理素子を形成していた。第１図に示
すＮチャネル型ＭＯ８構造の単チャネル型３人力ＮＯＲ
回路と第２図に示すＣＭＯ８構造の３人力ＮＯＲ回路と
を比較して分かるように、０ＭＯ８）９ンジスタ（以下
Ｃ−ＭＯ８Ｔと呼ぶ。）ではＮチャネル型ＭＯ８）ラン
リスタ（以下Ｎ−ＭＯ８Ｔと呼ぶ。）とＰチャネル型Ｍ
Ｏ８）ランリスタ（以下Ｐ−ＭＯ８Ｔと呼ぶ。）との相
補動作を基本としている為に、まず第１にＮ−ＭＯ８’
Ｉ’、またはＰ −ＭＯＳ Ｔで構成された単チャネル
型ＭＯ８集積回路に比べてＣ−ＭＯ８Ｔ構成の集積回路
では、同一回路をチップ上に形成する上において、Ｃ−
ＭＯ８Ｔ構成の方が多くのＦランジスタ数を有する為に
チップ面積が大きくなるという欠点を有している。
第２にＣＭＯＳデバイス特有の構造的欠陥が上げられる
。第３図にＣＭＯＳデバイスの断面概略図を示す。第３
図において、２．３．６．７．１０は、寄生チャネル防
止用のイオン打込みによって生成された蛸またはＰ＋領
域のチャネルストッパである。
。第３図にＣＭＯＳデバイスの断面概略図を示す。第３
図において、２．３．６．７．１０は、寄生チャネル防
止用のイオン打込みによって生成された蛸またはＰ＋領
域のチャネルストッパである。
８１．８２，８３．８４は本ＣＭＯＳデバイスに寄生す
るバイボー２トランジスタでアシ、本ＣＭＯ８デバイス
の断面概略図上に概略的に、どのような構成でを化バイ
ポーラトランジスタが生成されるのかを重ねて図示した
ものである。つまシ第３図において、ＮＰＮ型トランジ
スタＳ２は、Ｐウェル４をベースとし、Ｎ型シリコン基
板２５をエミッタとし、Ｎ＋拡散層をコレクタ５として
寄生し、ＰＮＰトランジスタＳ１は、Ｎ型基板２５をベ
ースとし、Ｐ＋拡散層１をエミッタとし、Ｐウェル４を
コレクタとして寄生する。他の８３．８４も同様に畜生
する。
るバイボー２トランジスタでアシ、本ＣＭＯ８デバイス
の断面概略図上に概略的に、どのような構成でを化バイ
ポーラトランジスタが生成されるのかを重ねて図示した
ものである。つまシ第３図において、ＮＰＮ型トランジ
スタＳ２は、Ｐウェル４をベースとし、Ｎ型シリコン基
板２５をエミッタとし、Ｎ＋拡散層をコレクタ５として
寄生し、ＰＮＰトランジスタＳ１は、Ｎ型基板２５をベ
ースとし、Ｐ＋拡散層１をエミッタとし、Ｐウェル４を
コレクタとして寄生する。他の８３．８４も同様に畜生
する。
更に第４図は、第３図における寄生バイポーラトランジ
スタが主要因と力って２ッチアップ動作現象を引き起こ
すＷ、理を簡略的に説明する為に第３図の寄生バイポー
ラトランジスタを用いて回路化した回路図である。第４
図においてＶＣＣは正電圧電源とする。今回路の接地電
圧よシも低い負電圧が入力端子１に入力されると、１７
．ｒ８→１６．ｒ７→５．Ｓ２→３． ｒ ｉ→１．入
力端子を通って電流が流れ、前記電流によって５．８２
のトランジスタがオンし、２、ＶＣＣ−＋１２． ｒ
４−＋１３． ｒ ５−＋５．８２−＋３． ｒ ｉ−
＋ｌ、入力端子を通って、５．８２のコレクタ電流ＩＣ
ＩＪが流れ、１２、 ｒ ４の端子間に電位差が生じ、
この電位差が６、Ｓ３のベース、エミッタ電圧ＶＢＥｓ
を越えると、６．８３のトランジスタもオンし、２．Ｖ
ＣＣ→６．Ｓ３→１５、 ｒ ６−４１７． ｒ ８→
３．ＧＮＤを通ッテ６．８３ ノコレクタ電流ＩＣＥｊ
が流れる。以上のよう力状態下において、１、入力端子
の負電圧入力が切れて本回路の接地電圧となっても、１
７４８に電圧降下が生じ続けている為に、この１７．
ｒ ８の電圧降下によｊ９．５．８２のトランジスタが
オンし続けることで、５．８２ のコレクタ電流ＩＣＥ
Ｉが流れ続け、従って６．Ｓ３のトランジスタもオンし
続ける為に６．８３のコレクタ電流ＩＣＥＩも流れ続け
、電源を一度オフしない限シ電流が流れ続ける、ＣＭＯ
Ｓデバイス特有の構造的欠陥によるラッチアップ動作現
象が生ずる。
スタが主要因と力って２ッチアップ動作現象を引き起こ
すＷ、理を簡略的に説明する為に第３図の寄生バイポー
ラトランジスタを用いて回路化した回路図である。第４
図においてＶＣＣは正電圧電源とする。今回路の接地電
圧よシも低い負電圧が入力端子１に入力されると、１７
．ｒ８→１６．ｒ７→５．Ｓ２→３． ｒ ｉ→１．入
力端子を通って電流が流れ、前記電流によって５．８２
のトランジスタがオンし、２、ＶＣＣ−＋１２． ｒ
４−＋１３． ｒ ５−＋５．８２−＋３． ｒ ｉ−
＋ｌ、入力端子を通って、５．８２のコレクタ電流ＩＣ
ＩＪが流れ、１２、 ｒ ４の端子間に電位差が生じ、
この電位差が６、Ｓ３のベース、エミッタ電圧ＶＢＥｓ
を越えると、６．８３のトランジスタもオンし、２．Ｖ
ＣＣ→６．Ｓ３→１５、 ｒ ６−４１７． ｒ ８→
３．ＧＮＤを通ッテ６．８３ ノコレクタ電流ＩＣＥｊ
が流れる。以上のよう力状態下において、１、入力端子
の負電圧入力が切れて本回路の接地電圧となっても、１
７４８に電圧降下が生じ続けている為に、この１７．
ｒ ８の電圧降下によｊ９．５．８２のトランジスタが
オンし続けることで、５．８２ のコレクタ電流ＩＣＥ
Ｉが流れ続け、従って６．Ｓ３のトランジスタもオンし
続ける為に６．８３のコレクタ電流ＩＣＥＩも流れ続け
、電源を一度オフしない限シ電流が流れ続ける、ＣＭＯ
Ｓデバイス特有の構造的欠陥によるラッチアップ動作現
象が生ずる。
本発明は、３次元、つまり立体的にウェーッ・上に論理
素子を作成することにより、従来ＣＭＯＳデバイスの欠
点とされてきたチップ上の平面的な面積効率を増し、従
って、単チャネル型ＭＯＳデバイスに対し、ＣＭＯＳデ
バイスで同一回路機能を構成する上において、チップ上
で同等の平面的々面積を有することを可能とし、更に、
ＣＭＯＳデバイスの構造的欠陥であるラッチアップ動作
現象を除去することを可能とする構造を持つＣＭＯＳデ
バイスを提供するととにある。
素子を作成することにより、従来ＣＭＯＳデバイスの欠
点とされてきたチップ上の平面的な面積効率を増し、従
って、単チャネル型ＭＯＳデバイスに対し、ＣＭＯＳデ
バイスで同一回路機能を構成する上において、チップ上
で同等の平面的々面積を有することを可能とし、更に、
ＣＭＯＳデバイスの構造的欠陥であるラッチアップ動作
現象を除去することを可能とする構造を持つＣＭＯＳデ
バイスを提供するととにある。
第５図に、本発明の詳細な説明する為のＣＭＯＳデバイ
スの断面概略図を示す。第５図のようにＮチャネルＭＯ
８）ランリスタを有し、前記ＮチャネルＭＯ８）ランリ
スタが形成されている半導体チップの表面に対して垂直
方向に対向し、がっ、絶縁膜によシ、構造的に前記Ｎチ
ャネルＭＯＳトランジスタと分離されたＰチャネルＭＯ
Ｂ）：Ｉｔンジリスを有し、前記ＮチャネルＭＯＳトラ
ンジスタのゲートと、前記ＰチャネルＭＯ８）ランリス
タのゲートが共に、前記ＮチャネルＭＯ８）ランリスタ
が形成されているＰ型ＭＯ８牛導体と、前記Ｐチャネル
ＭＯ８）ランリスタが形成されているＮ型Ｍ０８半導体
との間にはさまれて存在することを特徴とする。
スの断面概略図を示す。第５図のようにＮチャネルＭＯ
８）ランリスタを有し、前記ＮチャネルＭＯ８）ランリ
スタが形成されている半導体チップの表面に対して垂直
方向に対向し、がっ、絶縁膜によシ、構造的に前記Ｎチ
ャネルＭＯＳトランジスタと分離されたＰチャネルＭＯ
Ｂ）：Ｉｔンジリスを有し、前記ＮチャネルＭＯＳトラ
ンジスタのゲートと、前記ＰチャネルＭＯ８）ランリス
タのゲートが共に、前記ＮチャネルＭＯ８）ランリスタ
が形成されているＰ型ＭＯ８牛導体と、前記Ｐチャネル
ＭＯ８）ランリスタが形成されているＮ型Ｍ０８半導体
との間にはさまれて存在することを特徴とする。
つｔｂ、前述立体構造にすることによ）、同一５−
回路機能をシリコンチップ上に０ＭＯ８構成で生成する
上において単チャネルＭＯ８構成とほぼ同等の半導体チ
ップ上の面積を要するにとどめることを可能とする。更
に、前述立体構造にし、かつ前記ＮチャネルＭＯ８）ラ
ンリスタとＰチャネルＭＯ８）ランリスタとの間にはさ
まれた絶縁膜が存在することによシ、前述従来例で説明
したような寄生バイポーラトランジスタが生成せず、従
来のＣＭＯＳデバイスの構造的欠陥とされてきたラッチ
アップ現象を除去することを可能とする。
上において単チャネルＭＯ８構成とほぼ同等の半導体チ
ップ上の面積を要するにとどめることを可能とする。更
に、前述立体構造にし、かつ前記ＮチャネルＭＯ８）ラ
ンリスタとＰチャネルＭＯ８）ランリスタとの間にはさ
まれた絶縁膜が存在することによシ、前述従来例で説明
したような寄生バイポーラトランジスタが生成せず、従
来のＣＭＯＳデバイスの構造的欠陥とされてきたラッチ
アップ現象を除去することを可能とする。
次に図面を参照、して本発明の一実施例を説明する。
第５図は、本発明の詳細な説明するＣＭＯＳデバイスの
断面概略図である。
断面概略図である。
本実施例のＣＭＯＳインバータは、ＮチャネルＭＯ８）
ランリスタ部分をＰ型基板に形成し、前記ＮチャネルＭ
Ｏ８）ランジスタ上にＮチャネルＭＯ８）ランジスタ用
の配線を有し、更に前記ＮチャネルＭＯ８）ランリスタ
上部を被うように、絶縁膜を有し、前記絶縁膜上にエピ
タキシャル成６− 長させたＮ型シリコン層を有し、本Ｎ型シリコン層に形
成されたＰチャネルＭｏｓト：＝ンリスタを有し、前記
Ｎ型シリコン層上にＰチャネルＭＯＳトランジスタ用の
配線を有する。
ランリスタ部分をＰ型基板に形成し、前記ＮチャネルＭ
Ｏ８）ランジスタ上にＮチャネルＭＯ８）ランジスタ用
の配線を有し、更に前記ＮチャネルＭＯ８）ランリスタ
上部を被うように、絶縁膜を有し、前記絶縁膜上にエピ
タキシャル成６− 長させたＮ型シリコン層を有し、本Ｎ型シリコン層に形
成されたＰチャネルＭｏｓト：＝ンリスタを有し、前記
Ｎ型シリコン層上にＰチャネルＭＯＳトランジスタ用の
配線を有する。
第５図において、Ｎ−ＭＯ８Ｔのゲート１と、Ｐ−ＭＯ
８Ｔのゲート２０は、ポリシリ配線２１によシ接続され
、本ＣＭＯＳインバータの入力となる。今、ＶＣＣは正
電圧とし、入力となるポリシリ配線２１に正電圧が印加
されるとポリシリ配線２１に接続されているＮ−ＭＯ８
Ｔのゲートポリシリコン１が正電圧、Ｐ−ＭＯ８Ｔのゲ
ートポリシリコン２０が正電圧となる。Ｎ−ＭＯ８Ｔの
ゲートポリシリコン１が正電圧になることによシ、Ｎ＋
拡散層４，５にはさまれたＰ−拡散層４，５にはさまれ
たＰ−領域のゲート酸化膜２に接したＰ−基板６表面近
傍に電子が誘起され、結果としてチャネルが活性化され
、Ｎ−ＭＯ８Ｔはオン状態と々る。同時にＰ−ＭＯ８’
１１７）ゲートポリシリコン２０が正電圧となるとＰチ
ャネルは不活性化しオフ状態となる。従ってＧＮＤへ接
続されているアルミ配線１０が！拡散層４に接続され、
出力となるアルミ配＃Ｊ１２がＮ十拡散層５に接続され
ている為、ＧＮＤレベルが、アルミ配線１０→Ｎ＋拡散
層４→活性化されたチャネル→継拡散層５→アルミ配線
１２（除中８．Ｐ＋拡散層を通る。）、以上の経路を経
て出力にＧＮＤレベルが伝達される。逆にポリシリ配線
２１にＧＮＤレベルが印加されるとＰ −ＭＯ８Ｔがオ
ン状態、Ｎ−ＭＯ８Ｔがオフ状態と々ｊ５、ＶＣＣへ接
続されているアルミ配線１１を通って、アルミ配線１１
がＰ＋拡散層７に接続され、出力となるアルミ配線１２
がＰ＋拡散層８に接続されている為、出力にｖＣＣの正
レベルが伝達される。以上よ多、本構造により、ＣＭＯ
Ｓインバータが構成される。
８Ｔのゲート２０は、ポリシリ配線２１によシ接続され
、本ＣＭＯＳインバータの入力となる。今、ＶＣＣは正
電圧とし、入力となるポリシリ配線２１に正電圧が印加
されるとポリシリ配線２１に接続されているＮ−ＭＯ８
Ｔのゲートポリシリコン１が正電圧、Ｐ−ＭＯ８Ｔのゲ
ートポリシリコン２０が正電圧となる。Ｎ−ＭＯ８Ｔの
ゲートポリシリコン１が正電圧になることによシ、Ｎ＋
拡散層４，５にはさまれたＰ−拡散層４，５にはさまれ
たＰ−領域のゲート酸化膜２に接したＰ−基板６表面近
傍に電子が誘起され、結果としてチャネルが活性化され
、Ｎ−ＭＯ８Ｔはオン状態と々る。同時にＰ−ＭＯ８’
１１７）ゲートポリシリコン２０が正電圧となるとＰチ
ャネルは不活性化しオフ状態となる。従ってＧＮＤへ接
続されているアルミ配線１０が！拡散層４に接続され、
出力となるアルミ配＃Ｊ１２がＮ十拡散層５に接続され
ている為、ＧＮＤレベルが、アルミ配線１０→Ｎ＋拡散
層４→活性化されたチャネル→継拡散層５→アルミ配線
１２（除中８．Ｐ＋拡散層を通る。）、以上の経路を経
て出力にＧＮＤレベルが伝達される。逆にポリシリ配線
２１にＧＮＤレベルが印加されるとＰ −ＭＯ８Ｔがオ
ン状態、Ｎ−ＭＯ８Ｔがオフ状態と々ｊ５、ＶＣＣへ接
続されているアルミ配線１１を通って、アルミ配線１１
がＰ＋拡散層７に接続され、出力となるアルミ配線１２
がＰ＋拡散層８に接続されている為、出力にｖＣＣの正
レベルが伝達される。以上よ多、本構造により、ＣＭＯ
Ｓインバータが構成される。
本実施例において明らか力ように、チップ上に構成され
た本ＣＭＯＳデバイスは、従来のＣＭＯＳデバイスに比
し、チップ上の平面的表面積を小さく抑え、更に、Ｎ−
ＭＯ８ＴとＰ −ＭＯ８Ｔを構造的に分離し、配置する
ことによシ、ラッテアップ動作現象を除去することに成
功している。
た本ＣＭＯＳデバイスは、従来のＣＭＯＳデバイスに比
し、チップ上の平面的表面積を小さく抑え、更に、Ｎ−
ＭＯ８ＴとＰ −ＭＯ８Ｔを構造的に分離し、配置する
ことによシ、ラッテアップ動作現象を除去することに成
功している。
本発明は、以上説明したように、ＣＭＯＳデバイスを立
体構造にすることにより、単チャネル型ＭＯＳデバイス
に対し、０ＭＯｓデバイスで同一回路機能を構成する上
においてチップ上で同等の平面的な面積を有することを
可能とし、更に、立体構造かつ、Ｎ−ＭＯ８ＴとＰ−Ｍ
Ｏ８Ｔを構造的に分離し、配置することによシ、従来の
ＣＭＯＳデバイスの構造的欠陥に起因していたラッチア
ップ動作現象を除去する効果を持つ。
体構造にすることにより、単チャネル型ＭＯＳデバイス
に対し、０ＭＯｓデバイスで同一回路機能を構成する上
においてチップ上で同等の平面的な面積を有することを
可能とし、更に、立体構造かつ、Ｎ−ＭＯ８ＴとＰ−Ｍ
Ｏ８Ｔを構造的に分離し、配置することによシ、従来の
ＣＭＯＳデバイスの構造的欠陥に起因していたラッチア
ップ動作現象を除去する効果を持つ。
第１図は、Ｎ−ＭＯ８’ｌ’構成の３人力ＮＯＲゲート
回路を示す図である。 第２図は、Ｃ−ｂｉＯ８Ｔ構成の３人力ＮＯＲゲート回
路を示す図である。 第３図は、従来のＣＭＯＳデバイスの断面概略図゛を示
したものであｆｉ、１，８．９・・・・・・Ｐ 拡散層
、５．１２・・・・・・Ｎ＋拡散層、２，７・・・・・
・Ｎ＋チャネルストツバ、３，６，１０・・・・・・Ｐ
＋チャネルストッパ、４・・・・・・Ｐウェル、２５・
・・・・・Ｎ型シリコ／基板、１８・・・・・・シリコ
ン酸化膜、１９・・・・・・ゲートシリコン酸化９− 膜、２０・・・・・・ゲートポリシリコン、１７・・・
・・・アルミ配線、１６・・・・・・入力端子。 帛４図は、第３図において示した寄生バイポーラトラン
ジスタが主要因となってランチアップ動作現象を引き起
こす動作原理を説明する為に、第３図の寄生バイポーラ
トランジスタを用いて回路化した回路図である。 第５図は、本発明の詳細な説明する為のＣＭＯＳデバイ
スの概略断面図である。 １・・・・・・Ｎ−ＭＯ８Ｔのゲートポリシリコン、２
・・・・・・Ｎ−ＭＯ８Ｔのゲート酸化膜、２０・・・
・・・Ｐ−ＭＯ８Ｔのゲートポリシリコン、３・・・・
・・Ｐ −ＭＯＳ Ｔのゲート酸化膜、４，５・・・・
・・Ｎ＋拡散層、７，８・・・・・・Ｐ＋拡散層、６・
・・・・・Ｐｉシリコン基板、９・・・・・・Ｎｕエピ
タキシャル成長層、１０．１４・・・・・・ＧＮＤ（接
地）へ接続されるアルミ配線、１１．１３・・・・・・
ＶＣＣ（電源）へ接続されるアルミ配線、１２・・・・
・・出力となるアルミ配置、１５．１６・・・・・・Ｎ
＋チャネルストッパ、１７．１８・・・・・・Ｐ＋チャ
ネルストッパ、１９・・・・・・絶縁膜、２１・・・・
・・入力となるポリシリコン配線。
回路を示す図である。 第２図は、Ｃ−ｂｉＯ８Ｔ構成の３人力ＮＯＲゲート回
路を示す図である。 第３図は、従来のＣＭＯＳデバイスの断面概略図゛を示
したものであｆｉ、１，８．９・・・・・・Ｐ 拡散層
、５．１２・・・・・・Ｎ＋拡散層、２，７・・・・・
・Ｎ＋チャネルストツバ、３，６，１０・・・・・・Ｐ
＋チャネルストッパ、４・・・・・・Ｐウェル、２５・
・・・・・Ｎ型シリコ／基板、１８・・・・・・シリコ
ン酸化膜、１９・・・・・・ゲートシリコン酸化９− 膜、２０・・・・・・ゲートポリシリコン、１７・・・
・・・アルミ配線、１６・・・・・・入力端子。 帛４図は、第３図において示した寄生バイポーラトラン
ジスタが主要因となってランチアップ動作現象を引き起
こす動作原理を説明する為に、第３図の寄生バイポーラ
トランジスタを用いて回路化した回路図である。 第５図は、本発明の詳細な説明する為のＣＭＯＳデバイ
スの概略断面図である。 １・・・・・・Ｎ−ＭＯ８Ｔのゲートポリシリコン、２
・・・・・・Ｎ−ＭＯ８Ｔのゲート酸化膜、２０・・・
・・・Ｐ−ＭＯ８Ｔのゲートポリシリコン、３・・・・
・・Ｐ −ＭＯＳ Ｔのゲート酸化膜、４，５・・・・
・・Ｎ＋拡散層、７，８・・・・・・Ｐ＋拡散層、６・
・・・・・Ｐｉシリコン基板、９・・・・・・Ｎｕエピ
タキシャル成長層、１０．１４・・・・・・ＧＮＤ（接
地）へ接続されるアルミ配線、１１．１３・・・・・・
ＶＣＣ（電源）へ接続されるアルミ配線、１２・・・・
・・出力となるアルミ配置、１５．１６・・・・・・Ｎ
＋チャネルストッパ、１７．１８・・・・・・Ｐ＋チャ
ネルストッパ、１９・・・・・・絶縁膜、２１・・・・
・・入力となるポリシリコン配線。
Claims (1)
- 絶縁膜で構造的に分離されたＮチャネルＭＯＳトランジ
スタと、ＰチャネルＭＯ８）９ンジスタを有し、前記Ｎ
チャネルＭＯＳトランジスタのゲートと、前記Ｐチャネ
ルＭＯ８）ランリスタのゲートが共に、前記Ｎチャネル
ＭＯ８）？ンリスタが形成されているＰ型半導体領域と
、前記ＰチャネルＭＯ８）ランリスタが形成されている
Ｎ型半導体領域との間にはさまれて存在することを特徴
とする３次元論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183418A JPS6074660A (ja) | 1983-09-30 | 1983-09-30 | ３次元論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183418A JPS6074660A (ja) | 1983-09-30 | 1983-09-30 | ３次元論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074660A true JPS6074660A (ja) | 1985-04-26 |
Family
ID=16135427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183418A Pending JPS6074660A (ja) | 1983-09-30 | 1983-09-30 | ３次元論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| EP0578926A1 (en) * | 1992-06-22 | 1994-01-19 | Motorola, Inc. | A semiconductor device with sidewall channel and method of formation |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
-
1983
- 1983-09-30 JP JP58183418A patent/JPS6074660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982266A (en) * | 1987-12-23 | 1991-01-01 | Texas Instruments Incorporated | Integrated circuit with metal interconnecting layers above and below active circuitry |
| EP0578926A1 (en) * | 1992-06-22 | 1994-01-19 | Motorola, Inc. | A semiconductor device with sidewall channel and method of formation |
| WO2010116429A1 (ja) * | 2009-04-06 | 2010-10-14 | パナソニック株式会社 | Ｃｍｏｓ回路 |
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