JPH0529161U - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
- Publication number
- JPH0529161U JPH0529161U JP078579U JP7857991U JPH0529161U JP H0529161 U JPH0529161 U JP H0529161U JP 078579 U JP078579 U JP 078579U JP 7857991 U JP7857991 U JP 7857991U JP H0529161 U JPH0529161 U JP H0529161U
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- JP
- Japan
- Prior art keywords
- data
- mask rom
- transistor
- data lines
- fets
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Abstract
(57)【要約】
【目的】 本考案はマスクＲＯＭに関し、その目的は、
ビット数に対するＦＥＴの数を削減できるＦＥＴの利用
効率の高いマスクＲＯＭを提供することにある。 【構成】 アドレス線とデータ線との交点に配置された
トランジスタとデータ線との接続の有無によりデータを
表すマスクＲＯＭにおいて、前記各トランジスタに配線
されいずれか１本がトランジスタに接続されるかあるい
はいずれも接続されない複数のデータ線と、これら複数
のデータ線に伝送されるデータをコード化するエンコー
ダとで構成する。
ビット数に対するＦＥＴの数を削減できるＦＥＴの利用
効率の高いマスクＲＯＭを提供することにある。 【構成】 アドレス線とデータ線との交点に配置された
トランジスタとデータ線との接続の有無によりデータを
表すマスクＲＯＭにおいて、前記各トランジスタに配線
されいずれか１本がトランジスタに接続されるかあるい
はいずれも接続されない複数のデータ線と、これら複数
のデータ線に伝送されるデータをコード化するエンコー
ダとで構成する。
Description
【０００１】
本考案はマスクＲＯＭに関し、更に詳しくは、ビット数に対するトランジスタ の削減に関する。
【０００２】
半導体メモリの一つに、マスクＲＯＭがある。マスクＲＯＭは記憶データ固定 の読出専用メモリであり、データはアドレス線とデータ線間にトランジスタが接 続されているか否かで記憶される。例えば、トランジスタが接続されている場合 を“０”，接続されていない場合を“１”とする。なお、これら記憶データを表 すトランジスタの接続の有無は、記憶素子製造時のマスクパターンで決定してい る。
【０００３】 図２はこのようなマスクＲＯＭの一例を示す回路図、図３はその構成図であり 、コンタクトホールプログラム方式の例について示している。 図において、Ｘｎ，Ｘｎ＋１はアドレス線で、ポリシリコンで形成されるもの であり、各セルに対応したトランジスタ（以下ＦＥＴとする）のゲートに接続さ れている。Ｙｍ，Ｙｍ＋１はデータ線で、アルミ（Ａｌ）で形成されるものであ り、各セルに対応したＦＥＴのドレインにコンタクトホールＣＨを介して選択的 に接続される。Ｖｓｓはアース線で、拡散層で形成されるものであり、各セルに 対応したＦＥＴのソースに接続されている。
【０００４】 このような構成において、記憶データの“１”，“０”はコンタクトホールＣ Ｈの有無で表されることになり、該コンタクトホールＣＨは製造時のマスクパタ ーンで決定される。
【０００５】
しかし、図２，３の構成によれば、１セルで１ビットを表していることから１ ビット毎に１個のＦＥＴが必要であってＦＥＴの利用効率が悪く、大規模なＲＯ Ｍを構成するためにはＦＥＴの数に比例した広い面積が必要になる。
【０００６】 本考案は、このような問題点に鑑みてなされたものであり、その目的は、ビッ ト数に対するＦＥＴの数を削減できるＦＥＴの利用効率の高いマスクＲＯＭを提 供することにある。
【０００７】
本考案に係るマスクＲＯＭは、 アドレス線とデータ線との交点に配置されたトランジスタとデータ線との接続 の有無によりデータを表すマスクＲＯＭにおいて、 前記各トランジスタに配線され、いずれか１本がトランジスタに接続されるか あるいはいずれも接続されない複数のデータ線と、 これら複数のデータ線に伝送されるデータをコード化するエンコーダ、 とで構成されたことを特徴とする。
【０００８】
各セルのトランジスタと複数のデータ線の接続状態に応じて複数ビットのデー タを表現でき、少ないトランジスタで大規模のＲＯＭが構成できる。
【０００９】
以下、図面を参照して、本考案の実施例を詳細に説明する。 図１は本考案の一実施例を示す回路図であり、４ビット×２ワードのマスクＲ ＯＭの例を示している。図において、Ｘｎ，Ｘｎ＋１はアドレス線で、各セルに 対応したＦＥＴのゲートに接続されている。ａ，ｂ，ｃはデータ線で、いずれか １本が各セルに対応したＦＥＴのドレインに選択的に接続されるかあるいはいず れも接続されない。ここで、データ線ａは「０１」を表し、データ線ｂは「１０ 」を表し、データ線ｃは「１１」を表し、いずれも接続されない状態は「００」 を表すものとする。これら各セルのＦＥＴのドレインをデータ線ａ，ｂ，ｃのい ずれと接続するかあるいはいずれにも接続しないかは例えば製造時のマスクパタ ーンで決定される。Ｖｓｓはアース線で、各セルに対応したＦＥＴのソースに接 続されている。なお、これらアドレス線Ｘｎ，Ｘｎ＋１、データ線ａ，ｂ，ｃお よびアース線Ｖｓｓは例えば図３と同様に形成できる。また、データ線ａ，ｂ， ｃとＦＥＴのドレインとの接続も例えばコンタクトホールで行える。ＥＮＣはエ ンコーダであり、各セルのデータ線ａ，ｂ，ｃに伝送されるデータを２ビットの 信号にコード化してデータ線Ｙｍ，Ｙｍ＋１に出力する。
【００１０】 図１のように構成することにより、１個のＦＥＴで２ビットを表現できる。従 来の構成に比べてエンコーダＥＮＣが必要になるものの、メモリセル部分のＦＥ Ｔは１個で済むことから、ワード数が大きくなるのに従ってＦＥＴの数の削減効 果は大きくなる。特に、回路をゲートアレイで構成する場合、ＦＥＴはマスタと して作り込まれているので、１個のＦＥＴに対して複数のデータ線を配線でき、 より少ない面積で大規模のＲＯＭが構成できる。
【００１１】
以上詳細に説明した本考案によれば、以下のような効果が得られる。 各メモリセルのトランジスタは、１個で複数ビットを表せるので、従来に比べ て少ないトランジスタで規模の大きなマスクＲＯＭが実現できる。
【図面の簡単な説明】
【図１】本考案の一実施例を示す回路図である。
【図２】従来のマスクＲＯＭの一例を示す回路図であ
る。
る。
【図３】図２の構成図である。
Ｘｎ，Ｘｎ＋１ アドレス線 Ｙｍ，Ｙｍ＋１，ａ，ｂ，ｃ データ線 Ｖｓｓ アース線 ＦＥＴ トランジスタ ＥＮＣ エンコーダ
Claims (1)
- 【請求項１】 アドレス線とデータ線との交点に配置さ
れたトランジスタとデータ線との接続の有無によりデー
タを表すマスクＲＯＭにおいて、 前記各トランジスタに配線され、いずれか１本がトラン
ジスタに接続されるかあるいはいずれも接続されない複
数のデータ線と、 これら複数のデータ線に伝送されるデータをコード化す
るエンコーダ、 とで構成されたことを特徴とするマスクＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP078579U JPH0529161U (ja) | 1991-09-27 | 1991-09-27 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP078579U JPH0529161U (ja) | 1991-09-27 | 1991-09-27 | マスクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529161U true JPH0529161U (ja) | 1993-04-16 |
Family
ID=13665818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP078579U Withdrawn JPH0529161U (ja) | 1991-09-27 | 1991-09-27 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529161U (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235140A (ja) * | 2006-02-27 | 2007-09-13 | Agere Systems Inc | 読み取り専用メモリおよびそれに類するメモリのためのレイアウト技術 |
| JP2013069806A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体記憶装置 |
-
1991
- 1991-09-27 JP JP078579U patent/JPH0529161U/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007235140A (ja) * | 2006-02-27 | 2007-09-13 | Agere Systems Inc | 読み取り専用メモリおよびそれに類するメモリのためのレイアウト技術 |
| JP2013069806A (ja) * | 2011-09-21 | 2013-04-18 | Toshiba Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19951130 |