JPH05297911A - シーケンスコントローラ用シーケンス制御回路 - Google Patents
シーケンスコントローラ用シーケンス制御回路Info
- Publication number
- JPH05297911A JPH05297911A JP4102905A JP10290592A JPH05297911A JP H05297911 A JPH05297911 A JP H05297911A JP 4102905 A JP4102905 A JP 4102905A JP 10290592 A JP10290592 A JP 10290592A JP H05297911 A JPH05297911 A JP H05297911A
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- JP
- Japan
- Prior art keywords
- sequence
- program
- address
- control circuit
- executed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 コンパイル後のシーケンスプログラムの物理
アドレスを変更することの可能なシーケンス制御回路を
実現する。 【構成】 おのおののプログラムの格納範囲を識別する
ためのアドレスポインター群４と現在実行中のプログラ
ム場所を示すプログラムカウンターと、これらを比較し
て、現在実行中のシーケンスプログラムを識別するため
のアドレス比較回路群５と、複数の論理アドレスと実際
の物理アドレスとを対応させる対応表(アドレス変換テ
ーブル)がはいっているレジスタファイル６を持つシー
ケンス制御回路。
アドレスを変更することの可能なシーケンス制御回路を
実現する。 【構成】 おのおののプログラムの格納範囲を識別する
ためのアドレスポインター群４と現在実行中のプログラ
ム場所を示すプログラムカウンターと、これらを比較し
て、現在実行中のシーケンスプログラムを識別するため
のアドレス比較回路群５と、複数の論理アドレスと実際
の物理アドレスとを対応させる対応表(アドレス変換テ
ーブル)がはいっているレジスタファイル６を持つシー
ケンス制御回路。
Description
【０００１】
【産業上の利用分野】本発明はコンパイル後のシーケン
スプログラムの物理アドレスを変更することが可能なシ
ーケンスコントローラ用シーケンス制御回路に関するも
のである。
スプログラムの物理アドレスを変更することが可能なシ
ーケンスコントローラ用シーケンス制御回路に関するも
のである。
【０００２】
【従来の技術】従来、シーケンスコントローラーの動作
を記述するラダー図においては、その命令の対象である
アドレスの記述方法として、実際の物理アドレスを記述
するものが一般的であった。しかしながら、この方法に
おいては、物理アドレスがプログラム記述時に決定して
いないと、プログラム記述が開始できないという欠点が
あった。更には、物理アドレスを変更する場合には、そ
のラダープログラム全体を検索して、変更しようとする
物理アドレスが記述されている全ての部分を書き直す必
要があった。この作業を軽減するために、ラダープログ
ラム上では、論理アドレスを記述し論理アドレスと物理
アドレスとを対応させる対応表を１ヵ所で記述するとい
う方法を採用し、物理アドレスから論理アドレスへの変
換はラダー図のコンパイル時に行い、コンパイルの結果
得られた実行形式のシーケンスプログラムをシーケンス
コントローラーの実行用メモリー部にロードするという
システム構造を持つシーケンスコントローラーが、近年
みうけられるようになってきた。図２は従来例における
シーケンス処理部のブロックを示すものである。図２に
おいて、１はシーケンス処理用ＣＰＵ、２は実行形式シ
ーケンスプログラム格納メモリ、３はデータを格納する
データメモリであり、メモリ３の中には、入力リレーの
状態が取り込まれてデータとして入っている入力リレー
イメージ部と、シーケンス処理の結果出力リレーに書き
込まれるべきデータが格納される出力リレーイメージ部
と、内部リレーの状態をデータとして格納しておく内部
リレーデータ部に分かれている。シーケンス処理は、シ
ーケンス処理ＣＰＵ１がアドレスを出力して実行形式シ
ーケンスプログラムメモリ２よりプログラムをデータと
して読み込み、その内容に基づいてデータメモリ３に対
して物理アドレスを出力してリレー状態をデータとして
読み込み、シーケンス処理をした後、データメモリ３に
リレーデータを書き込むという順番で行われる。
を記述するラダー図においては、その命令の対象である
アドレスの記述方法として、実際の物理アドレスを記述
するものが一般的であった。しかしながら、この方法に
おいては、物理アドレスがプログラム記述時に決定して
いないと、プログラム記述が開始できないという欠点が
あった。更には、物理アドレスを変更する場合には、そ
のラダープログラム全体を検索して、変更しようとする
物理アドレスが記述されている全ての部分を書き直す必
要があった。この作業を軽減するために、ラダープログ
ラム上では、論理アドレスを記述し論理アドレスと物理
アドレスとを対応させる対応表を１ヵ所で記述するとい
う方法を採用し、物理アドレスから論理アドレスへの変
換はラダー図のコンパイル時に行い、コンパイルの結果
得られた実行形式のシーケンスプログラムをシーケンス
コントローラーの実行用メモリー部にロードするという
システム構造を持つシーケンスコントローラーが、近年
みうけられるようになってきた。図２は従来例における
シーケンス処理部のブロックを示すものである。図２に
おいて、１はシーケンス処理用ＣＰＵ、２は実行形式シ
ーケンスプログラム格納メモリ、３はデータを格納する
データメモリであり、メモリ３の中には、入力リレーの
状態が取り込まれてデータとして入っている入力リレー
イメージ部と、シーケンス処理の結果出力リレーに書き
込まれるべきデータが格納される出力リレーイメージ部
と、内部リレーの状態をデータとして格納しておく内部
リレーデータ部に分かれている。シーケンス処理は、シ
ーケンス処理ＣＰＵ１がアドレスを出力して実行形式シ
ーケンスプログラムメモリ２よりプログラムをデータと
して読み込み、その内容に基づいてデータメモリ３に対
して物理アドレスを出力してリレー状態をデータとして
読み込み、シーケンス処理をした後、データメモリ３に
リレーデータを書き込むという順番で行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
シーケンスコントローラーでは、物理アドレスがコンパ
イル時に決定されてしまうために、物理アドレスを変更
する場合は、ラダー図を修正して再度コンパイルする必
要があった。本発明は、上記問題点に鑑み、コンパイル
後のシーケンスプログラムの物理アドレスを変更するシ
ーケンスコントローラー用シーケンス制御回路を提供す
ることを目的とするものである。
シーケンスコントローラーでは、物理アドレスがコンパ
イル時に決定されてしまうために、物理アドレスを変更
する場合は、ラダー図を修正して再度コンパイルする必
要があった。本発明は、上記問題点に鑑み、コンパイル
後のシーケンスプログラムの物理アドレスを変更するシ
ーケンスコントローラー用シーケンス制御回路を提供す
ることを目的とするものである。
【０００４】
【課題を解決するための手段】この目的を達成するため
に本発明のシーケンス制御回路は、おのおののシーケン
スプログラムの格納範囲を識別するためのアドレスポイ
ンターと、現在実行中のプログラム場所を示すプログラ
ムカウンターと、これらを比較して、現在実行中のシー
ケンスプログラムを識別するための比較回路と、複数の
論理アドレスと実際の物理アドレスとを対応させる対応
表(以下、アドレス変換デーブルという)がはいっている
レジスタファイルを有するものである。
に本発明のシーケンス制御回路は、おのおののシーケン
スプログラムの格納範囲を識別するためのアドレスポイ
ンターと、現在実行中のプログラム場所を示すプログラ
ムカウンターと、これらを比較して、現在実行中のシー
ケンスプログラムを識別するための比較回路と、複数の
論理アドレスと実際の物理アドレスとを対応させる対応
表(以下、アドレス変換デーブルという)がはいっている
レジスタファイルを有するものである。
【０００５】
【作用】本発明は上記の構成により、コンパイル後のプ
ログラムの実行において、入出力リレー部及び内部リレ
ー部のアドレスをレジスタファイル内のアドレス変換テ
ーブルの働きにより、任意のアドレスに変更できる。更
には、プログラムカウンターと実行プログラムのアドレ
スが設定されたアドレスポインターとアドレス比較器の
働きによりその変更が実施される実行プログラムのアド
レス範囲が設定できる。
ログラムの実行において、入出力リレー部及び内部リレ
ー部のアドレスをレジスタファイル内のアドレス変換テ
ーブルの働きにより、任意のアドレスに変更できる。更
には、プログラムカウンターと実行プログラムのアドレ
スが設定されたアドレスポインターとアドレス比較器の
働きによりその変更が実施される実行プログラムのアド
レス範囲が設定できる。
【０００６】
【実施例】本発明の実施例について図面を参照しながら
説明する。図１は本発明の一実施例におけるシーケンス
制御回路のシーケンス処理部のブロックを示すものであ
る。図１において、１はシーケンス処理用ＣＰＵ、２は
実行形式シーケンスプログラム格納メモリ、３はデータ
を格納するデータメモリであり、メモリの中には、入力
リレーの状態が取り込まれてデータとして入っている入
力リレーイメージ部と、シーケンス処理の結果出力リレ
ーに書き込まれるべきデータが格納される出力リレーイ
メージ部と、内部リレーの状態をデータとして格納して
おく内部リレーデータ部に分かれている。４はアドレス
ポインター群であって、アドレスポインターそれぞれに
実行形式シーケンスプログラムの開始及び終了アドレス
が入っている。５はアドレス比較回路群で、比較回路そ
れぞれは各々対応しているアドレスポインターが保持し
ているアドレスとシーケンス処理ＣＰＵ１のプログラム
カウンターが出力するアドレスを比較し、比較結果をレ
ジスタファイル６の選択信号として供給する。以下シー
ケンス処理が行われる内容について説明する。まず、シ
ーケンス処理の開始前に、アドレスポインター群４に、
シーケンスプログラムの各々ブロックの開始及び終了ア
ドレスをロードする。アドレスポインター群及びアドレ
ス比較回路群５に対応した選択信号によって選択される
レジスタファイル６のそれぞれのファイルに、対応する
シーケンスプログラムにおいて使用するアドレス変換テ
ーブルのデータをロードしておく。この結果、シーケン
スプログラムが実行されると、そのシーケンスプログラ
ムの実行中のアドレスに対応したアドレス変換テーブル
が自動的に選択される。このアドレス変換テーブルの中
身を書き換えることにより、物理アドレスを変更でき
る。
説明する。図１は本発明の一実施例におけるシーケンス
制御回路のシーケンス処理部のブロックを示すものであ
る。図１において、１はシーケンス処理用ＣＰＵ、２は
実行形式シーケンスプログラム格納メモリ、３はデータ
を格納するデータメモリであり、メモリの中には、入力
リレーの状態が取り込まれてデータとして入っている入
力リレーイメージ部と、シーケンス処理の結果出力リレ
ーに書き込まれるべきデータが格納される出力リレーイ
メージ部と、内部リレーの状態をデータとして格納して
おく内部リレーデータ部に分かれている。４はアドレス
ポインター群であって、アドレスポインターそれぞれに
実行形式シーケンスプログラムの開始及び終了アドレス
が入っている。５はアドレス比較回路群で、比較回路そ
れぞれは各々対応しているアドレスポインターが保持し
ているアドレスとシーケンス処理ＣＰＵ１のプログラム
カウンターが出力するアドレスを比較し、比較結果をレ
ジスタファイル６の選択信号として供給する。以下シー
ケンス処理が行われる内容について説明する。まず、シ
ーケンス処理の開始前に、アドレスポインター群４に、
シーケンスプログラムの各々ブロックの開始及び終了ア
ドレスをロードする。アドレスポインター群及びアドレ
ス比較回路群５に対応した選択信号によって選択される
レジスタファイル６のそれぞれのファイルに、対応する
シーケンスプログラムにおいて使用するアドレス変換テ
ーブルのデータをロードしておく。この結果、シーケン
スプログラムが実行されると、そのシーケンスプログラ
ムの実行中のアドレスに対応したアドレス変換テーブル
が自動的に選択される。このアドレス変換テーブルの中
身を書き換えることにより、物理アドレスを変更でき
る。
【０００７】
【発明の効果】上記実施例から明らかなように本発明
は、おのおののプログラムの格納範囲を識別するための
アドレスポインターと、現在実行中のプログラム場所を
示すプログラムカウンターと、これらを比較して現在実
行中のシーケンスプログラムを識別するための比較回路
と、複数の論理アドレスと実際の物理アドレスを対応さ
せる対応表(アドレス変換テーブル)がはいっているレジ
スタファイルを持つことにより、コンパイル後のシーケ
ンスプログラムの物理アドレスを変更することが可能な
シーケンス制御回路を実現することができるという効果
を有する。
は、おのおののプログラムの格納範囲を識別するための
アドレスポインターと、現在実行中のプログラム場所を
示すプログラムカウンターと、これらを比較して現在実
行中のシーケンスプログラムを識別するための比較回路
と、複数の論理アドレスと実際の物理アドレスを対応さ
せる対応表(アドレス変換テーブル)がはいっているレジ
スタファイルを持つことにより、コンパイル後のシーケ
ンスプログラムの物理アドレスを変更することが可能な
シーケンス制御回路を実現することができるという効果
を有する。
【図１】本発明の一実施例におけるシーケンス制御回路
のシーケンス処理部のブロック図である。
のシーケンス処理部のブロック図である。
【図２】従来例におけるシーケンス処理部のブロック図
である。
である。
１…シーケンス処理ＣＰＵ、 ２…実行形式シーケンス
プログラム格納メモリ、３…データメモリ、 ４…アド
レスポインター群、 ５…アドレス比較回路群、６…レ
ジスタファイル。
プログラム格納メモリ、３…データメモリ、 ４…アド
レスポインター群、 ５…アドレス比較回路群、６…レ
ジスタファイル。
Claims (1)
- 【請求項１】 複数シーケンス処理プログラムをメモリ
上に格納して実行するシーケンス制御回路において、お
のおののプログラムの格納範囲を識別するためのアドレ
スポインターと、現在実行中のプログラム場所を示すプ
ログラムカウンターと、これらを比較して現在実行中の
シーケンスプログラムを識別するための比較回路と、複
数の論理アドレスと実際の物理アドレスを対応させる対
応表(アドレス変換テーブル)がはいっているレジスタフ
ァイルとを有するシーケンスコントローラ用シーケンス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102905A JPH05297911A (ja) | 1992-04-22 | 1992-04-22 | シーケンスコントローラ用シーケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102905A JPH05297911A (ja) | 1992-04-22 | 1992-04-22 | シーケンスコントローラ用シーケンス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297911A true JPH05297911A (ja) | 1993-11-12 |
Family
ID=14339882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102905A Pending JPH05297911A (ja) | 1992-04-22 | 1992-04-22 | シーケンスコントローラ用シーケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297911A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003208202A (ja) * | 2002-01-11 | 2003-07-25 | Okuma Corp | プログラマブル・ロジック・コントローラのモニタ装置 |
| JP2009199146A (ja) * | 2008-02-19 | 2009-09-03 | Toshiba Mach Co Ltd | プログラマブル・ロジック・コントローラ |
| JP2009223736A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Mach Co Ltd | プログラマブル・ロジック・コントローラ |
| DE10210675B4 (de) * | 2001-03-14 | 2012-11-22 | Omron Corp. | Steuerungen, Erweiterungsplatten und Kommunikationseinheiten |
-
1992
- 1992-04-22 JP JP4102905A patent/JPH05297911A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10210675B4 (de) * | 2001-03-14 | 2012-11-22 | Omron Corp. | Steuerungen, Erweiterungsplatten und Kommunikationseinheiten |
| JP2003208202A (ja) * | 2002-01-11 | 2003-07-25 | Okuma Corp | プログラマブル・ロジック・コントローラのモニタ装置 |
| JP2009199146A (ja) * | 2008-02-19 | 2009-09-03 | Toshiba Mach Co Ltd | プログラマブル・ロジック・コントローラ |
| JP2009223736A (ja) * | 2008-03-18 | 2009-10-01 | Toshiba Mach Co Ltd | プログラマブル・ロジック・コントローラ |
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