JPH0773149A - データ処理システムとその方法 - Google Patents

データ処理システムとその方法

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JPH0773149A
JPH0773149A JP6082769A JP8276994A JPH0773149A JP H0773149 A JPH0773149 A JP H0773149A JP 6082769 A JP6082769 A JP 6082769A JP 8276994 A JP8276994 A JP 8276994A JP H0773149 A JPH0773149 A JP H0773149A
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data
value
instruction
bit
circuit
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JP6082769A
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Michael G Gallup
マイケル・ジー・ギャラップ
L Rodney Goke
エル・ロドニ−・ゴーク
Jr Robert W Seaton
ロバート・ダブリュー・シートン・ジュニア
G Lawell Terry
テリー・ジー・ローウェル
G Osborn Stephen
ステファン・ジー・オズボーン
J Tomazin Thomas
トーマス・ジェイ・トマジン
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Motorola Inc
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Abstract

(57)【要約】 データ処理システム５５およびその方法は、１つ以上の
データ・プロセッサ１０を含む。データ・プロセッサ１
０は、ベクタ動作とスケーラ動作の両方を行うことがで
きる。１台のマイクロシーケンサ２２を用いて、データ
・プロセッサ１０はベクタ命令とスケーラ命令の両方を
実行することができる。またデータ・プロセッサ１０は
ベクタ・オペランドとスケーラ・オペランドの両方を記
憶することのできるメモリ回路１４を有する。

Description

【発明の詳細な説明】 【０００１】 【発明の分野】本発明は、一般にデータ処理に関し、さ
らに詳しくは、データ処理システムとその方法とに関す
る。 【０００２】 【発明の背景】ファジー論理，ニューラル・ネットワー
クやその他の並行なアレイ準拠アプリケーションは、デ
ータ処理において非常に普及してきており、重要になり
つつある。現在のデジタル・データ処理システムの多く
は、ファジー論理，ニューラル・ネットワークやその他
の並行なアレイ準拠アプリケーションを特に念頭におい
て設計されたものではない。そのため、ファジー論理，
ニューラル・ネットワークやその他の並行なアレイ準拠
アプリケーションの要件を満足させるように特に適用お
よび設計されたデジタル・データ処理システムを設計す
ることで、大きな性能および価格上の利点を得られる。 【０００３】飽和保護 加算および減算などの一定の算術演算動作は、正または
負の方向にオーバーフローを起こすことがある。「オー
バーフロー」とは、算術演算動作の結果の値がデスティ
ネーション・レジスタが記憶することのできる最大値を
越えている状況を指す（たとえば、％１０００００００
１を８ビットのレジスタに記憶しようとする）。「飽
和」または「飽和保護」とは、オーバーフローの状態を
処理するための方法を指し、レジスタ内の値を上位また
は下位の境界値と置き換える、たとえば＄ＦＦを８ビッ
トの符号なしの上位境界値に置き換えることである。一
般には、オーバーフローを処理するには２つの一般的な
方法がある。第１は、結果をロールオーバーさせるこ
と、すなわち＄０１をデスティネーション・レジスタに
記憶させることである（不飽和法）。第２は、結果を上
位の境界値または下位の境界値と置き換える（飽和
法）。 【０００４】データ・プロセッサにおける共通の問題
は、使用可能なレジスタにより、また使用可能な算術演
算論理ユニット（ＡＬＵ）回路構成により対応すること
ができるよりも幅の広い、すなわちビット数の多いデー
タ値に関して算術計算を実行する必要があることであ
る。たとえば、データ・プロセッサが、１６ビットのＡ
ＬＵを用いて２個の３２ビットのデータ値を加えること
を求められることは珍しいことではない。延長動作（ex
tended length operations）に関して有効に飽和保護を
行う方法が必要であった。 【０００５】データ・プロセッサ間の通信 ファジー論理，ニューラル・ネットワークやその他の並
行なアレイ準拠アプリケーションにとって、多次元アレ
イの集積回路を利用することが望ましい。そのため、フ
ァジー論理，ニューラル・ネットワークやその他の並行
なアレイ準拠アプリケーションにおける集積回路間での
通信がきわめて重要であることが多い。 【０００６】たとえばトランスピュータなどのいくつか
の従来の技術によるデータ処理システムにおいては、集
積回路間の通信は集積回路内における命令の実行により
対話式に制御されている。そのため、他の集積回路に対
してデータを転送するには１つ以上の命令が必要にな
り、他の集積回路からデータを受け取るには１つ以上の
命令が必要になる。また、電話交換網やある種のコンピ
ュータ・ネットワークなどの別の従来技術によるデータ
処理システムにおいては、転送されるデータそのもの
に、どの集積回路が目的のデータ受信者であるかに関す
る経路情報が含まれる。 【０００７】ファジー論理，ニューラル・ネットワーク
やその他の並行なアレイ準拠アプリケーションの目的
は、集積回路通信技術と、集積回路間の融通性のあるデ
ータ伝達機能を可能にする集積回路ピン・アーキテクチ
ャを開発することである。また、これは（１）集積回路
のアレイの外部に大量の回路構成を必要とするものでな
いこと；（２）データ伝達機能に関して大きなソフトウ
ェアの費用を必要とするものでないこと；および（３）
できるだけ少数の専用の集積回路ピンしか必要としない
ものである。 【０００８】データ・プロセッサにおける延長動作 データ・プロセッサにおける共通の問題点は、使用可能
な算術演算論理ユニット（ＡＬＵ）回路構成により１回
のＡＬＵサイクルで処理することができるよりも幅の広
い、すなわちビット数の多いデータ値に関して算術計算
を行う必要があることである。たとえば、１６ビットの
ＡＬＵを用いて２個の３２ビットのデータ値を加算する
ことが求められることは珍しいことではない。従来技術
によるデータ・プロセッサは、１つの「キャリー（繰上
げ）」または「拡張」ビットを設け、２つのバージョン
の計算命令を設けることによりこのような延長算術演算
に対応することが一般的で、キャリー・ビットを命令に
対する入力として用いるか否かを指定する（たとえば
「加算する」および「繰上げて加える」，「減算する」
および「借りて減算する」，「右にずらす」および「延
長して右にずらす」など）。このような伝統的な方法
は、限られた範囲の動作には充分であるが、その他の延
長動作には有効に対応しない。拡大した範囲の延長動作
に有効に対応する方法が必要とされた。 【０００９】データ・プロセッサにおけるデータの移動 ベクタを用いるデータ・プロセッサにおける共通の問題
点は、ベクタの要素の和または合計を計算する必要があ
ることである。あるアプリケーションにおいては、スケ
ーラ結果（すなわち全ベクタ要素の合計）だけが必要と
される。別のアプリケーションでは、累積和のベクタを
計算しなければならない。ベクタ要素を１つの全体集合
値または累積部分集合のベクタに合成する必要性は加算
に限られない。最小値および最大値などの他の集合動作
も、アプリケーションによっては必要とされる。ベクタ
要素を１つの全体集合値に合成するためのより効率的な
方法およびメカニズムが必要とされる。 【００１０】命令の多重レベル条件付き実行 命令の条件付き実行は、あらゆる種類のデータ・プロセ
ッサにおいて非常に有用な機能である。多くのデータ・
プロセッサにおいては、条件付き分岐命令を用いて命令
の条件付き実行を実現してきた。しかし、ＳＩＭＤ（単
一命令複数データ）プロセッサにおいては、イネーブル
・ビットまたはマスク・ビットだけでは、一連の複雑な
論理動作を用いてイネーブルまたはマスク・ビットの次
の状態を計算することが必要とされる複雑な意志決定ツ
リーには適切でない。より直接的な方法で命令の条件付
き実行を実現することができる解決策が必要とされる。 【００１１】データ・プロセッサのアーキテクチャ ＳＩＳＤ（単一命令単一データ）プロセッサは、特定の
種類のデータ処理作業を実行するためには大変有用であ
る。ＳＩＭＤ（単一命令複数データ）プロセッサは、そ
の他の種類のデータ処理作業を実行するのに大変有用で
ある。ファジー論理，ニューラル・ネットワークやその
他の並行なアレイ準拠アプリケーションなどのアプリケ
ーションは、ＳＩＳＤプロセッサにより実行されること
が最良であるデータ処理作業だけでなくＳＩＭＤプロセ
ッサにより実行されることが最良であるデータ処理作業
を利用することが多い。 【００１２】 着信データをデータ・プロセッサにロードする ファジー論理，ニューラル・ネットワークやその他の並
行なアレイ準拠アプリケーションは、かなりの量のデー
タの転送を必要とする多次元アレイの集積回路を利用す
ることが望ましい。そのため集積回路によって着信デー
タを選択および記憶するために用いられる方法が、ファ
ジー論理，ニューラル・ネットワークやその他の並行な
アレイ準拠アプリケーションにおいては大きな重要性を
持つ。データ処理システムの特定の要件により、着信デ
ータを様々なパターンで選択および記憶することができ
るようにするためには、集積回路により着信データを選
択および記憶するために用いられる方法は融通がきくも
のでなければならない。 【００１３】関連の従来技術では、ＤＭＡ（直接メモリ
・アクセス）が、入力／出力デバイスに、アドレスおよ
びデータ・バスを通じてメモリに直接のアクセスが与え
られる技術である；そのため入力／出力デバイスは、プ
ロセッサを用いてメモリにアクセスする必要がない。ま
た従来の技術では、種々のプロセッサは、種々のアドレ
ッシング・モードを利用する命令に応答して内部でアド
レスを生成する。 【００１４】 データ・プロセッサのための休止技術およびメカニズム ファジー論理，ニューラル・ネットワークやその他の並
行なアレイ準拠アプリケーションで用いられる集積回路
は、集積回路が外部ソースからデータを受け取るのと同
時に命令を実行することがある。その際に起こる問題
は、データのコヒーレンシ（coherency ）である。集積
回路は、ある命令の実行中に用いられるデータの有効性
を判定するためのメカニズムを持たねばならない。無効
なデータを用いることは一般的に壊滅的な問題となるの
で、多くのデータ処理システムにおいて認められない。 【００１５】関連の従来技術においては、データのコヒ
ーレンシを確認するために多くの技術が用いられてい
る。たとえば信号機（semaphore ）など、多くのソフト
ウェア・データ伝達または同期法がある。また、データ
・インターフェースにおけるステータス・ビットなど、
多くのハードウェア・データ伝達法もある。残念なが
ら、ハードウェア・ステータス・ビットでは、ポーリン
グまたは割り込みソフトウェア・ルーチンが必要とされ
るか、あるいは待行列（queing）法が必要になる。ファ
ジー論理，ニューラル・ネットワークやその他の並行な
アレイ準拠アプリケーションに関しては、ベクタ命令お
よびスケーラ命令の両方に関してデータのコヒーレンシ
を確認するデータ・コヒーレンシ技術およびメカニズム
が必要になり、それにはソフトウェア経費が最小限で済
み、最小限の回路構成を用いて実現できることが必要と
される。 【００１６】最大値および最小値の決定 ファジー論理，ニューラル・ネットワークやその他の並
行なアレイ準拠アプリケーションにより必要とされる通
常の動作は、どのデータ値または２つ以上のデータ値の
グループ内のどのデータ値が最大値に等しいかを決定す
るための比較動作である。同様に、ファジー論理，ニュ
ーラル・ネットワークやその他の並行なアレイ準拠アプ
リケーションにより必要とされる通常の動作は、どのデ
ータ値または２つ以上のデータ値のグループ内のどのデ
ータ値が最小値に等しいかを決定するための比較動作で
ある。 【００１７】符号つきの数（２の補数）と符号なしの数
の両方に対応することが望ましい。また、延長（多重バ
イト）オペランドに対応することが望ましい。ファジー
論理，ニューラル・ネットワークやその他の並行なアレ
イ準拠アプリケーションに関しては、多次元アレイの集
積回路を利用することが望ましいので、集積回路の境界
を越えてこのような最大値および最小値の比較を実行で
きることがさらに望ましい。 【００１８】あるいは、最大値決定または最小値決定を
実行するソフトウェア・ルーチンは、従来の技術による
ソフトウェア命令を用いて実現することもできる。しか
しこのようなソフトウェア・ルーチンには、長いシーケ
ンスの命令が必要になり、実行するのに長い時間がかか
る。また、異なるソフトウェア・プログラムを実行する
集積回路の境界を越えてソフトウェアを拡張することは
困難である。 【００１９】 【課題を解決するための手段】上記の必要性は、本発明
により達成される。従って、集積回路とその方法とがあ
る形態で提供される。本集積回路には、ベクタ命令を実
行することのできるベクタ・エンジンが含まれる。ま
た、本集積回路には、スケーラ命令を実行することので
きるスケーラ・エンジンも含まれる。シーケンサは、ベ
クタ・エンジン内のベクタ命令とスケーラ・エンジン内
のスケーラ命令の両方の実行を制御する。シーケンサ
は、ベクタ・エンジンに接続されてベクタ制御情報を通
信する。シーケンサは、スケーラ・エンジンに接続され
てスケーラ制御情報を通信する。ベクタ・オペランドお
よびスケーラ・オペランドを記憶するための共有メモリ
回路も、この集積回路には含まれる。共有メモリ回路
は、ベクタ・エンジンに接続されてベクタ・オペランド
を通信する。共有メモリ回路は、スケーラ・エンジンに
接続されてスケーラ・オペランドを通信する。 【００２０】これらとその他の特徴，利点は、以下の詳
細な説明と、添付の図面とによりさらに明確に理解され
るだろう。 【００２１】 【実施例】 【００２２】 【目次】 セクション１ 概要 １．１ 主な特徴 １．２ アソシエーション・エンジン・アーキテクチャ
の目標値 １．３ 表記法 【００２３】セクション２ 機能説明 ２．１ アソシエーション・エンジン・システムの概要 ２．１．１ 概要 ２．１．２ マッピング ２．１．３ 全体的なデータの流れ ２．１．４ データの流れ ２．１．５ 初期化 ２．１．６ 入力データ ２．１．７ 部分シナプス結果計算 ２．１．８ 出力データ 【００２４】 ２．２ アソシエーション・エンジン信号の説明 ２．２．１ アソシエーション・エンジン・ピン・アウ
ト ２．２．２ アソシエーション・エンジン・ラン／スト
ップ・モードの動作 ２．２．３ ポート信号 ノース・データ・ポート（ＮＤ［７：０］） ノース制御出力（反転ＮＣＯ） ノース制御入力（反転ＮＣＩ） サウス・データ・ポート（ＳＤ［７：０］） サウス制御出力（反転ＳＣＯ） サウス制御入力（反転ＳＣＩ） イースト・データ・ポート（ＥＤ［７：０］） イースト制御出力（反転ＥＣＯ） イースト制御入力（反転ＥＣＩ） ウェスト・データ・ポート（ＷＤ［７：０］） ウェスト制御出力（反転ＷＣＯ） ウェスト制御入力（反転ＷＣＩ） ２．２．４ ホスト・アクセス制御ライン リード／ライト制御（Ｒ／反転Ｗ） データ・イネーブル（反転ＥＮ） アクセス・タイプ（ＯＰ） ２．２．５ システム・オーケストレーション・ライン ラン／ストップ（Ｒ／反転Ｓ） ビジー（ＢＵＳＹ） ２．２．６ 行列信号 行信号（反転ＲＯＷ） 列信号（反転ＣＯＬ） ２．２．７ その他の信号 システム・バス・クロック（ＣＬＫ） システム・リセット（反転ＲＥＳＥＴ） 割込（反転ＩＮＴＲ） 汎用ポートＩ／Ｏ（ＰＡ［１：０］） プロセッサ・ステータス（ＰＳＴＡＴ［２：０］） ２．２．８ テスト信号 テスト・クロック（ＴＣＫ） テスト・データ入力（ＴＤＩ） テスト・データ出力（ＴＤＯ） テスト・モード選択（ＴＭＳ） テスト・リセット（反転ＴＲＳＴ） ２．２．９ Ｄ．Ｃ．電気特性 ２．２．１０ アソシエーション・エンジン・ピン・ア
ウト 【００２５】２．３ アソシエーション・エンジン・ホ
ストがアクセスできるレジスタ ２．３．１ アソシエーション・エンジン識別レジスタ
（ＡＩＲ） ２．３．２ 算術演算制御レジスタ（ＡＣＲ） ２．３．３ 例外ステータス・レジスタ（ＥＳＲ） ２．３．４ 例外マスク・レジスタ（ＥＭＲ） ２．３．５ 処理要素選択レジスタ（ＰＥＳＲ） ２．３．６ ポート制御レジスタ（ＰＣＲ） ２．３．７ アソシエーション・エンジン・ポート・モ
ニタ・レジスタ（ＡＰＭＲ） ２．３．８ 汎用ポート・レジスタ（ＧＰＰＲ） ２．３．９ 汎用方向レジスタ（ＧＰＤＲ） ２．３．１０ ＩＤＲポインタ・レジスタ（ＩＰＲ） ２．３．１１ ＩＤＲカウント・レジスタ（ＩＣＲ） ２．３．１２ ＩＤＲロケーション・マスク・レジスタ
（ＩＬＭＲ） ２．３．１３ ＩＤＲ初期オフセット・レジスタ（ＩＯ
Ｒ） ２．３．１４ ホスト・ストリーム選択レジスタ（ＨＳ
ＳＲ） ２．３．１５ ホスト・ストリーム・オフセット・レジ
スタ（ＨＳＯＲ） ２．３．１６ ノース−サウス保持レジスタ（ＮＳＨ
Ｒ） ２．３．１７ イースト−ウェスト保持レジスタ（ＥＷ
ＨＲ） ２．３．１８ オフセット・アドレス・レジスタ＃１
（ＯＡＲ１） ２．３．１９ 深さ制御レジスタ＃１（ＤＣＲ１） ２．３．２０ オフセット・アドレス・レジスタ＃２
（ＯＡＲ２） ２．３．２１ 深さ制御レジスタ＃２（ＤＣＲ２） ２．３．２２ 割込ステータス・レジスタ＃１（ＩＳＲ
１） ２．３．２３ 割込マスク・レジスタ＃１（ＩＭＲ１） ２．３．２４ 割込ステータス・レジスタ＃２（ＩＳＲ
２） ２．３．２５ 割込マスク・レジスタ＃２（ＩＭＲ２） ２．３．２６ マイクロシーケンサ制御レジスタ（ＭＣ
Ｒ） ２．３．２７ マイクロシーケンサ・ステータス・レジ
スタ（ＭＳＲ） ２．３．２８ スケーラ・プロセス制御レジスタ（ＳＰ
ＣＲ） ２．３．２９ 命令レジスタ（ＩＲ） ２．３．３０ 命令キャッシュ・ライン有効レジスタ
（ＩＣＶＲ） ２．３．３１ プログラム・カウンタ（ＰＣ） ２．３．３２ ＰＣ境界レジスタ（ＰＢＲ） ２．３．３３ 命令キャッシュ・タッグ＃０（ＩＣＴ
０） ２．３．３４ 命令キャッシュ・タッグ＃１（ＩＣＴ
１） ２．３．３５ 命令キャッシュ・タッグ＃２（ＩＣＴ
２） ２．３．３６ 命令キャッシュ・タッグ＃３（ＩＣＴ
３） ２．３．３７ スタック・ポインタ（ＳＰ） ２．３．３８ 第１レベル・スタック（ＦＬＳ） ２．３．３９ リピート開始レジスタ（ＲＢＲ） ２．３．４０ リピート終了レジスタ（ＲＥＲ） ２．３．４１ リピート・カウント・レジスタ（ＲＣ
Ｒ） ２．３．４２ グローバル・データ・レジスタ（Ｇ
［０］〜Ｇ［７］） ２．３．４３ グローバル・ポインタ・レジスタ（Ｐ
［０］〜Ｐ［７］） ２．３．４４ 例外ポインタ表 ２．３．４５ 入力データ・レジスタ（ＩＤＲ） ２．３．４６ ベクタ・データ・レジスタ（Ｖ［０］〜
Ｖ［７］） ２．３．４７ ベクタ・プロセス制御レジスタ（ＶＰＣ
Ｒ） ２．３．４８ 入力タッグ・レジスタ（ＩＴＲ） ２．３．４９ 命令キャッシュ（ＩＣ） ２．３．５０ 係数メモリ・アレイ（ＣＭＡ） 【００２６】２．４ アソシエーション・エンジン・マ
イクロコードがアクセス可能なレジスタ ２．４．１ 入力データ・レジスタ（ＩＤＲ） ２．４．２ ベクタ・エンジン・レジスタ 係数メモリ・アレイ（ＣＭＡ） ベクタ・データ・レジスタ（Ｖ［０］〜Ｖ［７］） ベクタ・プロセス制御レジスタ（ＶＰＣＲ） ２．４．３ マイクロシーケンサ制御レジスタ 命令レジスタ（ＩＲ） プログラム・カウンタ（ＰＣ） スタック・ポインタ（ＳＰ） 第１レベル・スタック（ＦＬＳ） リピート開始レジスタ（ＲＢＲ） リピート終了レジスタ（ＲＥＲ） リピート・カウント・レジスタ（ＲＣＲ） ２．４．４ スケーラ・エンジン・レジスタ グローバル・ポインタ・レジスタ（Ｐ［０］〜Ｐ
［７］） グローバル・データ・レジスタ（Ｇ［０］〜Ｇ［７］） スケーラ・プロセス制御レジスタ（ＳＰＣＲ） ２．４．５ アソシエーション・エンジン制御レジスタ アソシエーション・エンジン識別レジスタ（ＡＩＲ） 算術演算制御レジスタ（ＡＣＲ） 例外ステータス・レジスタ（ＥＳＲ） 例外マスク・レジスタ（ＥＭＲ） 処理要素選択レジスタ（ＰＥＳＲ） ポート制御レジスタ（ＰＣＲ） アソシエーション・エンジン・ポート・モニタ・レジス
タ（ＡＰＭＲ） 汎用ポート・レジスタ（ＧＰＰＲ） 汎用方向レジスタ（ＧＰＤＲ） ＩＤＲポインタ・レジスタ（ＩＰＲ） ＩＤＲカウント・レジスタ（ＩＣＲ） ＩＤＲロケーション・マスク・レジスタ（ＩＬＭＲ） ＩＤＲ初期オフセット・レジスタ（ＩＯＲ） 【００２７】２．５ アソシエーション・エンジン・マ
イクロコード命令セットの概要 ２．５．１ 命令のタイプ ２．５．２ 使用されるノーテイション ２．５．３ マイクロコード命令フォーマット データ・フォーマット レジスタの選択 ２．５．４ スタック・ポインタ用例 ２．５．５ ＩＤＲへのアクセス ２．５．６ ベクタ・プロセス制御レジスタ ２．５．７ スケーラ・プロセス制御レジスタ ２．５．８ 符号つきの動作と符号なしの動作 ２．５．９ 飽和動作と不飽和動作 ２．５．１０ アソシエーション・エンジン・システム
制御動作 ２．５．１１ ベクタ・エンジン・データ移動 drotmov 命令の説明 dsrot 命令の説明 ２．５．１２ ベクタ・エンジン・データ動作 右ローテイト／左シフト命令のまとめ 下向きシフト動作の説明 vmin/vmax 命令の説明 ２．５．１３ ベクタ・エンジン条件付き動作 ＶＴビットおよびＶＨビットに関する条件付き命令の効
果 右ローテイト命令および左シフト命令のまとめ ２．５．１４ スケーラ・エンジン・データ移動 ２．５．１５ スケーラ・エンジン・データ動作 ２．５．１６ スケーラ・エンジン・プログラムの流れ
制御動作 ２．５．１７ repeatおよびrepeate 命令の説明 repeatループ終了時の流れの変更 repeatループ終了時のベクタ条件 ２．５．１８ 拡張ビットと多重バイト動作の実行 ２．５．１９ 多重バイト動作の説明 多重バイト加算 多重バイト減算 多重バイト比較 ｘＸ０およびｘＸ１に関するＶＩＦの依存性 多重バイト最大値 多重バイト最小値 多重バイト左算術演算シフト 多重バイト右算術演算シフト 多重バイト・ネゲーション 多重バイト・ポインタの増分 多重バイト・ポインタの減分 ２．５．２０ プロセス計算制御 ２．５．２１ ＰＥ処理に対するＶＰＣＲ ＶＨビット
とＶＴビットの効果 ２．５．２２ 命令実行回数 ２．５．２３ アソシエーション・エンジン・ミッシン
グ命令 【００２８】セクション３ アソシエーション・エンジンの動作原理 ３．１ 情報の流れと編成 【００２９】３．２ 命令パイプライン ３．２．１ 命令パイプラインの休止 ３．２．２ 命令パイプラインの休止優先順位 【００３０】３．３ 命令およびデータ・メモリ ３．３．１ 命令キャッシング ３．３．２ ＣＭＡとＭＭＡのマッピング ３．３．３ ＣＭＡに対する直接アクセスと反転アクセ
ス ３．３．４ ＣＭＡ空間の配置 例＃１：データ記憶のみに用いられるＣＭＡ 例＃２：命令キャッシュ，ＰＣおよびＣＭＡページ 例＃３：プログラムおよびデータに用いられるＣＭＡ 例＃４：シフトしたプログラム 例＃５：例＃４にジャンプ・テーブルを追加 例＃６：例＃４にＣＭＡスタックを追加 例＃７：例＃４にベクタおよびスケーラ記憶を追加 例＃８：全部を一緒にする 【００３１】３．４ アソシエーション・エンジンの初
期化 【００３２】３．５ ポート動作 ３．５．１ ホスト転送モード ランダム・アクセス・モード ホスト・ストリーム・アクセス・モード ３．５．２ アソシエーション・エンジン転送モード 入力インデックス付け ＩＬＭＲを用いる例 入力タッグ付け ３．５．３ アソシエーション・エンジンのためのホス
ト・メモリ・マップ 【００３３】３．６ アソシエーション・エンジン動作 ３．６．１ アソシエーション・エンジンの概観 ３．６．２ ホストとアソシエーション・エンジンの対
話の詳細な説明 入力有効ビット 充てん後計算 充てん中計算 アソシエーション・エンジンとアソシエーション・エン
ジン’との対話 ３．６．３ 命令の流れのアソシエーション・エンジン
の詳細 ３．６．４ アソシエーション・エンジン例外モデル リセット例外 スケーラ例外 ベクタ例外 ポート・エラー例外 複数ポート割込エラー例外 ３．６．５ マイクロコード・プログラム構造 初期化とルーピング 複数ループ ２つのアソシエーション・エンジン間での信号機伝達 条件付き実行 【００３４】３．７ マイクロコードにより開始された
ポート・ライト動作 【００３５】３．８ アソシエーション・エンジン・バ
ス・コンフィギュレーション ３．８．１ アソシエーション・エンジン・ポート・ス
イッチおよびタップ ３．８．２ バス・ポート衝突およびエラー アソシエーション・エンジン衝突条件 アソシエーション・エンジン競合条件 アソシエーション・エンジン挟み込み アソシエーション・エンジン・スイッチ競合 ３．８．３ アソシエーション・エンジン・リング・コ
ンフィギュレーション ３．８．４ 二次元アソシエーション・エンジン・コン
フィギュレーション 【００３６】セクション４ アソシエーション・エンジン・バス動作 ４．１ アソシエーション・エンジン・ポート・タイミ
ング ４．１．１ ホスト・ランダム・アクセス ４．１．２ ホスト・ランダム・アドレス転送ウェスト
からイーストへ ４．１．３ ホスト・ランダム・アドレスおよびデータ
転送ノースとサウス ４．１．４ ホスト・ランダム・アドレス／早期終了の
あるデータ転送ノース／サウス ４．１．５ ホスト・ストリーム・リード ４．１．６ ホスト・ストリーム・ライト・アクセス 【００３７】４．２ アソシエーション・エンジン・マ
スタ動作 ４．２．１ 全有効データのアソシエーション・エンジ
ン・ライト動作 ４．２．２ 部分有効データのアソシエーション・エン
ジン・ライト動作 ４．２．３ アソシエーション・エンジン・ライト衝突
タイミング 【００３８】４．３ その他のタイミング ４．３．１ アソシエーション・エンジン反転ＢＵＳＹ
出力タイミング ４．３．２ ラン／ストップ介入のあるアソシエーショ
ン・エンジン・ライト・タイミング ４．３．３ 割込タイミング ４．３．４ リセット・タイミング ４．３．５ ＩＥＥＥ１１４９．１テスト・アクセス・
ポート（ＴＡＰ）タイミング 【００３９】セクション５ 特定のトピックスの概要 ５．１ 飽和保護 ５．２ データ・プロセッサ間の通信：スイッチとタッ
プ ５．３ 多重ポート・データ・プロセッサ ５．４ データ・プロセッサにおける延長動作 【００４０】５．５ データ・プロセッサにおけるデー
タ移動動作 ５．５．１ 命令dadd, daddp, dmin, dminp, dmaxおよ
びdmaxp ５．５．２ 命令dsrot 【００４１】５．６ 命令の多重レベル条件付き実行 ５．６．１ 命令vif, velseおよびvendif ５．６．２ 命令dskip およびdskipe ５．６．３ 命令repeatおよびrepeate 【００４２】５．７ データ・プロセッサ・アーキテク
チャ ５．８ 着信データをデータ・プロセッサにロードする ５．９ データ・プロセッサのための休止技術およびメ
カニズム 【００４３】５．１０ 最大値と最小値の決定 ５．１０．１ 命令colmax, rowmax, locmax, colmin,
rowminおよびlocmin ５．１０．２ 命令vmaxp, vmax, vminpとvmin, maxp,
max, minp とmin 【００４４】５．１１ 係数メモリ・アレイ（ＣＭＡ）
１４に対する反転アクセス 【００４５】 【用語集】アソシエーション・エンジン：アソシエーシ
ョン・エンジン。 【００４６】アソシエーション・エンジン’：２台以上
のアソシエーション・エンジンを持つシステムにおいて
は、各アソシエーション・エンジンが異なるマイクロコ
ードを持つことができる。プライム記号（ダッシュ）
は、マイクロコードのこの差異を表すために用いられ
る。 【００４７】アソシエーション・エンジン（複数形）：
アソシエーション・エンジンの複数形。２台以上のアソ
シエーション・エンジン。 【００４８】アソシエーション・エンジン・チェーン：
反転ｘＣＯ／反転ｘＣＩデイジー・チェーン制御信号に
よりリンクされているアソシエーション・エンジンのグ
ループ。 【００４９】バンク：入力ベクタを処理するアソシエー
ション・エンジンのグループ。バンクの数を増やすと、
出力ニューロンの数が増える。アソシエーション・エン
ジンがｘ−ｙマトリクスに配列されているとすると、バ
ンクはそのマトリクス内の行と類似のものである。スラ
イスの定義と比較されたい。 【００５０】ブロードキャスト：この用語は、ラン・モ
ード・ストリーム・ライト動作と同義語である。すなわ
ち、データは１つのソース（アソシエーション・エンジ
ンまたは外部のデータ・ソース）から、複数のアソシエ
ーション・エンジンに、ストリームの形で（外部転送ア
ドレスなし）転送される。この用語はラン・モード・ス
トリーム・ライトのみに適用され、ラン・モード・スト
リーム・リードには適用されないので注意すること。こ
れは、ラン・モード中は、データは、アソシエーション
・エンジン内に書き込む、あるいはアソシエーション・
エンジンから書き出すことができるが、アソシエーショ
ン・エンジンから読むことはできないためである。アソ
シエーション・エンジンからデータを読むためには、デ
バイスをストップ・モード（Ｒ／反転Ｓ＝０）にしなけ
ればならない。 【００５１】ラン・モード動作中（Ｒ／反転Ｓ＝１）
は、ブロードキャスト動作のデスティネーションは、受
信デバイス（群）の入力データ・レジスタ（ＩＤＲ）で
ある。ストップ・モード動作中（Ｒ／反転Ｓ＝０）は、
ブロードキャスト動作のデスティネーションは、ホスト
・ストリーム選択レジスタ（ＨＳＳＲ）内のＬＳ［３：
０］ビットの指定により示される。 【００５２】衝突：アソシエーション・エンジンの衝突
は、外部ポートのアクセスがwrite マイクロコード命令
と衝突したときに起こる（ラン・モードのみ）。この条
件は、衝突のあるポートに関するタップ設定に依存す
る。write マイクロコード命令は常に中断される。衝突
が検出されると、ポート・エラー例外処理が行われる。 【００５３】充てん中計算：マイクロシーケンサ入力デ
ータに計算を重複させながら、入力データ・レジスタ
（ＩＤＲ）を入力データで充てんする方法である。 【００５４】競合：アソシエーション・エンジンの競合
は、２つ以上のソースが同時にＩＤＲにアクセスしよう
としたときに起こる。現在異なるソースには：１）１つ
以上のポート；２）vstorei, vwritelまたはwritel命令
が含まれる。この条件は主に、ラン・モード中に問題に
なり、タップ設定に依存する。競合が検出されると、ポ
ート・エラー例外処理が起こる。 【００５５】例外：アソシエーション・エンジン例外
（ラン・モードのみ）は、通常のシステム内で起こりう
るいくつかのシステム・イベントの１つである。アソシ
エーション・エンジンが応答する例外のタイプは、オー
バーフロー，ゼロによる除算およびポート・エラーであ
る。例外ベクタ表が、命令メモリの最初の部分に含まれ
ている。 【００５６】ホスト：アソシエーション・エンジンのハ
ウスキーピング機能の責を負うアソシエーション・エン
ジンの外部にある制御メカニズム。これらの関数には、
アソシエーション・エンジンの初期化，データの入力，
アソシエーション・エンジンが発生した割込の処理など
が含まれる。 【００５７】入力フレーム：入力データのセット全体。
出力前に必要な量のデータを生成することができる。パ
イプライン化を適切に用いることにより、入力フレーム
を重複させてより大きなスループットを得ることができ
る。 【００５８】入力インデックス付け：連続シーケンスの
入力サンプルを入力データ・レジスタ（ＩＤＲ）にロー
ドすることができる入力捕捉メカニズム。 【００５９】入力タグ付け：非連続シーケンスの入力サ
ンプルを入力データ・レジスタ（ＩＤＲ）にロードする
ことができる入力捕捉メカニズム。 【００６０】入力ベクタ：アソシエーション・エンジン
・サブシステムが結果を生成するために必要とする入力
サンプルの総数。 【００６１】出力関数：フィードフォワード・ニューラ
ル・ネットワーク内の各ニューロンの出力に適用される
関数。この関数はＳ字形スカッシュ関数の形をとること
が多い。この関数は、他のすべてのアソシエーション・
エンジンの部分シナプス結果が収集されたときに１つの
アソシエーション・エンジンにより実行することができ
る。単一のアソシエーション・エンジンによりこの関数
が実行される様子の詳細については、セクション３．
６．２．４アソシエーション・エンジンとアソシエーシ
ョン・エンジン’との対話を参照のこと。 【００６２】部分シナプス結果：入力フレームの一部に
伝播関数を適用することにより得られる結果。ネットワ
ーク内に入る入力サンプルの総数が６４未満（１つのア
ソシエーション・エンジンが処理することのできる最大
数）である場合は、１つのアソシエーション・エンジン
が入力フレーム全体に関して動作することができ（１つ
のニューロンに適用される）、そのために総シナプス結
果を計算することができる。 【００６３】入力サンプルの総数が６４より大きい場合
は、アソシエーション・エンジンは入力フレームの一部
に伝播関数を適用することができるので、各ニューロン
について部分シナプス結果が計算される。各ニューロン
について総シナプス結果を生成するためにこれらの部分
シナプス結果をすべて収集することは、単一のアソシエ
ーション・エンジンの責務である。 【００６４】ポート：アソシエーション・エンジン上の
４個の可能な外部バス・ポートのうちの１つ。ノース，
サウス，イーストおよびウェストがある。 【００６５】伝播関数：ネットワークの出力を計算する
ために用いられる関数。最も簡単な例は、入力と連結重
み（connecting weights）の積の和、すなわちΣＩｉＸ
Ｗｉｊである。 【００６６】アソシエーション・エンジン・システムに
おいては、アソシエーション・エンジンは部分伝播関数
を実行する（各アソシエーション・エンジンは入力の一
部しか用いることができないため）。これらの部分伝播
関数（部分シナプス結果ともいう）をすべて収集し、そ
れらを合計して完全な伝播関数を形成することが１つの
アソシエーション・エンジンの責務である。この関数の
詳細については、セクション３．６．２．４アソシエー
ション・エンジンとアソシエーション・エンジン’との
対話を参照のこと。 【００６７】飽和：アソシエーション・エンジンにおけ
る多くの算術演算命令は結果を飽和させる。これは結果
をロールオーバーさせる命令と対比される。このような
２つの異なる動作モードを持つ利点の１つに、多重バイ
ト動作があり、この場合はより下位のバイトが飽和を起
こさない命令を用いて（すなわちより下位のバイトが、
結果をロールオーバーさせるような動作を実行する）、
最上位バイトにおける動作により結果が飽和する。次の
ような符号なしの演算を考える。 【００６８】飽和：＄ＦＦ＋＄０２＝＝＞＄ＦＦ（オー
バーフローがセットされる） 不飽和：＄ＦＦ＝＄０２＝＝＞＄０１（オーバーフロー
がセットされる） 符号つきのモードでは飽和は別の動作をするので留意す
ること。詳細については、セクション２．５．９飽和動
作と不飽和動作を参照のこと。 【００６９】シャドウ・レジスタ：アソシエーション・
エンジン・レジスタのいくつかは、初期値を指定するた
めに用いられる。これらのレジスタには、隠された（シ
ャドウ）レジスタが備えられ、初期値を定期的に持つ。
シャドウ・レジスタに対するアソシエーション・エンジ
ン・レジスタには：ＩＰＲ，ＩＣＲ，ＯＡＲ１，ＤＣＲ
１，ＯＡＲ２，ＤＣＲ２がある。ＩＰＲとＩＣＲとは、
ラン・モード・ストリーミング動作中に用いられる一次
レジスタである。ＯＡＲ１，ＤＣＲ１，ＯＡＲ２および
ＤＣＲ２は、ストップ・モード・ストリーミング動作中
に用いられる一次レジスタである。シャドウ・レジスタ
の概念により、ストリーミング動作中に用いられるレジ
スタの再初期化が迅速にできる。 【００７０】シェルフ：１つのＳＩＭＤエンジンとその
関連係数値の一般的な名前。ニューラル・ネットワーク
・アプリケーションでアソシエーション・エンジンが用
いられる場合は、シェルフをニューロンと考えることが
できる。アソシエーション・エンジンをファジー論理ア
プリケーションで用いる場合は、シェルフはファジー・
メンバーシップ関数と考えることができる。 【００７１】ＳＩＭＤ：単一命令複数データ。この言葉
は、アソシエーション・エンジンの状態制御メカニズム
を説明するための形容詞として用いられる。この言葉
は、アソシエーション・エンジンのすべてのＡＬＵセク
ションの行動を調整する単一の命令ストリームがあるこ
とを示す。 【００７２】ＳＩＭＤベクタ・エンジン：アソシエーシ
ョン・エンジンのＡＬＵセクション。アソシエーション
・エンジンには、６４個の計算ブロックがあり、これら
は入力データ・レジスタ（ＩＤＲ）および係数メモリ・
アレイ（ＣＭＡ）に置かれたデータに関して動作する。
これらの動作の結果はベクタ・レジスタ（Ｖ０〜Ｖ７）
に記憶することができる。ＳＩＭＤスケーラ・エンジ
ン：アソシエーション・エンジンの状態制御部分。ＳＩ
ＭＤスケーラ・エンジンは、命令キャッシュ（ＩＣ）か
ら命令を読んで、これらの命令を用いてＳＩＭＤスケー
ラ・エンジンとＳＩＭＤベクタ・エンジンで実行される
動作を制御する。 【００７３】スライス：２つ以上のバンクを有するアソ
シエーション・エンジン・サブシステムにおいては、ス
ライスとは入力ベクタの同じ部分を同時に受け入れるア
ソシエーション・エンジンのグループである。スライス
の数を増やすと、入力の数が増える。アソシエーション
・エンジンがｘ−ｙマトリクスに配列されているとする
と、スライスはマトリクス内の列と類似のものである。
バンクの定義と比較されたい。 【００７４】ストリーミング：アドレス・バス上で明確
なアドレッシングを行わずにアソシエーション・エンジ
ン・サブシステム内に情報を「注ぎ込む」あるいはサブ
システムから「吸い出す」ことができるアクセス・モー
ド。その代わりにアドレス情報は、ＯＡＲ，ＤＣＲおよ
びＨＳＯＲレジスタから来る。この動作により、ソフト
ウェア上では、アソシエーション・エンジン・サブシス
テムのよりトランスペアレントな成長が可能になる。 【００７５】スイッチ：２つの対向ポートを接続する内
部回路。データがスイッチを通過すると、データの伝送
に１クロック・サイクルの遅延が加わる。 【００７６】タップ：現在のリードまたはライト・サイ
クル（ポートにおける）が、ＩＤＲレジスタのロケーシ
ョンにアクセスすることを可能にする内部回路。また、
このメカニズムにより、アソシエーション・エンジン
は、ポート・スイッチ接続によりアソシエーション・エ
ンジン内を通過する可能性のあるデータ転送をスヌープ
することもできる。 【００７７】セクション１ 概要 【００７８】アソシエーション・エンジン（アソシエー
ション・エンジン）は、モトローラ社により開発され、
ニューラル・ネットワーク，ファジー論理および種々の
並行計算アプリケーションに対する完ぺきに統一された
アプローチを形成する単一チップ・デバイスである。本
書は、スタンドアロン・デバイスおよび複数のアソシエ
ーション・エンジンにより構成されるシステムの一部と
してのアソシエーション・エンジンの機能説明および動
作を説明する。マイクロコード化されたＳＩＭＤ（単一
命令複数データ）エンジンとして実現されると、アソシ
エーション・エンジンは、既存のニューラル・ネットワ
ーク・パラダイム，ファジー論理アプリケーションおよ
び並行計算アルゴリズムの多くを、最低限のホストＣＰ
Ｕの介入により支援できるだけの充分な融通性を持つ。
このチップは、初期の開発段階において、特定のニュー
ラル・ネットワークおよびファジー論理アプリケーショ
ンを行うために顧客により用いられる構築ブロックとし
て開発されている。長期的な目標は、オンチップ相互接
続のためのインターモジュール・バス（ＩＭＢ）上で、
アソシエーション・エンジンの全部または一部を用い
て、特定のアプリケーションを適切なＭＣＵに統合する
ことである。 【００７９】セクション１．１ 主な特徴 【００８０】・単一レイヤ・アプリケーションに関して
スケーリングが可能：アーキテクチャは、入力フレーム
幅と、出力数の両方においてスケーリングが可能であ
る。 ・複数レイヤ・アプリケーションに関してスケーリング
が可能：アソシエーション・エンジンのグループを、共
に継目なしに（最小限の外部相互接続論理部で）縦続接
続して、最小限のＣＰＵ介入によりレイヤ間データを伝
達することができる。 ・各アソシエーション・エンジンは、ＣＰＵ／ＭＣＵと
直接通信を行いながら、別のアソシエーション・エンジ
ンに供給することができる。 ・独自のバス・スイッチとタップ構造により、効率的な
データ転送を行う。 ・最大６４個の８ビット入力ｘ６４出力まで対応。 ・個々のアプリケーションに「カスタム・フィット」す
るモジュラー設計。 ・オンチップ学習に対応。 ・ファジー論理アルゴリズムに対応。 ・共通ＣＰＵインターフェース。 ・マイクロコード化されたＳＩＭＤエンジンで電力を供
給して、汎用性を得る。 ・ユーザによるプログラミング可能なマイクロコード。 ・標準インターフェース・プロトコルに対応して、ＣＰ
ＵまたはＭＣＵに対する直接接続が可能。 ・すべての内部ロケーションとの単一クロックのリード
およびライト・サイクル（ストリーム・モード）に対
応。 ・すべての内部ロケーションとの３個のクロックのリー
ドおよびライト・サイクル（ランダム・モード）に対
応。 ・アソシエーション・エンジン群をチェーン化して、最
大２１６−１ ８ビット ・サンプルの入力データ・フレーム幅に対応することが
できる。 ・各処理要素には、専用のＡＬＵハードウェアが含ま
れ、すべてのデータに関して同時に並行計算が可能にな
っている。 ・ＩＥＥＥ１１４９．１境界スキャン・アーキテクチャ
（ＪＴＡＧ）に対応。 【００８１】セクション１．２ アソシエーション・エ
ンジン・アーキテクチャの目標値 【００８２】・最小クロック周波数：ＤＣ ・最大クロック周波数：２０ＭＨｚ ・最大ワット損：４００ｍｗ＠５ｖ ・３．３ｖ動作 ・パッケージ・タイプ：８４ピン・リードレス・チップ
・キャリア（ＬＣＣ） ・パッケージ寸法：２８ｍｍ ｘ ２８ｍｍ 【００８３】セクション１．３ 表記法 【００８４】 本書で用いられる用例は、以下のとおりである： ・バイト順序−−レジスタ・セットに関する説明の場合
は（グループに２つ以上のレジスタが含まれている場
合）、レジスタ・セットは、ＩＤＲ［６３：０］のよう
に、アレイ・ノーテイション内に最上位のレジスタが最
初に書き込まれ、最下位のレジスタが最後に書き込まれ
る。６４個の入力データ・レジスタのセット全体は、通
常ＩＤＲと呼ばれる。 ・ビット順序−−信号ピンのグループまたはレジスタ・
ビットのグループに関する説明の場合は、最上位ビット
が最大値を有し、最下位ビットが最小値を有する。その
ため、ＰＳＴＡＴ［２：０］のようなノーテイション
は、ＰＳＴＡＴ信号ラインが３個あり、そのうち最上位
のものはＰＳＴＡＴ［２］であることを示す。 ・名前の表記法 信号名は、大文字のボールド体で表す。ビット名は、大
文字のイタリック体で表す。レジスタ名は、大文字のボ
ールドイタリック体で表す。マイクロコード命令名は、
小文字のボールド体で表す。 ・ポート名の表記法 Ｎ，Ｓ，Ｅ，Ｗの４個のポートがある。ポートの一部で
ある信号には、前にｘがつく。そのため、ｘＣＩという
ノーテイションは、すべてのｘＣＩ信号（ＮＣＩ，ＳＣ
Ｉ，ＥＣＩ，ＷＣＩ）を指す。 【００８５】セクション２ 機能説明 【００８６】セクション２．１ アソシエーション・エ
ンジン・システムの概要 セクション２．１．１ 概要 本セクションでは、アソシエーション・エンジン動作の
高度な概要を示す。また、このチップにより支援される
データの流れとパイプライン化の背景にある概念も説明
する。本書は、このチップ・セットが用いられるアプリ
ケーションの種類について読者が一般的な理解を持って
いるという前提で書かれている。アソシエーション・エ
ンジンは、並行アルゴリズム，ファジー論理およびニュ
ーラル・ネットワークの処理に効果的に用いることので
きる汎用計算エンジンとして設計されている。しかし、
本セクションでは、ニューラル・ネットワークのアーキ
テクチャとアソシエーション・エンジンのアーキテクチ
ャとの関連について述べる。これは、基本的なニューラ
ル・ネットワーク構造が比較的単純であるためである。
また、これは本来スケーリングが可能で、アソシエーシ
ョン・エンジンのスケーリング性能を評価しやすくして
いる。 【００８７】ファジー論理およびニューラル・ネットワ
ークの理解と実現とは、いくつかの興味深い、難しい問
題を提示する傾向がある。多くの参加者がそれぞれの用
語と概念の定義を発明して用いているために、これらの
問題は主に用語と概念の標準化がなされていないために
起こって来る。この理由により、従来のニューラル・ネ
ットワークからアソシエーション・エンジン・チップへ
のマッピングを簡単に説明すると役立つだろう。その後
で、ホスト（アソシエーション・エンジン・チップの動
作を制御する任意のインテリジェント・ソース）とアソ
シエーション・エンジン・チップとの間のデータの流れ
と、多重レイヤ・ニューラル・ネットワークにおけるレ
イヤ間の転送に関して説明する。 【００８８】セクション２．１．２ マッピング アソシエーション・エンジン・チップの能力と融通性を
よりよく理解するために、従来のニューラル・ネットワ
ークとアソシエーション・エンジン・アーキテクチャと
の間のマッピングを説明する。この説明は、種々の複雑
さを持つ４つの異なる例に焦点をあて、読者の理解を得
ようとする。これらの例のために選択された入力および
出力の数は任意であり、サイズの感覚を与えるためだけ
のものである。 【００８９】アソシエーション・エンジンは、最大６４
個の８ビット入力に対応し、最大６４個の出力を生成す
るように編成されている。６４未満の入力と６４未満の
出力とを必要とするアプリケーションについては、単一
のアソシエーション・エンジンで必要な構造を充分に実
現する。これらの要件を越えるアプリケーション（６４
個の８ビット入力および／または６４個の出力よりも大
きい）については、構造を実現するために、アソシエー
ション・エンジンの数を変えることが必要になる。以下
の例は、これらのアプリケーションを実現するために必
要な異なるアソシエーション・エンジンの編成を示すた
めに用いられる。 【００９０】例１：４２入力ｘ３５出力のフィードフォ
ワード・ネットワーク 図１ないし図３は、従来のニューラル・ネットワーク
図，論理的アソシエーション・エンジン図および物理的
アソシエーション・エンジン図を用いて、４３入力と３
５出力を必要とする単一のレイヤのフィードフォワード
・ネットワークを図示する。この実行例は、ただ１つの
アソシエーション・エンジンしか必要としない。ホスト
は、４２バイトのデータをアソシエーション・エンジン
に転送し、伝播関数が適用されて、３５個の出力が生成
される。１つのアソシエーション・エンジンは、最大６
４出力に対応することができる。図１および本書の中で
はどこでも、入力レイヤは何の計算関数も実行しない点
に留意すること。これは分配レイヤとして機能するに過
ぎない。 【００９１】例２：１０２入力ｘ３５出力のフィードフ
ォワード・ネットワーク 図４ないし図６は、１０２入力と３５出力を持つフィー
ドフォワード・ネットワークの従来図，論理図および物
理図である。図６に示されるように、２機のアソシエー
ション・エンジンが必要とされる。これらのアソシエー
ション・エンジン群は、入力データ・ストリームと直列
に接続され、アソシエーション・エンジン０がデータ入
力０〜６３を処理し、アソシエーション・エンジン１が
データ入力６４〜１０１を処理する。アソシエーション
・エンジン１はまた、部分シナプス結果の集合（アソシ
エーション・エンジン０とそれ自身からの）を実行し、
３５の出力を生成する。アソシエーション・エンジン０
およびアソシエーション・エンジン１は、バンクを形成
する。マイクロコード・プログラミングを容易にするた
めに、第３のアソシエーション・エンジンを配置して集
合および出力関数を実行することが望ましい。 【００９２】例３：４２入力ｘ６９出力のフィードフォ
ワード・ネットワーク 図７ないし図９は、４２入力および６９出力を必要とす
るフィードフォワード・ネットワークを示す。この実行
例は、２機のアソシエーション・エンジンを必要とす
る。アソシエーション・エンジン群は入力データ・スト
リームと並列に接続され、両方のアソシエーション・エ
ンジンが入力データを同時に受け取る。図９に示される
ように、アソシエーション・エンジン０とアソシエーシ
ョン・エンジン１とが１つのスライスを形成する。 【００９３】例４：７３入力ｘ６９出力のフィードフォ
ワード・ネットワーク 図１０ないし図１２は、７３入力と６０出力を必要とす
る実行例を示す。この実行例は、作業を行うために４機
のアソシエーション・エンジンを必要とする。スライス
０では、アソシエーション・エンジン０とアソシエーシ
ョン・エンジン２とが接続されて入力データ０〜６３を
処理する。スライス１では、アソシエーション・エンジ
ン１とアソシエーション・エンジン３が接続されて入力
データ６４〜７２を処理する。スライス０は、スライス
１と効果的に直列に接続されて、６４入力を越える入力
データ・ストリームを処理する。アソシエーション・エ
ンジン０とアソシエーション・エンジン１とが接続され
てバンク０を形成し、これが出力０〜６３に対応する。
アソシエーション・エンジン２とアソシエーション・エ
ンジン３とが接続されてバンク１を形成し、これが出力
６４〜６８に対応する。 【００９４】例５：６３入力ｘ２０の隠されたレイヤｘ
８出力のフィードフォワード・ネットワーク 図１３ないし図１５は、２レイヤ・フィードフォワード
・ネットワークを示す。入力レイヤは、隠されたレイヤ
に対する入力データの分配点としてのみ機能する。隠さ
れたレイヤは６３個の入力と２０個の出力とで構成され
る。隠されたレイヤからの２０の出力は、出力レイヤの
すべての入力に等分に分配される。出力レイヤは、２０
個の入力と８個の出力とで構成される。アソシエーショ
ン・エンジン０は１つのバンク（バンク０）を形成し、
これが入力レイヤと隠されたレイヤとを実現する。これ
らのレイヤは、ホストから６３の入力サンプルを取り出
し、データに関してネットワーク変形関数を実行し、次
に２０の出力を出力レイヤに転送する。レイヤ３は、１
つのバンク（バンク１）で構成される。バンク１（アソ
シエーション・エンジン１）は、隠されたレイヤにより
供給される２０の入力に関して動作し、そのデータに別
のネットワーク変形関数を実行し、出力０〜７を生成す
る。アソシエーション・エンジンとその動作についての
詳細は、セクション３のアソシエーション・エンジンの
動作原理を参照されたい。 【００９５】セクション２．１．３ 全体的なデータの
流れ アソシエーション・エンジンは、前述の例に見られるよ
うに、種々の方法で構築することができる。最も単純な
構造（アソシエーション・エンジン１機）からより複雑
な実行例まで、データの流れは一貫している。データ
は、ホストからアソシエーション・エンジンへ、アソシ
エーション・エンジンからアソシエーション・エンジン
・ダッシュ（アソシエーション・エンジン’）へ、アソ
シエーション・エンジン’からホストへ、あるいは多重
レイヤ・アプリケーションでは別のレイヤへと流れる。
各アソシエーション・エンジン・デバイスは独自の番号
を持っているが、ダッシュ・ノーテイション（アソシエ
ーション・エンジン’）を用いて、異なるマイクロプロ
グラム内容または関数をもつアソシエーション・エンジ
ンを区別する。異なるマイクロコードをもつ複数のアソ
シエーション・エンジンを用いることは、１つのチップ
・タイプを広範囲のアプリケーションおよび関数に用い
ることができるために、非常に強力な特徴であることを
再度述べる。 【００９６】アソシエーション・エンジンには、それぞ
れＮ，Ｓ，Ｅ，Ｗとラベルのついたノース，サウス，イ
ーストおよびウェストの専用ポートがある。アソシエー
ション・エンジン・アレイにホストがアクセスする間、
ポートはアソシエーション・エンジン／ホストに対して
アドレスおよびデータ情報を供給する専門の関数を行
う。プログラム制御のもとでは、すべてのポートが同一
の基本的な転送プロトコルを用いて、レイヤ間またはレ
イヤ内での通信を実行する際に互いに相互接続されるよ
うになっている。次のセクションでは、これらのポート
を通じたデータの流れの概要について説明する。図１６
がデータの流れに説明に関して参照される。 【００９７】セクション２．１．４ データの流れ サブシステム内の各アソシエーション・エンジンは、外
部インターフェース回路を通じてホスト・システムから
アドレス，データおよび制御刺激を受け取る。すべての
初期化，ステータス監視および入力は、このインターフ
ェースを通過する。図１６では、ホスト・インターフェ
ースはウェスト・ポートおよびサウス・ポートに接続さ
れている。アソシエーション・エンジン群とホストとの
間でデータを転送するためのいくつかのプログラミング
可能なモードがあるが、これらについては後のセクショ
ンで詳細に説明する。あるデータ転送モードは、初期
化，ステータス・チェック，係数メモリ・アレイ（ＣＭ
Ａ）の準備または計算を行う動作用データの入力など特
定の関数を行うために他のモードよりも適している。本
セクションでは、動作用データの入力に関する説明を除
き、各関数に適した転送モードについては述べない。こ
れらの転送モードの詳細は、セクション２．２，アソシ
エーション・エンジン信号の説明およびセクション３，
アソシエーション・エンジンの動作原理に説明する。ま
たアソシエーション・エンジンには他の多くのプログラ
ミング可能な機能が含まれるが、これらについても後述
する。 【００９８】セクション２．１．５ 初期化 動作用データをアソシエーション・エンジンに入力する
前に、デバイスの主要部分の多くを初期化しなければな
らない。アソシエーション・エンジンのデフォルト値の
定義については、ホストがアソシエーション・エンジン
を動作状態に入れるために必要とされる労力を最小限に
留めるよう注意が払われている。ホストにより初期化を
必要とする部分のより詳細な定義については、セクショ
ン３，アソシエーション・エンジンの動作原理を参照さ
れたい。 【００９９】セクション２．１．６ 入力データ サブシステム内の各アソシエーション・エンジンは、適
切な数の入力データ・ベクタを取り入れ、ニューロンに
関して部分シナプス結果を計算し、その結果を関連のア
ソシエーション・エンジン’に転送する責を負う。入力
データ・ベクタは、通常ホストからアソシエーション・
エンジン群に転送され、その間にアソシエーション・エ
ンジン群がマイクロプログラムを実行する。これらのデ
ータ・ストリーミングのモードは、他のアクセス・モー
ドと共に、セクション３．５．１，ホスト転送モードお
よびセクション３．５．２，アソシエーション・エンジ
ン転送モードに説明されている。 【０１００】図１６に示されるアソシエーション・エン
ジン・サブシステムは、２５６バイトの入力データ・ベ
クタ・ストリームを支援し、これらは図１７に示される
ように４つの部分入力ベクタと見なすことができる。各
アソシエーション・エンジンは、６４バイトの入力デー
タ・ベクタ・ストリームを支援する。各アソシエーショ
ン・エンジンの関連の制御信号および内部構造により、
いつアソシエーション・エンジンがそのデータのセグメ
ントをホストから受け取るかが決定される。アソシエー
ション・エンジン０およびアソシエーション・エンジン
１は、最初の６４バイトの入力ベクタ（または部分入力
ベクタ＃１）を受け取り、アソシエーション・エンジン
２およびアソシエーション・エンジン３は部分入力ベク
タ＃２を受け取り、アソシエーション・エンジン４およ
びアソシエーション・エンジン５が部分入力ベクタ＃３
を受け取り、アソシエーション・エンジン６およびアソ
シエーション・エンジン７が部分入力ベクタ＃４を受け
取る。 【０１０１】前述のように、各アソシエーション・エン
ジンは、最高６４個の入力サンプルを受け取ることがで
き、各アソシエーション・エンジンが最高６４個の部分
シナプス結果を計算する。アソシエーション・エンジン
群は、共にチェーン化されて、より広い入力データ・ベ
クタに対応することができる。チェーン内のすべてのア
ソシエーション・エンジンの部分シナプス結果を集合し
て、出力を形成するためには、１つ以上のアソシエーシ
ョン・エンジンのチェーンをアソシエーション・エンジ
ン’に接続しなければならない。アソシエーション・エ
ンジン’に接続されたアソシエーション・エンジンのチ
ェーンは、バンクと呼ばれる。各バンクは、６４のニュ
ーロンを処理することができる。図１６では、２つのバ
ンク、すなわちバンク０とバンク１がある。そのため、
図示されたサブシステムは、１２８のニューロンを処理
することができる。 【０１０２】バンク０では、アソシエーション・エンジ
ン０の第１部分出力値が、アソシエーション・エンジン
２，４，６の第１部分出力値と合成されて、そのバンク
の第１ニューロンの出力を生成する。合計のニューロン
出力値の集合は、アソシエーション・エンジン８’内で
行われる。すべての部分出力値（またはニューラル・ネ
ットワーク・アーキテクチャの部分シナプス結果）は、
アソシエーション・エンジン群からアソシエーション・
エンジン’にイースト／ウェスト・ポートを通じて伝え
られる。 【０１０３】 セクション２．１．７ 部分シナプス結果計算 アソシエーション・エンジンには、広範囲の算術演算お
よび論理演算を実行することのできる単一命令，複数デ
ータ（ＳＩＭＤ）計算エンジンが含まれる。６４の処理
要素はすべて、ロックステップでそのデータ値を計算す
る。多くの実行例では、アソシエーション・エンジン群
は対応されるアルゴリズムの複雑さのために計算に拘束
される。アソシエーション・エンジンは、そのパイプラ
イン化された内部アーキテクチャのために、計算オーバ
ーヘッドのかなりの部分を入力データ転送時間に隠すこ
とができる。これはアソシエーション・エンジンが、入
力データ・ベクタの最初のサンプルが到着すると計算関
数を開始することができ、入力データ・ベクタ全体を受
け取るまで計算を開始するのを待たなくてもよいためで
ある。ユーザは、マイクロコード命令セットを用いてマ
イクロコード・メモリ・アレイにダウンロードすること
ができ、入力データに関する計算を実行する（セクショ
ン２．５，アソシエーション・エンジン・マイクロコー
ド命令セットの概要を参照）。 【０１０４】セクション２．１．８ 出力データ 部分シナプス結果が６４すべてのニューロンに関して計
算される（計算関数は、６４すべてのニューロンに関し
て並行に行われる）と、６４個のニューロンのそれぞれ
の部分シナプス結果がアソシエーション・エンジンから
関連のアソシエーション・エンジン’に対して、イース
ト−ウェスト・ポートを通り、マイクロプログラムの制
御下で転送される。アソシエーション・エンジンからア
ソシエーション・エンジン’に転送された部分シナプス
結果は、実行された計算の種類やその計算の精度により
幅にばらつきがある。ホスト転送のための制御ラインと
同様の適切な制御ラインが用いられて、各アソシエーシ
ョン・エンジンからアソシエーション・エンジン’に対
するデータの流れを整理する。アソシエーション・エン
ジン群が関連のデータに関する計算を終了すると、これ
らの制御ラインを監視して、適当なときにその結果をバ
スに入れる。ネットワークの寸法と複雑さとによって
は、適切なバス動作のために外部分離およびバッファ回
路構成が必要になることもある。しかし多くの場合は、
アソシエーション・エンジンとアソシエーション・エン
ジン’によりバスを制御するために用いられる制御信号
は、この外部回路構成を制御するのに充分である。すべ
ての部分シナプス結果が（アソシエーション・エンジ
ン’で）合計されると、出力関数がその和に適用され
る。 【０１０５】セクション２．２ アソシエーション・エ
ンジン信号の説明 本セクションは、アソシエーション・エンジン入力およ
び出力信号ピンの説明を行う。これらの信号は、いくつ
かの異なるグループに分類される：すなわちポート信
号；ホスト・アクセス制御信号；システム・オーケスト
レーション信号；行列信号；その他の信号；およびテス
ト信号である。表２．１は、アソシエーション・エンジ
ン・ピンのまとめを行う。 【０１０６】本セクションで用いられる表記法は、セク
ション１．３，表記法で説明されたものと同じである。 【０１０７】セクション２．２．１ アソシエーション
・エンジン・ピン・アウト アソシエーション・エンジンから外に出るピンは、図１
８に示される。 【０１０８】セクション２．２．２ アソシエーション
・エンジン・ラン／ストップ・モードの動作 アソシエーション・エンジンは、２つのモード：ラン・
モードまたはストップ・モードのいずれか一方で動作す
るように設計されている。モードは、Ｒ／反転Ｓ信号に
より選択される。この信号により、アソシエーション・
エンジンがラン・モード（ＶＤＤでＲ／反転Ｓ）にある
か、ストップ・モード（Ｒ／反転Ｓ＝０）にあるかが決
定する。動作モードにより、アソシエーション・エンジ
ン上の信号は異なる行動をとる。表２．２は、各モード
の機能を説明する。それぞれのタイミング情報について
は、セクション４，アソシエーション・エンジン・バス
動作を参照のこと。アソシエーション・エンジンによる
異なるデータ転送の説明については、セクション３．
５，ポート動作を参照のこと。 【０１０９】ラン・モードは、アソシエーション・エン
ジンのマイクロプログラムを実行するために用いられ
る。ストップ・モードは、アソシエーション・エンジン
内部リソースに対する外部アクセスを行って、システム
・ホストによる初期化およびデバッグを可能にする。 【０１１０】セクション２．２．３ ポート信号 以下にアソシエーション・エンジンの４つのポート信号
グループを説明する。４つのポートは、アソシエーショ
ン・エンジン・デバイスを見下ろしたときのそれぞれの
物理的な位置により、ノース，サウス，イースト，ウェ
ストとラベルがつけられている。 【０１１１】セクション２．２．３．１ ノース・デー
タ・ポート（ＮＤ［７：０］（７１）） これらの信号は、動作がラン・モードであるかストップ
・モードであるかによりアドレスまたはデータ情報を転
送する。ラン・モードの場合は、この双方向ポートは、
ライト・ノース・マイクロコード命令（writen, vwrite
n ）に応答して出力として駆動し、データがチップのノ
ース−サウス・ポートを通り転送される場合は入力とし
て働く。ストップ・モードの場合も、このポートは双方
向である。ＯＰ信号がランダム・アクセス転送を示し
て、このデバイスが選択される（反転ＲＯＷおよび反転
ＣＯＬの両方がアサートされる）と、このポートはラン
ダム・アクセス・アドレスのＬＳＢを受け取り、すぐに
サウス・ポートに伝えられる。このデバイスが選択され
ない場合は、このポート（入力としてのＮＤ）で受け取
られたデータが、ＮＤ内外に伝えられる（出力としての
ＮＤ）。アソシエーション・エンジンから出されたデー
タ値は、ＣＬＫ信号の立ち下がり端でイネーブルにな
る。アソシエーション・エンジン内に入れられたアドレ
ス／データ値は、ＣＬＫ信号の立ち上がり端でラッチさ
れる。 【０１１２】セクション２．２．３．２ ノース制御出
力（反転ＮＣＯ（７３）） この出力信号は、有効なデータがＮＤ信号ラインから出
て行くことを示す。この信号は、ＣＬＫ信号の立ち下が
り端で移行する。 【０１１３】セクション２．２．３．３ ノース制御入
力（反転ＮＣＩ（７５）） この入力信号は、有効なアドレス／データ信号がＮＤ信
号ライン上に入ることを示す。この信号はＣＬＫ信号の
立ち上がり端でラッチされる。 【０１１４】セクション２．２．３．４ サウス・デー
タ・ポート（ＳＤ［７：０］）（８３） これらの信号は、動作がラン・モードであるかストップ
・モードであるかにより、アドレスまたはデータ情報を
転送する。ラン・モードの場合は、この双方向ポート
は、ライト・サウス・マイクロコード命令（writes, vw
rites ）に応答して出力として駆動し、データがチップ
のノース−サウス・ポートを通り転送される場合は入力
として働く。ストップ・モードの場合も、このポートは
双方向である。ＯＰ信号がランダム・アクセス転送を示
して、このデバイスが選択される（反転ＲＯＷおよび反
転ＣＯＬが両方ともアサートされる）と、ＳＤはＣＬＫ
の立ち上がり端でランダム・アクセス・データをラッチ
するか（Ｒ／反転Ｗ＝０のとき）、あるいはランダム・
アクセス・データがＣＬＫの立ち下がり端でＳＤから外
に出される（Ｒ／反転Ｗ＝１のとき）。このデバイスが
選択されない場合は、このポート（入力としてのＳＤ）
で受信されたデータが、ノース・ポートに直接伝えら
れ、ノース・ポートで受信されたデータがＳＤ内外に伝
えられる（出力としてのＳＤ）。アソシエーション・エ
ンジンから出されたデータ値は、ＣＬＫ信号の立ち下が
り端でイネーブルにされる。アソシエーション・エンジ
ン内に入れられたアドレス／データ値は、ＣＬＫ信号の
立ち上がり端でラッチされる。ストップ・モード・アク
セス中にＨＳＰ［１：０］ビットがこのポートの動作を
どのように変更することができるかという情報に関して
はセクション２．３．１４，ホスト・ストリーム選択レ
ジスタ（ＨＳＳＲ）を参照のこと。 【０１１５】セクション２．２．３．５ サウス制御出
力（反転ＳＣＯ（８５）） この出力信号は、有効なアドレス／データがＳＤ信号ラ
インから出されていることを示す。この信号は、ＣＬＫ
信号の立ち下がり端で移行する。 【０１１６】セクション２．２．３．６ サウス制御入
力（反転ＳＣＩ（８９）） この入力信号は、有効なデータ信号がＳＤ信号ライン上
でに入れられることを示す。この信号はＣＬＫ信号の立
ち上がり端でラッチされる。 【０１１７】セクション２．２．３．７ イースト・デ
ータ・ポート（ＥＤ［７：０］）（７７） これらの信号は、動作がラン・モードであるかストップ
・モードであるかにより、アドレスまたはデータ情報を
転送する。ラン・モードの場合は、この双方向ポート
は、ライト・イースト・マイクロコード命令（writee,
vwritee ）に応答して出力として駆動し、データがチッ
プのイースト−ウェスト・ポートを通り転送される場合
は入力として働く。ストップ・モードの場合は、このポ
ートで受信されたデータ（入力としてのＥＤ）は直ちに
ウェスト・ポートに伝えられ、ウェスト・ポートで受信
されたデータはＥＤ内外に伝えられる（出力としてのＥ
Ｄ）。アソシエーション・エンジンから出されたデータ
値は、ＣＬＫの立ち下がり端でイネーブルになる。アソ
シエーション・エンジン内に入れられたアドレス／デー
タ値は、ＣＬＫ信号の立ち上がり端でラッチされる。ス
トリーム・モード・アクセス中にＨＳＰ［１：０］ビッ
トがこのポートの動作をどのように変更することができ
るかという情報に関してはセクション２．３．１４，ホ
スト・ストリーム選択レジスタ（ＨＳＳＲ）を参照のこ
と。 【０１１８】セクション２．２．３．８ イースト制御
出力（反転ＥＣＯ（７９）） この出力信号は、有効なアドレス／データがＥＤ信号ラ
インから出されていることを示す。この信号は、ＣＬＫ
信号の立ち下がり端で移行する。 【０１１９】セクション２．２．３．９ イースト制御
入力（反転ＥＣＩ（８１）） この入力信号は、有効なデータがＥＤ信号ライン上に入
れられることを示す。この信号はＣＬＫ信号の立ち上が
り端でラッチされる。 【０１２０】セクション２．２．３．１０ ウェスト・
データ・ポート（ＷＤ［７：０］）（９１） これらの信号は、動作がラン・モードであるかストップ
・モードであるかにより、アドレスまたはデータ情報を
転送する。ラン・モードの場合は、この双方向ポート
は、ライト・ウェスト・マイクロコード命令（writew,
vwritew ）に応答して出力として駆動し、データがチッ
プのイースト−ウェスト・ポートを通り転送される場合
は入力として働く。ストップ・モードの場合も、このポ
ートは双方向である。ＯＰ信号がランダム・アクセス転
送を示して、このデバイスが選択される（反転ＲＯＷお
よび反転ＣＯＬが両方ともがアサートされる）と、この
ポートはランダム・アクセス・アドレスのＭＳＢを受け
取り、すぐにイースト・ポートに伝えられる。このデバ
イスが選択されない場合は、このポート（入力としての
ＷＤ）で受信されたデータが、直ちにイースト・ポート
に伝えられ、イースト・ポートで受信されたデータがＷ
Ｄ内外に伝えられる（出力としてのＷＤ）。アソシエー
ション・エンジンから出されたデータ値は、ＣＬＫ信号
の立ち下がり端でイネーブルになる。アソシエーション
・エンジン内に入れられたアドレス／データ値は、ＣＬ
Ｋ信号の立ち上がり端でラッチされる。 【０１２１】セクション２．２．３．１１ ウェスト制
御出力（反転ＷＣＯ（９３）） この出力信号は、有効なデータがＷＤ信号ラインから出
されていることを示す。この信号は、ＣＬＫ信号の立ち
下がり端で移行する。 【０１２２】セクション２．２．３．１２ ウェスト制
御入力（反転ＷＣＩ（９５）） この入力信号は、有効なアドレス／データがＷＤ信号ラ
イン上に入れられることを示す。この信号はＣＬＫ信号
の立ち上がり端でラッチされる。 【０１２３】セクション２．２．４ ホスト・アクセス
制御ライン 以下の信号は、ストップ・モード内で、アソシエーショ
ン・エンジン内部のリソースにアクセスするために用い
られる。ホスト・アクセスは、ランダム・アクセスでも
ストリーム・アクセスでもよい。 【０１２４】セクション２．２．４．１ リード／ライ
ト制御（Ｒ／反転Ｗ（６５）） この入力信号は、アソシエーション・エンジンに対する
アクセス／アソシエーション・エンジンからのアクセス
の方向を制御するために用いられる。この信号が高の場
合、アクセスはリード（データがアソシエーション・エ
ンジンから読み出される）であり、この信号が低の場合
は、アクセスはライト（データがアソシエーション・エ
ンジンに書き込まれる）である。Ｒ／反転Ｗピンは、Ｃ
ＬＫの立ち上がり端で内部ラッチされる。 【０１２５】セクション２．２．４．２ データ・イネ
ーブル（反転ＥＮ（６７）） このアクティブな低入力信号は、ホスト・バス転送のた
めのデータ・イネーブルである。この信号がアサートさ
れる（反転ＲＯＷおよび反転ＣＯＬ入力と共に）と、ア
ドレスまたはデータがアソシエーション・エンジンに転
送され、適当な数のバイト／ワードが転送されるか、あ
るいは反転ＥＮがネゲートされるまで続く。反転ＥＮ信
号を用いて、アソシエーション・エンジンに流れ込む、
あるいはアソシエーション・エンジンから流れ出す情報
のデータ速度を制御することができる。反転ＲＯＷ，反
転ＣＯＬラインをアクティブに保持し、反転ＥＮ信号を
イネーブル／ディスエーブルにすることにより、データ
転送の速度を変更することができる。反転ＥＮピンは、
ＣＬＫの立ち上がり端でラッチされる。 【０１２６】セクション２．２．４．３ アクセス・タ
イプ（ＯＰ）（９４） この入力信号は、どのようなタイプのホスト・アクセス
（Ｒ／反転Ｓ＝０）が実行されるかを示すために用いら
れる。ＯＰピンは、ＣＬＫの立ち上がり端で内部ラッチ
される。 【０１２７】ＯＰ＝０のときは、ストリーム・アクセス
・モードが選択される。このモードで動作しているとき
は、ＯＡＲｘ／ＤＣＲｘレジスタの組み合せを用いる
と、開始アドレスおよびカウントが内部生成される。こ
のメカニズムにより、データのストリームは、アソシエ
ーション・エンジン・システム内に書き込まれるか、あ
るいはアソシエーション・エンジン・システムから読み
出される。開始アドレス（ＯＡＲｘ）と期間（ＤＣＲ
ｘ）レジスタとを用いることにより、データのストリー
ムはアドレスを供給せずにアソシエーション・エンジン
のチェーンに送られる。このチェーンは、ｘＣＩおよび
ｘＣＯ信号（図１９参照）の相互接続により形成され
る。すべてのアソシエーション・エンジンは、同じデー
タに対してアクセスを有する。ストリーム転送の方向
は、Ｒ／反転Ｗにより決まる。各データがロードされる
たびに、内部アドレス・ポインタが自動的に増分する。
ストリーム・アクセスをアソシエーション・エンジンの
アレイにおいて実行する前に、ホスト・ストリーム・オ
フセット・レジスタ（ＨＳＯＲ）をロードしなければな
らない。ストリーミングに関する詳細は、セクション
３．５．１，ホスト転送モードを参照のこと。 【０１２８】ＯＰ＝１のときは、ランダム・アクセス・
モードが選択される。このモードでは、ポートによりリ
ードまたはライト動作が実行されるたびにアドレスが必
要になる。アドレスは、ウェスト・ポートおよびノース
・ポート（それぞれ、１６ビット・アドレスのＭＳｂｙ
ｔｅ，ＬＳｂｙｔｅ）に提示される。サウス・ポートで
データが取り出されるか、あるいは提示される（リード
／ライトによる）。 【０１２９】セクション２．２．５ システム・オーケ
ストレーション・ライン 以下の信号は、アソシエーション・エンジン・システム
の調和を図るために用いられる。最も注目すべき信号
は、ラン／ストップ・モードと、複数のアソシエーショ
ン・エンジンのための完了信号である。 【０１３０】セクション２．２．５．１ ラン／ストッ
プ（Ｒ／反転Ｓ）（８０） この入力信号は、アソシエーション・エンジンの動作モ
ードを決定する。この信号が高のとき（ＶＤＤ）は、ラ
ン・モードが選択される。この信号が低のとき（ＶＳ
Ｓ）は、ストップ・モードが選択される。Ｒ／反転Ｓピ
ンは、ＣＬＫ信号の立ち上がり端でラッチされる。 【０１３１】ストップ・モードは主に、アソシエーショ
ン・エンジン（群）のホスト初期化およびコンフィギュ
レーションのためのものである。ラン・モードは主に、
ホストを介入しない内部マイクロコードの実行と、アソ
シエーション・エンジン間でのデータ転送のためのもの
である。 【０１３２】セクション２．２．５．２ ビジー（反転
ＢＵＳＹ）（７８） このアクティブ低，オープン・ドレーン出力信号は、ア
ソシエーション・エンジンが現在命令を実行中であるこ
とを示すために用いられる。アソシエーション・エンジ
ンがdone命令を実行したか、あるいは単一ステップ・モ
ードで選択された命令を完了したときに、反転ＢＵＳＹ
ピンがネゲートされる。反転ＢＵＳＹ信号は、反転ＲＥ
ＳＥＴラインがアクティブになったとき、あるいはＲ／
反転Ｓ信号がストップ・モードに移行するときにもネゲ
ートされる。この出力は、外部のプルアップ・デバイス
と共に用いられて、すべてのアソシエーション・エンジ
ンがいつ「終了（done）」状態になったかを判定する。
反転ＢＵＳＹピンは、ＣＬＫ信号の立ち下がり端でイネ
ーブルになる。 【０１３３】セクション２．２．６ 行列信号 反転ＲＯＷおよび反転ＣＯＬ信号は、ラン・モードであ
るかストップ・モードであるかにより２つの異なる関数
を実行する。ラン・モードでは、これらの信号は、複数
のアソシエーション・エンジンの間の最小値および最大
値動作を補助するために用いられる。ストップ・モード
では、これらの信号はホスト転送のためのアソシエーシ
ョン・エンジン・デバイスを選択するために用いられ
る。 【０１３４】セクション２．２．６．１ 行信号（反転
ＲＯＷ（８２）） このアクティブ低の双方向ワイヤＯＲ信号は、ある行の
アソシエーション・エンジンを選択する場合と、マイク
ロプログラムの制御下で最小値および最大値関数を補助
するためとに用いられる。 【０１３５】ラン・モードでは、反転ＲＯＷ信号は、ma
x およびmin マイクロコード命令のセットにより用いら
れて、共通の反転ＲＯＷラインを共有するチップ間でチ
ップの境界を越えて最大値および最小値関数を行う。こ
の命令の間に、テストされているレジスタからのデータ
・ビットが、このワイヤＯＲ信号に書き込まれる。次の
１／２クロック・サイクルの間に、この信号が検知され
て、読み出されたデータが書き込まれたデータと同じも
のであるか否かが調べられる。チップの境界を越えてmi
n またはmax を実行するには、チップがロック・ステッ
プ動作を行うことが必要とされるのはもちろんである
（すなわち異なるチップ上の命令が同じクロックで実行
される）。 【０１３６】ストップ・モードでは、反転ＲＯＷ信号
は、アソシエーション・エンジンに対するチップ選択入
力として用いられ、ホスト・アクセスのための（行内
の）アソシエーション・エンジンを選択する。 【０１３７】セクション２．２．６．２ 列信号（反転
ＣＯＬ（８４）） このアクティブ低の双方向ワイヤＯＲ信号は、ある列内
でアソシエーション・エンジンを選択する場合と、マイ
クロプログラムの制御下で最小値および最大値関数を補
助するために用いられる。 【０１３８】ラン・モードでは、反転ＣＯＬ信号は、ma
x およびmin マイクロコード命令のセットにより用いら
れて、共通の反転ＣＯＬラインを共有するチップ間でチ
ップの境界を越えて最大値および最小値関数を行う。こ
の命令の間に、テストされているレジスタからのデータ
・ビットが、このワイヤＯＲ信号に書き込まれる。次の
１／２クロック・サイクルの間に、この信号が検知され
て、読み出されたデータが書き込まれたデータと同じも
のであるか否かが調べられる。ここでも、チップの境界
を越えてmin またはmax を実行するには、チップがロッ
ク・ステップ動作を行うことが必要とされる（すなわち
異なるチップ上の命令が同じクロックで実行される）。 【０１３９】ストップ・モードでは、反転ＣＯＬ信号
は、アソシエーション・エンジンに対するチップ選択入
力として用いられ、ホスト・アクセスのための（列内
の）アソシエーション・エンジンを選択する。 【０１４０】セクション２．２．７ その他の信号 セクション２．２．７．１ システム・バス・クロック
（ＣＬＫ） この入力信号は、ネットワーク全体のためのシステム・
クロックである。このクロックを用いてあるチップから
外に出るデータ転送はすべて、クロックの立ち下がり端
で出力データを転送し、クロックの立ち上がり端で入力
データを捕捉する。全データおよび制御信号のための準
備および保持時間は、このクロックに関連する。複数の
アソシエーション・エンジン間でこの信号を同期させる
ことは、特定のアソシエーション・エンジン命令の性能
にとって重要な意味を持つ（特に、rowmin, rowmax, co
lmin, colmax, vwrite, write などの「外部から見え
る」命令に関して）。 【０１４１】セクション２．２．７．２ システム・リ
セット（反転ＲＥＳＥＴ） このアクティブ低入力信号は、内部システム・リセット
と接続されていて、システム内のすべてのデバイスに適
用されるシステム・リセットである。この信号がアサー
トされると、すべてのデバイスを強制的にデフォルト状
態に戻す。リセットはＣＬＫの立ち上がり端と内部同期
されている。詳細については、セクション４．３．４，
リセット・タイミングを参照のこと。 【０１４２】セクション２．２．７．３ 割込（反転Ｉ
ＮＴＲ（６６）） このアクティブ低のオープン・ドレーン出力信号は、ホ
スト・システムに割込条件が起こったことを知らせるた
めに用いられる。ＩＭＲ１，ＩＭＲ２レジスタに設定さ
れたビットにより、この信号は種々の理由でアサートさ
れる。詳細については、セクション２．３．２３，割込
マスク・レジスタ＃１（ＩＭＲ１），セクション２．
３．２５，割込マスク・レジスタ＃２（ＩＭＲ２）およ
びセクション４．３．３，割込タイミングを参照のこ
と。 【０１４３】セクション２．２．７．４ 汎用ポートＩ
／Ｏ（ＰＡ［１：０］（６８）） これらのアクティブ高入力／出力信号は、アソシエーシ
ョン・エンジン・マイクロプログラムによる入力／出力
全般に用いられる。これらのピンが入力としてプログラ
ミングされている場合は、データはＣＬＫ信号の立ち上
がり端でラッチされる。出力としてプログラミングされ
ている場合は、これらの信号はＣＬＫ信号の立ち下がり
端でデータをイネーブル・アウトする。これらの２つの
ピンは、入力または出力として独立してプログラミング
することができる。Ｉ／Ｏおよびデータ・プログラミン
グの詳細については、セクション２．３．８，汎用ポー
トレジスタ（ＧＰＰＲ）を参照のこと。 【０１４４】セクション２．２．７．５ プロセッサ・
ステータス（ＰＳＴＡＴ［２：０］（８６）） これらの出力信号は、アソシエーション・エンジン命令
の状態を継続的に反映する。これらの出力信号は、ＣＬ
Ｋ信号の立ち下がり端で出される。ＰＳＴＡＴ［２：
０］信号の可能な値については表２．３を参照のこと。 【０１４５】セクション２．２．８ テスト信号 ４つのテスト信号が、ボード相互接続の境界走査テスト
のためのＩＥＥＥ１１４９．１テスト・アクセス・ポー
ト（ＴＡＰ）を支援するインターフェースとなる。 【０１４６】セクション２．２．８．１ テスト・クロ
ック（ＴＣＫ） この入力信号は、テスト論理のための専用クロックとし
て用いられる。テスト論理のクロック動作はアソシエー
ション・エンジンの通常動作とは独立しているので、ボ
ード上の他のすべてのアソシエーション・エンジン・コ
ンポーネントは共通のテスト・クロックを共有すること
ができる。 【０１４７】セクション２．２．８．２ テスト・デー
タ入力（ＴＤＩ） この入力信号は、ＴＡＰおよび境界走査データ・レジス
タに対するシリアル・データ入力となる。 【０１４８】セクション２．２．８．３ テスト・デー
タ出力（ＴＤＯ） この３状態出力信号は、ＴＡＰまたは境界走査データ・
レジスタからのシリアル・データ出力となる。ＴＤＯ出
力を高インピーダンス・モードに入れると、ボードレベ
ルのテスト・データ・パスを並列に接続することができ
る。 【０１４９】セクション２．２．８．４ テスト・モー
ド選択（ＴＭＳ） この入力信号は、ＴＡＰコントローラにより解読され
て、テスト支援回路構成の主要動作を区別する。 【０１５０】セクション２．２．８．５ テスト・リセ
ット（反転ＴＲＳＴ） この入力信号は、ＴＡＰコントローラとＩＯ．Ｃｔｌセ
ルを初期状態にリセットする。ＩＯ．Ｃｔｌセルの初期
状態とは、双方向ピンを入力として構成するものであ
る。境界走査チェーンの詳細については、セクション
２．６．３，データ・レジスタを参照のこと。 【０１５１】セクション２．２．９ Ｄ．Ｃ．電気特性 表２．４は、入力および出力関数に関するアソシエーシ
ョン・エンジンのｄ．ｃ．電気特性を示す。 【０１５２】セクション２．２．１０ アソシエーショ
ン・エンジン・ピン・アウト 図２０は、アソシエーション・エンジン・パッケージの
外に出るピンを詳細に示している。「ｎ．ｃ．」とラベ
ルのつけられたピンは、無接続ピンで、アソシエーショ
ン・エンジン内部のアクティブな回路構成には接続され
ていない。 【０１５３】セクション２．３ アソシエーション・エ
ンジン・ホストがアクセスできるレジスタ 本セクションで説明されるレジスタは、ホスト・モード
・アクセス中に（すなわちＲ／反転Ｓ＝０）アソシエー
ション・エンジンに対してアクセスすることができる内
部レジスタである。これらのレジスタには、ランダム・
アクセス・モード（ＯＰ＝１）またはストリーム・アク
セス・モード（ＯＰ＝０）のいずれかを用いてアクセス
することができる。しかし、アソシエーション・エンジ
ン識別レジスタ内の値を変更することはできない。ホス
トがアクセスすることのできるレジスタのリストは、表
２．６を参照のこと。 【０１５４】セクション２．３．１ アソシエーション
・エンジン識別レジスタ（ＡＩＲ） アソシエーション・エンジン識別レジスタ（ＡＩＲ）３
３０は、ホストまたはマイクロコードにより用いられ
て、デバイスのタイプと寸法とを決定することができ
る。このデバイスに対して行われた機能上の修正は、レ
ジスタの減分により登録される（すなわち、このデバイ
スは＄ＦＦのＩＤを持ち、このデバイスの次のバージョ
ンは＄ＦＥというＩＤとなる）。 【０１５５】このレジスタは、ホストおよびマイクロコ
ード・メモリ・マップの最初にあるので、アーキテクチ
ャがどのように修正されても、このレジスタは常に同じ
位置にある。 【０１５６】ＡＩＲは、読み込み専用レジスタであり、
マイクロコード命令movfc によりアクセスすることがで
きる。ＡＩＲは図２１により詳細に図示される。詳細に
ついてはセクション２．４．５．１，アソシエーション
・エンジン識別レジスタ（ＡＩＲ）を参照のこと。 【０１５７】セクション２．３．２ 算術演算制御レジ
スタ（ＡＣＲ） 算術演算制御レジスタ（ＡＣＲ）１７２は、ベクタ・エ
ンジンおよびスケーラ・エンジン内の数値の算術演算表
現を制御する。表２．７にＡＣＲに関するより詳細な情
報が示される。 【０１５８】ＳＳＧＮおよびＶＳＧＮビットは、算術演
算動作中の数値が、スケーラ・エンジンおよびベクタ・
エンジン内でそれぞれ符号つきのものと見なされるの
か、ないものと見なされるのかを制御する。これらのビ
ットはまた、どのようなタイプのオーバーフロー（符号
があるのかないのか）が生成されるかを制御する。これ
らのビットのデフォルト値は０であり、これはスケーラ
・エンジンおよびベクタ・エンジン内ではデフォルトで
符号つきの算術演算が用いられることを意味する。 【０１５９】ＡＣＲには、マイクロコード命令movci, m
ovtcおよびmovfc によりアクセスすることができる。図
２２に、ＡＣＲがより詳細に図示される。詳細について
はセクション２．４．５．２，算術演算制御レジスタ
（ＡＣＲ）を参照のこと。 【０１６０】セクション２．３．３ 例外ステータス・
レジスタ（ＥＳＲ） 例外ステータス・レジスタ（ＥＳＲ）３３２は、すべて
の保留中の例外の発生を記録する。アソシエーション・
エンジン例外モデルは、フラットであり（例外処理はネ
ストされない；すなわち一度に１つの例外しか処理され
ない）、優先順位をつけられている（優先度の高い例外
は、より低い優先度をもつ例外よりも先に処理され
る）。ホストによりこのレジスタが読まれるたびに、そ
の内容はクリアされる。セクション２．４．５．３，例
外ステータス・レジスタに説明されているrte 命令によ
るビットのクリアと比較されたい。表２．８にＥＳＲに
関するより詳細な情報が示される。 【０１６１】ＳＶＥビットは、スケーラ・エンジン内で
オーバーフロー例外がいつ起こったかを示す。ＶＶＥビ
ットは、ベクタ・エンジンでいつオーバーフロー例外が
起こったかを示す。すなわち、６４の処理要素のいずれ
かでオーバーフローが起こると、このビットがセットさ
れる。 【０１６２】ＳＤＥビットは、スケーラ・エンジン内で
ゼロによる除算例外がいつ起こったかを示す。ＶＤＥビ
ットは、ベクタ・エンジン内でゼロによる除算例外がい
つ起こったかを示す。ＶＶＥビットと同様に、ＶＤＥビ
ットは、６４個の処理要素すべてのゼロによる除算ステ
ータスを反映する。６４個の処理要素のいずれかでゼロ
による除算が起こると、ＶＤＥビットがセットされる。 【０１６３】ＰＣＥビットは、ＰＣ制限超過例外がいつ
起こったかを示す。ＰＣ制限超過例外は、プログラム・
カウンタ（ＰＣ）の内容がＰＣ境界レジスタ（ＰＢＲ）
よりも大きいときに起こる。 【０１６４】ＩＯＥビットは、不当なオペコードがアソ
シエーション・エンジンによりいつ実行されたかを示
す。 【０１６５】ＰＥＥビットは、ポート・エラー例外がい
つ起こったかを示す。可能性のあるポート・エラー例外
は、セクション３．６．４．５，複数ポート割込エラー
例外と、表３．６のポート・エラー例外に示される。 【０１６６】ＩＣＥビットは、命令に基づくＩＤＲ競合
がいつ起こったかを示す。この条件は、外部ストリーム
・ライトがＩＤＲをロードしようとすると同時に、vsto
re,vwritel またはwritel命令が実行されたときに起こ
る。これも、ポート・エラー例外の１つと見なされる。
起こりうるポート・エラー例外は、セクション３．６．
４．５，複数ポート割込エラー例外と、表３．６のポー
ト・エラー例外に示される。 【０１６７】例外処理の詳細な説明については、セクシ
ョン３．６．４，アソシエーション・エンジン例外モデ
ルを参照のこと。ＥＳＲは、読み込み専用レジスタで、
マイクロコード命令movfc によってアクセスすることが
できる。ＥＳＲは、図２３により詳細に図示される。 【０１６８】セクション２．３．４ 例外マスク・レジ
スタ（ＥＭＲ） 例外マスク・レジスタ（ＥＭＲ）３３４は、アソシエー
ション・エンジンの例外条件を選択的にイネーブル（お
よびディスエーブル）にすることができる。例外がマス
ク・オフされると、対応する例外ルーチンは呼び出され
ない。表２．９にＥＭＲに関するより詳細な情報が示さ
れる。 【０１６９】ＶＶＥＭビットがセットされると、ベクタ
・エンジン内にオーバーフロー条件があっても例外が起
きない（すなわち例外処理が起こらない）。ベクタ・オ
ーバーフローは、各処理要素のＶＰＣＲのＶＶビットに
より表され、ＥＳＲのＶＶＥビットにより全体が表され
る。デフォルトではＶＶＥＭはクリアであり、これはベ
クタ・エンジンにオーバーフロー条件があるときに例外
処理が行われることを意味する。 【０１７０】ＳＤＥＭビットは、スケーラ・エンジン内
のゼロによる除算条件によりプログラムの流れに変更が
起こるか否かを決める。ＳＤＥＭビットがセットされて
いると、スケーラ・エンジンにゼロによる除算条件が起
こっても、例外処理は行われない。デフォルトではＳＤ
ＥＭはクリアであり、これはスケーラ・エンジンにゼロ
による除算条件があるときに例外処理が行われることを
意味する。 【０１７１】ＶＤＥＭビットは、ベクタ・エンジン内の
ゼロによる除算条件によりプログラムの流れに変更が起
こるか否かを決める。ＶＤＥＭビットがセットされる
と、ベクタ・エンジンにゼロによる除算条件が起こって
も、例外処理は行われない。デフォルトではＶＤＥＭは
クリアであり、これはベクタ・エンジンにゼロによる除
算条件があるときに例外処理が行われることを意味す
る。 【０１７２】ＰＣＥＭビットは、ＰＣ制限超過により例
外処理が行われるか否かを決める。デフォルトではＰＣ
ＥＭはクリアであり、これはＰＣ制限超過により例外処
理が行われることを意味する。ＰＣ制限超過は、「致命
的に近い」動作条件と見なされるので、このビットは常
にクリアにしておくことを強く勧める。 【０１７３】ＩＯＥＭビットは、命令ストリームに不当
なオペコードがある場合に例外処理が行われるか否かを
決める。デフォルトでは、ＩＯＥＭはクリアであり、こ
れは不当なオペコード条件があると例外処理が行われる
ことを意味する。このビットがセットされると、不当な
オペコードは単純に見過ごされて、例外処理は起こらな
い。 【０１７４】ＰＥＥＭビットは、ポート・エラー（ラン
・モード中）により例外処理が行われるか否かを決め
る。デフォルトでは、ＰＥＥＭはクリアであり、これは
すべてのポート・エラーによりポート・エラー例外ルー
チンが実行されることを意味する。ＰＥＥＭがセットさ
れると、すべてのポート・エラーは無視される。これは
勧められない。 【０１７５】ＩＣＥＭビットは、命令に基づくＩＤＲ競
合により例外処理が行われるか否かを決める。デフォル
トではＩＣＥＭはクリアであり、すべての命令に基づく
ＩＤＲ競合により命令に基づくＩＤＲ競合例外ルーチン
が実行されることを意味する。ＩＣＥＭがセットされる
と、すべての命令に基づくＩＤＲ競合は無視される。 【０１７６】ＥＭＲには、マイクロコード命令movci, m
ovtcおよびmovfc によりアクセスすることができる。詳
細についてはセクション２．４．５．４，例外マスク・
レジスタ（ＥＭＲ）を参照のこと。ＥＭＲは図２４に、
より詳細に図示される。 【０１７７】セクション２．３．５ 処理要素選択レジ
スタ（ＰＥＳＲ） 処理要素選択レジスタ（ＰＥＳＲ）２２０は、すべての
下向きシフト命令（drotmov, dsrot, dadd, daddp, dmi
n, dminp, dmaxおよびdmaxp ）の間に用いられる。ＰＥ
ＳＲに含まれる値により、どの処理要素が処理要素＃０
にラップするデータを供給するかが示される。本質的に
は、ＰＥＳＲはシフト・チェーンの終点を表す。このレ
ジスタのデフォルト値は＄３Ｆであり、すべての処理要
素が下向きシフト動作に用いられることを示す。 【０１７８】ＰＥＳＲには、マイクロコード命令movci,
movtcおよびmovfc によりアクセスすることができる。
詳細については、セクション２．４．５．５，処理要素
選択レジスタ（ＰＥＳＲ）を参照のこと。ＰＥＳＲは図
２５に、より詳細に図示される。 【０１７９】 セクション２．３．６ ポート制御レジスタ（ＰＣＲ） ポート制御レジスタ（ＰＣＲ）５２は、ラン・モード
（Ｒ／反転Ｓ＝１）中にアソシエーション・エンジン内
をどのようにデータが流れるか、またラン・モード中に
入力データ・レジスタがどのように充てんされるかを制
御する。ＰＣＲは図２６に、より詳細に図示される。表
２．１０に、ＰＣＲに関するより詳細な情報を示す。 【０１８０】ラン・モード（Ｒ／反転Ｓ＝１）では、こ
のレジスタの最初の４ビット（ＮＴ７０，ＥＴ６８，Ｓ
Ｔ６６，ＷＴ６４）はタップ・ビットであり、あるポー
トに書き込まれた情報を入力データ・レジスタ（ＩＤ
Ｒ）に送るか否かを制御する。データが外部デバイスに
よりラン・モード中にポートの１つに書き込まれて、そ
のポートのタップ・ビットがセットされている場合は、
そのポートに書き込まれたデータはＩＤＲにも書き込ま
れる。 【０１８１】ラン・モード（Ｒ／反転Ｓ＝１）では、２
個のスイッチ・ビット（ＮＳＳ７４，ＥＷＳ）７２が、
あるポートに書き込まれた情報を対向ポートに書き込む
か否かを制御する。たとえばＮＳＳ＝１で、データがノ
ース・ポートにストリーミングされると、そのデータは
１クロック後にサウス・ポートからストリーミング・ア
ウトされる。同様にＮＳＳ＝１で、データがサウス・ポ
ートにストリーミングされると、そのデータは１クロッ
ク後にノース・ポートからストリーミング・アウトされ
る。 【０１８２】ノース−サウス・スイッチが閉であり、ノ
ース・タップとサウス・タップが両方とも閉であって、
データがノース・ポートに書き込まれると、複写データ
はＩＤＲには書き込まれない（すなわちノース・ポート
に書き込まれたデータは、スイッチを通じ、サウス・タ
ップを通りＩＤＲまで進まない）。 【０１８３】タップおよびスイッチの設定は、ラン・モ
ード（Ｒ／Ｓ＝１）のときしか有効でない。アソシエー
ション・エンジンが停止されると（Ｒ／反転Ｓ＝０）、
反転ＲＯＷ，反転ＣＯＬおよび反転ＥＮ信号およびアド
レス情報によりデータのソース／デスティネーションが
決まる。 【０１８４】充てんモード・ビット（ＦＭ）７６は、ラ
ン・モード中にどのようにＩＤＲが充てんされるかを制
御する。ＦＭ＝０のときは、入力インデックス付けが用
いられてＩＤＲを充てんする。入力インデックス付けを
用いてＩＤＲを充てんする際には、ＩＰＲおよびＩＬＭ
Ｒにより、入力データがどこに記憶されるかが決まり、
ＩＣＲによりいくつのバイトが記憶されるかが決まり、
ＩＯＲによりブロードキャストされている入力データが
いつ受け取られるかが決まる。図２７は、入力インデッ
クス付けを実現するために用いられるレジスタを示す。 【０１８５】ＦＭ＝１のときは、入力タグ付けが用いら
れる。入力タグ付けは、ＩＰＲおよびＩＬＭＲを用い
て、入力データをどこに記憶するかを決め、ＩＣＲがい
くつのバイトが記憶されるかを決め、ＩＴＲはブロード
キャストされている入力データがいつ受け入れられるか
を決める。図２８は、入力タグ付けを実現するために用
いられるレジスタを示す。 【０１８６】ラン・モードにある場合、データはチップ
からチップへと、ブロードキャストデータ転送を用いて
伝送されることに留意されたい。またこれらの転送のデ
スティネーションは常にＩＤＲである。 【０１８７】入力インデックス付けおよび入力タグ付け
に関する説明は、セクション３．５．２．１，入力イン
デックス付けとセクション３．５．２．３，入力タグ付
けにある。 【０１８８】ＰＣＲには、マイクロコード命令movci, m
ovtcおよびmovfc によりアクセスすることができる。詳
細は、セクション２．４．５．６，ポート制御レジスタ
（ＰＣＲ）を参照のこと。 【０１８９】セクション２．３．７ アソシエーション
・エンジン・ポート・モニタ・レジスタ（ＡＰＭＲ） アソシエーション・エンジン・ポート・モニタ・レジス
タ（ＡＰＭＲ）３３６は、アソシエーション・エンジン
内のポート・エラー例外の原因を決めるために用いられ
る。ＥＳＲのＰＥＥビットがセットされているとき、こ
れらのビットによりポート・エラー例外の原因が記述さ
れる。表２．１０は、ＡＰＭＲに関するより詳細な情報
を示す。 【０１９０】このレジスタの最初の４ビット（ＥＷ，Ｅ
Ｓ，ＥＥ，ＥＮ）は、エラー条件が起こったときにデバ
イスを通じたラン・モード・ライトが進行中であるか否
かを示す（ポート・エラー例外はラン・モード中にしか
起こらないことに注意）。最後の４ビット（ＩＷ，Ｉ
Ｓ，ＩＥ，ＩＮ）は、エラー条件が起こったときにマイ
クロコード・ライトが進行中であるか否かを示す。 【０１９１】図３０にポート・エラー例が図で示され
る。 【０１９２】エラー・コードの説明については、セクシ
ョン３．６．４．４，ポート・エラー例外およびセクシ
ョン３．６．４．５，複数ポート・エラー例外を参照の
こと。 【０１９３】ＡＰＭＲは、読み込み専用レジスタであ
り、マイクロコード命令movfc によりアクセスすること
ができる。詳細についてはセクション２．４．５．７，
アソシエーション・エンジン・ポート・モニタ・レジス
タ（ＡＰＭＲ）を参照のこと。ＡＰＭＲは図２９により
詳細に図示される。 【０１９４】セクション２．３．８ 汎用ポート・レジ
スタ（ＧＰＰＲ） 汎用ポート・レジスタ（ＧＰＰＲ）３３８は、汎用方向
レジスタ（ＧＰＤＲ）と共に用いられて、ＰＡ［１：
０］信号ピンの状態を決める。ＰＡ［１：０］は、基本
的には２ビットのパラレルＩ／Ｏポートである。このレ
ジスタは、この２ビットのパラレルＩ／Ｏポートに対す
るインターフェースとして機能し、ホストにより用いら
れてシステム全体のパラメータ値を決めることも、ある
いはアソシエーション・エンジンにより用いられて状態
情報を示すこともできる。このレジスタは反転ＲＥＳＥ
Ｔ信号により変更されない。 【０１９５】ＧＰＰＲには、マイクロコード命令movci,
movtcおよびmovfc によりアクセスすることができる。
詳細については、セクション２．４．５．８，汎用ポー
ト・レジスタ（ＧＰＰＲ）を参照のこと。ＧＰＰＲは、
図３１により詳細に図示される。 【０１９６】 セクション２．３．９ 汎用方向レジスタ（ＧＰＤＲ） 汎用方向レジスタ（ＧＰＤＲ）３４０は、汎用ポート・
レジスタ（ＧＰＰＲ）と共に用いられて、ＰＡ［１：
０］信号ピンの状態を決める。このレジスタは、各信号
ピンの方向を制御する。これらのビットの定義について
は表２．１２を参照のこと。このレジスタのデフォルト
（またはリセット）条件は、リセット時に＄００にセッ
トされるが、これはＰＡ［１：０］信号が入力として動
作することを示す。 【０１９７】ＧＰＤＲには、マイクロコード命令movci,
movtcおよびmovfc によりアクセスすることができる。
詳細についてはセクション２．４．５．９，汎用方向レ
ジスタ（ＧＰＤＲ）を参照のこと。ＧＰＤＲは、図３２
により詳細に図示される。 【０１９８】 セクション２．３．１０ ＩＤＲポインタ・レジスタ ＩＤＲポインタ・レジスタ（ＩＰＲ）１３２は、ラン・
モード（Ｒ／反転Ｓ＝１）中にＩＤＲをブロードキャス
ト動作にアドレスするために用いられる。このレジスタ
に含まれる値は、ブロードキャスト転送が開始されたと
きに転送される開始ＩＤＲロケーションを示す。ＩＰＲ
は、０（ＩＤＲの第１ロケーション）から６３（ＩＤＲ
の最終ロケーション）までの値をもつ。このレジスタの
リセット時の値は０であり、ラン・モード中にデータを
受け取る最初のＩＤＲロケーションがＩＤＲ［０］であ
ることを示す。 【０１９９】ＩＰＲレジスタは、ＩＰＲレジスタの内部
バージョンにより隠されている。このシャドウ・レジス
タにより、ＩＰＲで特定された初期値が修正されないま
ま残ることになり、ＩＰＲシャドウ・レジスタ内の値が
修正されてデータをＩＤＲに入れる。ＩＰＲシャドウ・
レジスタの内容は、ＩＤＲにデータがロードされるたび
に増分される。シャドウ・レジスタがいくつまで増分さ
れるかは、ＩＬＭＲレジスタの内容により決まる。 【０２００】ＩＰＲシャドウ・レジスタは、以下の条件
下でＩＰＲからロードされる： １．レジスタがロードされたとき； ２．done命令が実行されたとき； ３．ＩＤＲＣアドレッシング・モードが用いられたと
き；および ４．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２０１】ＩＤＲＣをベクタ命令のソース・オペラン
ドとして指定すると、ＩＤＲの内容をベクタ・ソースと
して用いる場合と同様に、ＩＤＲの有効ビットがクリア
される。可能なベクタ・レジスタ・ソースのリストは表
２．３６を参照のこと。 【０２０２】ハードウェア上の制約：ＩＤＲの境界を越
えて書き込もうとしたり、ＩＰＲシャドウ・レジスタを
通常の方法で増分して＄３ｆを越えると、「ＩＤＲは満
杯」ということを示す内部フラッグがセットされる。Ｉ
ＤＲに対するその後のラン・モード・ライト（writel,
vwritel または外部ライトによる）はすべて無視され
る。このフラッグは、done命令が実行されるたび、ＩＤ
ＲＣアドレッシング・モードが用いられるたび、あるい
は反転ＲＥＳＥＴ信号がアサートされるたびにクリアさ
れる。 【０２０３】ＩＰＲはホスト・モード・ストリーミング
動作に用いられるＯＡＲ１レジスタと同様である。ＩＬ
ＭＲがどのようにＩＤＲ入力インデックス付けに影響を
与えるかについてはセクション３．５．２．２を参照の
こと。図３３にＩＰＲをより詳細に図示する。 【０２０４】ＩＤＲ，ＩＰＲ，ＩＣＲ，ＩＬＭＲがラン
・モード入力インデックス付けの間にどのように協働す
るかの説明については、セクション２．３．６，ポート
制御レジスタ（ＰＣＲ）のＦＭビットの説明を参照のこ
と。ＩＰＲには、マイクロコード命令movci, movtcおよ
びmovfc によりアクセスすることができる。詳細はセク
ション２．４．５．１０，ＩＤＲポインタ・レジスタ
（ＩＰＲ）を参照のこと。 【０２０５】セクション２．３．１１ ＩＤＲカウント
・レジスタ（ＩＣＲ） ＩＤＲカウント・レジスタ（ＩＣＲ）１３６は、ラン・
モード（Ｒ／反転Ｓ＝１）ストリーム・ライト動作中に
ＩＤＲにより受け入れられるバイト数を決定するために
用いられる。ＩＣＲは、０から６３までの値をもつこと
ができ、０の値は１バイトがＩＤＲに書き込まれること
を示し、６３は６４バイトがＩＤＲに書き込まれること
を示す。ＩＤＲに０バイトをロードする必要がある場合
は、ポート制御レジスタ（ＰＣＲ）のポート・タップを
開くことができる。ＩＣＲは入力インデックス付け（Ｐ
ＣＲ：ＦＭ＝０）のときも入力タグ付け（ＰＣＲ：ＦＭ
＝１）のときも用いられる。リセット後のこのレジスタ
の値は６３で、ラン・モード・ストリーム・ライトが開
始すると６４バイトがＩＤＲに受け入れられることを示
す。 【０２０６】ＩＣＲレジスタは、ＩＣＲレジスタの内部
バージョンにより隠されている。このシャドウ・レジス
タにより、ＩＣＲで特定された初期値が修正されないま
ま残ることになり、ＩＣＲシャドウ・レジスタ内の値が
修正されてデータをＩＣＲに入れる。ＩＣＲシャドウ・
レジスタの内容は、ＩＤＲにデータがロードされるたび
に減分される。シャドウ・レジスタがいくつまで減分さ
れるかは、ＩＬＭＲレジスタの内容により決まる。 【０２０７】ＩＣＲシャドウ・レジスタは、以下の条件
下でＩＣＲからロードされる： １．レジスタがロードされたとき； ２．done命令が実行されたとき； ３．ＩＤＲＣアドレッシング・モードが用いられたと
き；および ４．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２０８】ハードウェア上の制約：ＩＤＲの境界を越
えて書き込もうとしたり、ＩＣＲシャドウ・レジスタを
通常の方法で減分して＄００より小さくすると、「ＩＤ
Ｒは満杯」ということを示す内部フラッグがセットされ
る。ＩＤＲに対するその後のラン・モード・ライト（wr
itel, vwritel または外部ライトによる）はすべて無視
される。このフラッグは、done命令が実行されるたび、
ＩＤＲＣアドレッシング・モードが用いられるたび、あ
るいは反転ＲＥＳＥＴ信号がアサートされるたびにクリ
アされる。 【０２０９】ＩＣＲはホスト・モード・ストリーミング
動作に用いられるＤＣＲ１レジスタと同様である。シャ
ドウ・レジスタがいくつまで減分されるかは、ＩＬＭＲ
レジスタの内容により制御される。ＩＬＭＲがＩＤＲイ
ンデックスにどのように影響を与えるかについては、セ
クション３．５．２．２を参照のこと。 【０２１０】ＩＤＲ，ＩＰＲ，ＩＣＲ，ＩＬＭＲがラン
・モード入力インデックス付けの間にどのように協働す
るかの説明については、セクション２．３．６，ポート
制御レジスタ（ＰＣＲ）のＦＭビットの説明を参照のこ
と。ＩＣＲには、マイクロコード命令movci, movtcおよ
びmovfc によりアクセスすることができる。詳細はセク
ション２．４．５．１１，ＩＤＲカウント・レジスタ
（ＩＣＲ）を参照のこと。ＩＣＲは、図３４により詳細
に図示される。 【０２１１】セクション２．３．１２ ＩＤＲロケーシ
ョン・マスク・レジスタ（ＩＬＭＲ） ＩＤＲロケーション・マスク・レジスタ（ＩＬＭＲ）１
３４は、ラン・モード（Ｒ／反転Ｓ＝１）中にデータが
どのようにＩＤＲにロードされるかを決める。ランダム
・アクセス・モードでは、ＩＤＲポインタ・レジスタ
（ＩＰＲ）は用いられない（ＩＤＲの各ロケーションは
それぞれ明確にアドレッシングしなければならない）。
ストリーム・ライト動作中はマスク・ビットが、どの内
部生成されたＩＤＲアドレス・ビットが「無視される
（don't cared ）」かを決める。ＩＬＭＲは、ストリー
ム・ライト・データを受け取ったときにＩＤＲポインタ
・レジスタ（ＩＰＲ）がどれだけ増分するべきかを示す
指標としても機能する。 【０２１２】ＩＬＭＲの動作を制御する２つの原則は、
次の通りである： ・ＩＬＭＲのビットは内部生成されたアドレスに関して
「無視する」として機能する。すなわち、データはアド
レスが「無視される」ときに選択されたＩＤＲロケーシ
ョンにロードされる。００１１００００のＩＬＭＲ値
は、ＩＤＲアドレスのビット４および５を無視するが、
これは同じビットがＩＤＲロケーション０００００００
０，０００１００００，００１０００００，００１１０
０００に送られることを意味する。 ・ＩＰＲは、ＩＬＭＲの最下位の「０」のロケーション
により増分される。すなわち、最下位の０がビット・ロ
ケーション０にあるとすると、データがＩＤＲに入れら
れるたびに、ＩＰＲは２0 または１だけ増分される。最
下位の０がビット・ロケーション３にあるとすると、Ｉ
ＰＲはそのたびに８ずつ増分される。 【０２１３】ＩＬＭＲを用いる例については、セクショ
ン３．５．２．２，ＩＬＭＲを用いる例を参照のこと。
またラン・モード中のＩＤＲのロードの詳細に関して
は、セクション２．３．６，ポート制御レジスタ（ＰＣ
Ｒ）を参照のこと。 【０２１４】ＩＬＭＲにはマイクロコード命令movci, m
ovtcおよびmovfc によりアクセスすることができる。詳
細についてはセクション２．４．５．１２，ＩＤＲロケ
ーション・マスク・レジスタ（ＩＬＭＲ）を参照のこ
と。ＩＬＭＲは図３５により詳細に図示される。 【０２１５】セクション２．３．１３ ＩＤＲ初期オフ
セット・レジスタ（ＩＯＲ） 初期オフセット・レジスタ（ＩＯＲ）１３０は、ラン・
モード専用レジスタ（Ｒ／反転Ｓ＝１）で、ＩＤＲにデ
ータを入れる前にアソシエーション・エンジンが待たな
ければならない有効データの数（すなわちクロック・サ
イクルの数）のカウントを含む。たとえばＩＯＲに＄０
Ｆが含まれるとすると、このデバイスは１５個のデータ
を通過させて、１６番目のデータがＩＰＲおよびＩＬＭ
Ｒによって指定されたロケーションにおいてＩＤＲに入
れられる。このカウントが満足されると、このレジスタ
の内容は次のラン・モード・ストリーム・ライト動作ま
で無視される。 【０２１６】ＩＯＲには、マイクロコード命令movci, m
ovtcおよびmovfc によってアクセスすることができる。
詳細についてはセクション２．４．５．１３，ＩＤＲ初
期オフセット・レジスタ（ＩＯＲ）を参照のこと。ＩＯ
Ｒは図３６に、より詳細に図示される。 【０２１７】セクション２．３．１４ ホスト・ストリ
ーム選択レジスタ（ＨＳＳＲ） ホスト・ストリーム選択レジスタ（ＨＳＳＲ）１００に
よりホストは、ストップ・モード（Ｒ／反転Ｓ＝０）中
にストリーム・モード動作がアソシエーション・エンジ
ンにどこで、どのように影響を与えるかを定義すること
ができる。表２．１３は、ＨＳＳＲに関してより詳細な
情報を示す。 【０２１８】ＨＳＳＲの最初の４ビット（ＬＳ［３：
０］）は、アソシエーション・エンジン・データ転送の
どの論理空間がストリーム転送中にソースとなるか、あ
るいは書き込まれるかを選択するために用いられる。ス
トリーム・アクセス中にはアソシエーション・エンジン
に対して明確なアドレスが伝えられないので、アクセス
・アドレスはＨＳＳＲレジスタ，オフセット・アドレス
・レジスタ（ＯＡＲ１，ＯＡＲ２）および深さ制御レジ
スタ（ＤＣＲ１，ＤＣＲ２）により指定される。表２．
１４は、ＬＳビットにより定義されたロケーションを示
す。ＨＳＳＲは、図３７に、より詳細に図示される。 【０２１９】ホスト・ストリーム選択ポート・ビット
（ＨＳＰ［１：０］）は、ホスト・モード・ストリーム
動作中にデータがデバイスに、またはデバイスからどの
ように転送されるかを制御する。これらのビットは、ポ
ート制御レジスタ（ＰＣＲ）内のスイッチおよびタップ
・ビットと同様の動作を行うが、ホスト・モード・アク
セスの間しか用いられない。これらのビットにより、ア
ソシエーション・エンジン・アレイのランタイム・コン
フィギュレーションを乱さずにホスト・モード転送を行
うことができる（スイッチおよびタップ・ビットにより
定義されたように）。 【０２２０】ＨＳＰ［１：０］＝００のとき、このデバ
イスは提示すべき情報がないかのように振舞う。ＨＳＰ
ビットは、反転ｘＣＩ／反転ｘＣＯ制御ラインと協同し
て働き、これらの制御ラインがデータ転送に関して適切
な状態にあるときだけ、データが提示される。ＨＳＰビ
ットは、ノース・ポートに提示されたストリーム・リー
ド・データがサウス・ポートに提示されるか否かを制御
することも、ウェスト・ポートに提示されたストリーム
・リード・データがイースト・ポートに提示されるか否
かを制御することもしない。これは単に、このデバイス
から来たデータがどこに送られるかを制御する方法であ
る。 【０２２１】（デフォルト）ＨＳＰ［１：０］＝０１の
とき、ホスト・ストリーム・データは、サウス・ポート
を通って転送される。ホスト・リード動作に関しては、
このデバイスはアクセスしたすべてのロケーションから
データをサウス・ポートに送る。ホスト・ライト・アク
セスに関しては、このデバイスはサウス・ポートからす
べてのデータを受け取る。 【０２２２】ＨＳＰ［１：０］＝１０のとき、ホスト・
ストリーム・データは、イースト・ポートを通って転送
される。ホスト・リード動作に関しては、このデバイス
はアクセスしたすべてのロケーションからデータをイー
スト・ポートに送る。ホスト・ライト・アクセスに関し
ては、このデバイスはイースト・ポートからすべてのデ
ータを受け取る。 【０２２３】ＨＳＰ［１：０］＝１１は、将来的な用途
のために確保されている。この符号化によりアソシエー
ション・エンジンはＨＳＰ［１：０］＝００と同じよう
に機能するが、モトローラ社はこの符号化を任意のとき
に変更する権利を保有する（従ってＨＳＰ［１：０］＝
００を用いて、ＨＳＰ［１：０］＝１１には頼らないこ
と）。表２．１５は、ＨＳＲビットに関するより詳細な
情報を示す。 【０２２４】セクション２．３．１５ ホスト・ストリ
ーム・オフセット・レジスタ（ＨＳＯＲ） ホスト・ストリーム・オフセット・レジスタ（ＨＳＯ
Ｒ）２２２は、ストップ・モード（Ｒ／反転Ｓ＝０）中
のアソシエーション・エンジンに対するストリーム・ラ
イト・アクセスを制御するために用いられる。ＨＳＯＲ
は図３８に、より詳細に図示される。この１６ビットの
レジスタに含まれる値は、最初のデータがデバイスに到
着した時刻（反転ｘＣＩがアサートされてから１サイク
ル後）と、デバイスがそのデータを受け入れ始めた時刻
との間の遅延を示す。ＨＳＯＲは、ＤＣＲｘレジスタと
共に働いて、データ・オフセットと、アソシエーション
・エンジンに書き込まれるストリームの期間の両方を制
御する。 【０２２５】たとえば、４つのアソシエーション・エン
ジン（図３９に示されるようなＨＳＯＲとＤＣＲ１の値
をもつ）と、２０個のデータのストリームとがあるとす
ると、データは図３９に示されるようにアソシエーショ
ン・エンジンに入れられる。 【０２２６】第２の例として、アソシエーション・エン
ジンによりデータが受け入れられる順序を再配置して、
チップの順序を再配置するように見せることもできる。
図４０に示されるように、チェーン内の２つ以上のアソ
シエーション・エンジンが同じデータを受け取ることも
できる。 【０２２７】セクション２．３．１６ ノース−サウス
保持レジスタ（ＮＳＨＲ） ノース−サウス保持レジスタ（ＮＳＨＲ）９０には、ノ
ース・ポートとサウス・ポートとの間の最近のブロード
キャスト転送に関するステータスとデータとが含まれ
る。表２．１６は、ＮＳＨＲに関するより詳細な情報を
示す。ＮＳＨＲは図４１に、より詳細に図示される。Ｎ
ＳＨＲの内容は、ラン・モード（Ｒ／反転Ｓ＝１）中に
ノース・ポートまたはサウス・ポートにデータが書き込
まれるたびに更新される。アソシエーション・エンジン
がストップ・モード（Ｒ／反転Ｓ＝０）に入ると、この
レジスタにはノース・ポートとサウス・ポートとの間の
最新のラン・モード・ストリーム・ライトのステータス
が含まれる。このレジスタの内容は、ポート制御レジス
タ（ＰＣＲ）のノース−サウス・スイッチ（ＮＳＳ）が
閉（ＰＣＲ：ＮＳＳ＝１）になり、ラン・モード中にデ
ータがノース・ポートまたはサウス・ポートのいずれか
に書き込まれると変更される。このレジスタの内容は、
ＰＣＲのノース・タップ（ＮＴ）およびサウス・タップ
（ＳＴ）の設定とは独立している。 【０２２８】ＮＳＨＲは、ＮＳＳ＝０で、データがイー
スト・ポートまたはウェスト・ポートに書き込まれる場
合は変更されない。ＮＳＨＲの内容も、ＰＣＲのＮＴま
たはＳＴの設定とは独立している。 【０２２９】ＮＳＨＲのＶビットは、ＮＳＨＲのデータ
・バイトに有効な情報が含まれるか否かを示す。 【０２３０】ＤＩＲビットは、データの方向を表す。デ
ータが、マイクロコードwriten, writes, vwriten また
はvwrites の結果であると、このビットはどのポートか
らデータが書き込まれたかを示す。データがこのデバイ
スを通じて書き込まれた外部データの結果であると、こ
のビットはどのポートからデータが書き込まれたのかを
示す。 【０２３１】ＳＲＣビットは、ＮＳＨＲに含まれるデー
タがマイクロコードwriten, writes, vwriten またはvw
rites の結果であるか否かを表す。このビットがセット
されていないと、データはこのデバイスを通じてポート
の１つに書き込まれた外部ライトの結果である。 【０２３２】セクション２．３．１７ イースト−ウェ
スト保持レジスタ（ＥＷＨＲ） イースト−ウェスト保持レジスタ（ＥＷＨＲ）９２に
は、イースト・ポートとウェスト・ポートとの間の最近
のブロードキャスト転送に関するステータスとデータと
が含まれる。表２．１７は、ＥＷＨＲに関するより詳細
な情報を示す。ＥＷＨＲは図４２に、より詳細に図示さ
れる。ＥＷＨＲの内容は、ラン・モード（Ｒ／反転Ｓ＝
１）中にイースト・ポートまたはウェスト・ポートにデ
ータが書き込まれるたびに更新される。アソシエーショ
ン・エンジンがストップ・モード（Ｒ／反転Ｓ＝０）に
入ると、このレジスタにはイースト・ポートとウェスト
・ポートとの間の最新のラン・モード・ストリーム・ラ
イトのステータスが含まれる。このレジスタの内容は、
ポート制御レジスタ（ＰＣＲ）のイースト−ウェスト・
スイッチ（ＥＷＳ）が閉（ＰＣＲ：ＥＷＳ＝１）にな
り、ラン・モード中にデータがイースト・ポートまたは
ウェスト・ポートのいずれかに書き込まれると変更され
る。このレジスタの内容は、ＰＣＲのイースト・タップ
（ＥＴ）およびウェスト・タップ（ＷＴ）の設定とは独
立している。 【０２３３】ＥＷＨＲは、ＥＷＳ＝０で、データがイー
スト・ポートまたはウェスト・ポートに書き込まれる場
合は変更されない。ＥＷＨＲの内容も、ＰＣＲのＥＴお
よびＷＴの設定とは独立している。 【０２３４】ＥＷＨＲのＶビットは、ＥＷＨＲのデータ
・バイトに有効な情報が含まれるか否かを示す。 【０２３５】ＤＩＲビットは、データの方向を表す。デ
ータが、マイクロコードwritee, writew, vwritee また
はvwritew の結果であると、このビットはどのポートか
らデータが書き込まれたかを示す。データがこのデバイ
スを通じて書き込まれている外部データの結果である
と、このビットはどのポートからデータが書き込まれた
かを示す。 【０２３６】ＳＲＣビットは、ＥＷＨＲに含まれるデー
タがマイクロコードwritee, writew, vwritee またはvw
ritew （および内部ライト）の結果であるか、データが
このデバイスを通じてポートの１つに書き込まれた外部
ライトの結果であるか否かを表す。 【０２３７】セクション２．３．１８ オフセット・ア
ドレス・レジスタ＃１（ＯＡＲ１） オフセット・アドレス・レジスタ＃１（ＯＡＲ１）９６
は、ストップ・モード（Ｒ／反転Ｓ＝０）ストリーム・
アクセス中に用いられて、ＨＳＳＲのＬＳ［３：０］に
より定義される論理空間に関する開始内部アドレスを示
す。図４３に、ＯＡＲ１をより詳細に図示する。 【０２３８】ＯＡＲ１は、ＯＡＲ１の内部バージョンに
より隠されている。このシャドウ・レジスタにより、Ｏ
ＡＲ１内で指定された初期値は修正されずに残り、ＯＡ
Ｒ１シャドウ・レジスタの値が修正されてアソシエーシ
ョン・エンジンにデータを入れる。ＯＡＲ１シャドウ・
レジスタの内容は、データがアソシエーション・エンジ
ン内にロードされるたびに増分される。 【０２３９】ＯＡＲ１シャドウ・レジスタは、以下の条
件下でＯＡＲ１からロードされる： １．レジスタがロードされたとき； ２．アソシエーション・エンジンがストリーム・アクセ
スのために選択されたとき； ３．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２４０】一次元アレイには、入力データ・レジスタ
（ＩＤＲ），入力タッグ・レジスタ（ＩＴＲ），命令キ
ャッシュ（ＩＣ），ベクタ・データ・レジスタ（Ｖ
［０］〜Ｖ［７］）およびベクタ・プロセス制御レジス
タ（ＶＰＣＲ）が含まれる。 【０２４１】ＯＡＲ１は、二次元アレイ内でストリーム
・モード・アクセスを実行する際にも用いられる。この
場合は、アレイの第１次元にインデックス（列インデッ
クス）するために用いられる。唯一の二次元アレイは、
係数メモリ・アレイ（ＣＭＡ）である。 【０２４２】セクション２．３．１９ 深さ制御レジス
タ＃１（ＤＣＲ１） 深さ制御レジスタ＃１（ＤＣＲ１）９７の内容は、すべ
ての一次元および二次元アレイに対するストップ・モー
ド（Ｒ／反転Ｓ＝０）ストリーム・アクセス中に用いら
れる。内部アドレス生成論理がＤＣＲ１の内容を用い
て、ストリーム転送に関して転送されるバイト数（ＨＳ
ＳＲのＬＳ［３：０］により定義される論理空間の１
つ）を決定する。ＤＣＲ１は図４４に、より詳細に図示
される。 【０２４３】ＤＣＲ１は、ＤＣＲ１の内部バージョンに
より隠されている。このシャドウ・レジスタにより、Ｄ
ＣＲ１内で指定された初期値は修正されずに残り、ＤＣ
Ｒ１シャドウ・レジスタの値が修正されてアソシエーシ
ョン・エンジンにデータを入れる。ＤＣＲ１シャドウ・
レジスタの内容は、データがアソシエーション・エンジ
ン内にロードされるたびに減分される。 【０２４４】ＤＣＲ１シャドウ・レジスタは、以下の条
件下でＤＣＲ１からロードされる： １．レジスタがロードされたとき； ２．アソシエーション・エンジンがストリーム・アクセ
スのために選択されたとき； ３．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２４５】一次元アレイに関してこのレジスタは、制
御がアソシエーション・エンジン・チェーンの次のアソ
シエーション・エンジンに渡される前に、ストリーミン
グ動作中に書き込まれるあるいは読み出されるロケーシ
ョンの数を制御する。ＤＣＲ１は１だけオフセットされ
るので、ＤＣＲ１＝０は正確に１バイトをストリーミン
グして、ＤＣＲ１＝６３で６４バイトがストリーミング
される。ストリーミング動作にアソシエーション・エン
ジンを関与させないようにするには、ＨＳＳＲ：ＳＨＰ
［１：０］＝００をセットする。 【０２４６】ランダム・アクセス・マップ全体をストリ
ーミングする際には、有用なレジスタがないマップのホ
ールをスキップする。そのため、ＤＣＲ１＋ＯＡＲ１
は、マップ・ケース全体の終了アドレスに常に等しいと
は限らない。スキップされるアドレスは、表２．１８に
リストアップされている。 【０２４７】このレジスタのリセット値は＄１４ＦＦで
あり、この値はＤＣＲ１がストリーミング動作の行われ
る前に変更されなければ、このアソシエーション・エン
ジンが、ランダム・アクセス・マップから未使用のロケ
ーションを減じたサイズに等しいバイトのストリームを
受け入れるかあるいは供給することを示す。 【０２４８】一次元アレイには、入力データ・レジスタ
（ＩＤＲ），入力タッグ・レジスタ（ＩＴＲ），命令キ
ャッシュ（ＩＣ），ベクタ・データ・レジスタ（Ｖ
［０］〜Ｖ［７］）およびベクタ・プロセス制御レジス
タ（ＶＰＣＲ）が含まれる。 【０２４９】ＤＣＲ１は、二次元アレイ内にストリーム
・モード・アクセスを実行する際にも用いられる。この
場合は、ＤＣＲ１は各行に入れられるエントリ数を制御
するために用いられる。唯一の二次元アレイは、係数メ
モリ・アレイ（ＣＭＡ）である。 【０２５０】ストップ・モード（Ｒ／反転Ｓ＝０）スト
リーミング動作に関しては、次の場合に反転ｘＣＯ信号
がアサートされる：すなわち１）ＤＣＲ１およびＤＣＲ
２により指定されたデータ数が転送されたとき；または
２）内部アドレス発生器がＨＳＳＲ：ＬＳ［３：０］に
より定義された空間を越えてストリーミングしようとす
るとき。 【０２５１】セクション２．３．２０ オフセット・ア
ドレス・レジスタ＃２（ＯＡＲ２） 二次元アレイのアドレッシングについてのみ用いられる
オフセット・アドレス・レジスタ＃２（ＯＡＲ２）９８
は、ＯＡＲ１レジスタと共に、ホスト・モード（Ｒ／反
転Ｓ＝０）ストリーム・アクセス中に書き込まれるある
いは読み出される第１行ロケーションを制御する。この
レジスタのリセット値は＄０であり、この値はこのレジ
スタがストリーム動作が行われる前に変更されない場
合、ＣＭＡに対するストリーム・アクセスが第１行（行
＃０）から始まることを示す。このレジスタの最大値は
６３（＄３Ｆ）であり、これはＣＭＡが最大（そして唯
一）の二次元アレイであり、ｙ方向には６４ロケーショ
ンしかないためである。＄３Ｆより大きな値がこのレジ
スタに書き込まれると、モジューロ６４値となる。 【０２５２】ＯＡＲ２は、ＯＡＲ１の内部バージョンに
より隠されている。このシャドウ・レジスタにより、Ｏ
ＡＲ２内で指定された初期値は修正されずに残り、ＯＡ
Ｒ２シャドウ・レジスタの値が修正されてアソシエーシ
ョン・エンジンにデータを入れる。ＯＡＲ２シャドウ・
レジスタの内容は、データがアソシエーション・エンジ
ン内にロードされるたびに増分される。ＯＡＲ２は図４
５に、より詳細に図示される。 【０２５３】ＯＡＲ２シャドウ・レジスタは、以下の条
件下でＯＡＲ２からロードされる： １．レジスタがロードされたとき； ２．アソシエーション・エンジンがストリーム・アクセ
スのために選択されたとき； ３．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２５４】ＯＡＲｘおよびＤＣＲｘは、ストップ・モ
ード専用レジスタであり、ラン・モード動作中は用いら
れないことに注意すること。 【０２５５】セクション２．３．２１ 深さ制御レジス
タ＃２（ＤＣＲ２） 二次元アレイについてのみ用いられる深さ制御レジスタ
＃２（ＤＣＲ２）９９は、ＤＣＲ１レジスタと共に、制
御がチェーン内の次のアソシエーション・エンジンに渡
される前のストリーミング動作中に、書き込まれるある
いは読み出すことのできる二次元アレイのロケーション
数を制御する。このレジスタのリセット値は＄３Ｆまた
は６３であり、この値はこのレジスタがＣＭＡに対する
ストリーム転送が行われる前に変更されない場合、ＣＭ
Ａの６４行すべて（１つの列の）がアクセスされること
を示す。反転ｘＣＯ信号をアサートすることにより、制
御はアソシエーション・エンジン・チェーン内の次のア
ソシエーション・エンジンに渡される。ＤＣＲ２は１だ
けオフセットされているので、ＤＣＲ２＝０により、Ｃ
ＭＡの１行がアクセスされることに留意されたい。ＤＣ
Ｒ２は図４６に、より詳細に図示される。 【０２５６】ストップ・モード（Ｒ／反転Ｓ＝０）スト
リーミング動作に関しては、次の場合に反転ｘＣＯ信号
がアサートされる：すなわち１）ＤＣＲ１およびＤＣＲ
２により指定されたデータ数が転送されたとき；あるい
は２）内部アドレス発生器がＨＳＳＲ：ＬＳ［３：０］
により定義された空間を越えてストリーミングしようと
するとき。 【０２５７】ストップ・モード（Ｒ／反転Ｓ＝０）で
は、ＯＡＲ１，ＤＣＲ１，ＯＡＲ２およびＤＣＲ２は、
ストリーム転送の開始時のレジスタを隠すために転送さ
れる（アソシエーション・エンジンの反転ＲＯＷおよび
反転ＣＯＬが選択されたとき）。これらのシャドウ・レ
ジスタに含まれる値は、アソシエーション・エンジンの
選択が解除されるまで用いられる。言い換えれば、ＯＡ
ＲレジスタまたはＤＣＲレジスタがストリーム動作中に
修正されても、現在の転送が終了して新しいストリーム
動作が開始されるまでは、この変更は反映されない。 【０２５８】ＤＣＲ２は、ＤＣＲ２の内部バージョンに
より隠されている。このシャドウ・レジスタにより、Ｄ
ＣＲ２内で指定された初期値は修正されずに残り、ＤＣ
Ｒ２シャドウ・レジスタの値が修正されてアソシエーシ
ョン・エンジンにデータを入れる。ＤＣＲ２シャドウ・
レジスタの内容は、データがアソシエーション・エンジ
ン内にロードされるたびに減分される。 【０２５９】ＤＣＲ２シャドウ・レジスタは、以下の条
件下でＤＣＲ２からロードされる： １．レジスタがロードされたとき； ２．アソシエーション・エンジンがストリーム・アクセ
スのために選択されたとき； ３．反転ＲＥＳＥＴ信号がトグルされたとき（１−＞０
−＞１）。 【０２６０】ＯＡＲｘおよびＤＣＲｘは、ストップ・モ
ード専用レジスタであり、ラン・モード動作中は用いら
れないことに注意すること。 【０２６１】ＯＡＲ１，ＤＣＲ１，ＯＡＲ２およびＤＣ
Ｒ２がストリーム・アクセス・モード中にどのように用
いられるかについては、セクション３．５．１．２，ホ
スト・ストリーム・アクセス・モードを参照のこと。 【０２６２】セクション２．３．２２ 割込ステータス
・レジスタ＃１（ＩＳＲ１） 割込ステータス・レジスタ＃１（ＩＳＲ１）３４２は、
ホストにより用いられて、アソシエーション・エンジン
により生成された流れに関する割込の原因を決定するこ
とができる。ＩＳＲ１のビットは、割込マスク・レジス
タ＃１（ＩＭＲ１）のビットと、１対１の対応を有す
る。ＩＳＲ１のビットは、対応する（ＩＭＲ１）ビット
の状態に関わらずにセットされる。これによりホスト
は、外部割込を発生させずに条件を調べる（ポーリング
する）ことができる。ＩＳＲ１がホストに読まれると、
すべてのビットがクリアになる。このように、ＩＳＲ１
には最後のリード以降のステータス変更が含まれる。Ｉ
ＳＲ１は図４７に、より詳細に図示される。表２．１９
は、ＩＳＲ１に関するより詳細な情報を示す。 【０２６３】ＳＶＩビットがセットされた場合は、スケ
ーラ・エンジン内のマイクロコード算術演算動作がオー
バーフローを起こした。 【０２６４】ＶＶＩビットがセットされた場合は、ベク
タ・エンジン内のマイクロコード算術演算動作がオーバ
ーフローを起こした。 【０２６５】ＳＤＩビットがセットされた場合は、スケ
ーラ・エンジン内のマイクロコード算術演算動作がゼロ
による除算を起こした。 【０２６６】ＶＤＩビットがセットされた場合は、ベク
タ・エンジン内のマイクロコード算術演算動作がゼロに
よる除算を起こした。 【０２６７】ＰＣＩビットがセットされた場合は、プロ
グラム・カウンタ（ＰＣ）がその境界を越えて、マイク
ロシーケンサがデータ空間での実行を開始した。このメ
カニズムは、マイクロプロセッサ・メモリ管理ユニット
のページ例外と同様である。 【０２６８】ＩＯＩビットがセットされた場合は、不当
オペコードが命令ストリーム内に検出された。 【０２６９】ＰＥＩビットがセットされた場合は、ポー
ト動作中にエラーが検出された。ポート・エラーの原因
を判定するには、アソシエーション・エンジン・ポート
・モニタ・レジスタ（ＡＰＭＲ）を読まねばならない。 【０２７０】ＩＣＩビットがセットされた場合は、命令
に基づくＩＤＲ競合が起こった。この競合は、外部スト
リーム・ライトがＩＤＲにロードしようとすると同時に
vstore, vwritel またはwritel命令が実行されると起こ
る。 【０２７１】このレジスタに含まれるビット値は、アソ
シエーション・エンジン割込マスク・レジスタ＃１（Ｉ
ＳＲ１）に含まれるビット値と共に、外部割込がいつ発
生されるか、また発生されるか否かを最終的に決定す
る。 【０２７２】セクション２．３．２３ 割込マスク・レ
ジスタ＃１（ＩＭＲ１） 割込マスク・レジスタ＃１（ＩＭＲ１）３４４は、割込
ステータス・レジスタ＃１（ＩＳＲ１）と共に、外部割
込をイネーブルにする、あるいはディスエーブルにする
働きをする。内部条件により、ＩＳＲ１でビットがセッ
トされて、ＩＭＲ１の対応ビット（群）がセットされる
と、外部割込が発生する。ＩＭＲ１は図４８により詳細
に図示される。表２．２０９にＩＭＲ１に関するより詳
細な情報が示される。 【０２７３】ＳＶＩＭがセットされると、スケーラ・エ
ンジン・オーバーフローにより外部割込は発生しない。 【０２７４】ＶＶＩＭがセットされると、ベクタ・エン
ジン・オーバーフローにより外部割込は発生しない。 【０２７５】ＳＤＩＭがセットされると、スケーラ・エ
ンジンのゼロによる除算により外部割込は発生しない。 【０２７６】ＶＤＩＭがセットされると、ベクタ・エン
ジンのゼロによる除算により外部割込は発生しない。 【０２７７】ＰＣＩＭビットがセットされると、ＰＣ制
限超過により外部割込は発生しない。逆に、ＰＣＭビッ
トがセットされると、ＰＣ制限超過により外部割込が発
生する。 【０２７８】ＩＯＩＭビットがセットされると、不当オ
ペコードにより外部割込は発生しない。 【０２７９】ＰＥＩＭビットがセットされると、ポート
のエラーにより外部割込は発生しない。ＰＥＩＭビット
がセットされていない場合は、ポートに関するエラーが
あると外部割込が発生する。ＰＥＩＭビットのデフォル
ト設定値は０である。外部割込を起こす可能性のあるポ
ート条件のリストは、表３．６にある。 【０２８０】ＩＣＩＭビットがセットされると、命令に
基づくＩＤＲ競合により外部割込は発生しない。ＩＣＩ
Ｍビットがクリアされると、命令に基づくＩＤＲ競合に
より外部割込が発生する。外部ストリーム・ライトがＩ
ＤＲにロードしようとすると同時にvstore, vwritel ま
たはwritel命令が実行されると、この条件が起こる。セ
クション２．３．２４ 割込ステータス・レジスタ＃２
（ＩＳＲ２） 割込ステータス・レジスタ＃２（ＩＳＲ２）３４６は、
ホストにより用いられて、スケーラ・エンジンまたはベ
クタ・エンジンの算術演算動作により割込条件が発生し
たか否かを判定することができる。このレジスタは、割
込マスク・レジスタ＃２（ＩＭＲ２）と共に、外部割込
が発生するか否かを最終的に決める。ＩＳＲ２は図４９
に、より詳細に図示される。表２．２１および表２．２
２は、ＩＳＲ２に関するより詳細な情報を示す。 【０２８１】このレジスタのビットがアソシエーション
・エンジンの特定の例外条件に対応しても、割込条件は
例外条件に直交する点に留意されたい。 【０２８２】ＨＬＴＩビットがセットされると、halt命
令が実行された。 【０２８３】intr#n命令が実行されると、ＳＩ［２：
０］ビットがセットされる。intr#6ソフトウェア割込
は、ＳＩ［２：０］＝１１０をセットする。 【０２８４】セクション２．３．２５ 割込マスクレジ
スタ＃２（ＩＭＲ２） 割込マスク・レジスタ＃２（ＩＭＲ２）３４８により、
ホストはベクタおよびスケーラ算術演算割込のマスキン
グを行うことができる。ＩＭＲ２のビットがセットされ
ると、対応する割込条件があっても外部割込は発生しな
い。同様に、ＩＭＲ２内のクリアなビットそれぞれにつ
いて、対応する条件により外部割込が発生する。ＩＭＲ
２は図５０に、より詳細に図示される。表２．２３およ
び表２．２４はＩＭＲ２に関するより詳細な情報を示
す。 【０２８５】ＨＬＴＭビットがセットされると、halt命
令が実行されても外部割込は発生しない。逆にＨＬＴＭ
ビットがセットされると、halt命令の実行により外部割
込が発生する。 【０２８６】ＳＩＭ［２：０］ビットにより、ある範囲
のソフトウェア割込をマスクオフすることができる。優
先順位の最も高いソフトウェア割込は、ソフトウェア割
込＃７であり、これは命令intr#7により発生する。優先
順位の最も低いソフトウェア割込は、ソフトウェア割込
＃１で、命令intr#1により発生する。 【０２８７】セクション２．３．２６ マイクロシーケ
ンサ制御レジスタ（ＭＣＲ） マイクロシーケンサ制御レジスタ（ＭＣＲ）１８８は、
マイクロコード・シーケンサにより命令がどのように、
いつ発行されるかを制御する。ＭＣＲは図５１に、より
詳細に図示される。表２．２５および表２．２６は、Ｍ
ＣＲに関するより詳細な情報を示す。 【０２８８】ＳＳビットにより、１つの命令がマイクロ
シーケンサにより実行される。ＳＳビットの状態は、各
命令の開始時に調べられる。ＳＳの状態が命令実行中に
変化すしても、その影響は次の命令の開始まで起こらな
い。各命令が実行された後で、ＰＣが増分され、反転Ｂ
ＵＳＹ信号がアクティブにセットされる。次の命令は、
Ｒ／反転Ｓ信号が１−＞０−＞１からトグルするまで実
行されない。 【０２８９】ＲＳＡビットは、ホストにより用いられ
て、アソシエーション・エンジンを既知の状態にリセッ
トすることができる。このビットの設定値は、係数メモ
リ（ＣＭＡ）をクリアしたり、命令キャッシュ（ＩＣ）
に影響を与えることはない。このビットの設定値と、re
start 命令の動作とを比較されたい（異なっている）。 【０２９０】ＳＴＫＦビットは、ＣＭＡ内のスタックの
状態を示す。スタックが空の場合は、このビットは１の
値をもつ。ＣＭＡスタックに少なくとも１つの有効なリ
ターン・アドレスがあると、ＳＴＫＦは０の値をもつ。 【０２９１】ＦＬＳＦビットは、ＦＬＳレジスタが現在
有効なリターン・アドレスをもっているか否かを示す。
もっている場合は、ＦＬＳＦビットは１で、もっていな
ければ０になる。 【０２９２】ＲＥＬＦビットは、repeate ループが開始
されたか否か、またアクティブであると考えられるか否
かを示す。開始された場合はＲＥＬＦビットは１で、開
始されていなければ０になる。 【０２９３】ＲＰＬＦビットは、repeatループが開始さ
れたか否かを示す。開始された場合はＲＰＬＦビットは
１で、開始されていなければ０になる。 【０２９４】ＩＬＦビットは、マイクロシーケンサ内の
命令の実行を制御する。このビットがセットされている
とき、マイクロシーケンサは、事実上ディスエーブルで
あり、Ｒ／反転Ｓ信号をトグルしてもＰＣは進まない。
doneまたはhalt命令が単一ステップ・モード中に実行さ
れると、アソシエーション・エンジンによりＩＬＦビッ
トがセットされる。これにより、異なるコード・サイズ
をもつ複数のアソシエーション・エンジンが単一ステッ
プ中でも同期することができる。このビットがセットさ
れている間は、アソシエーション・エンジンは、依然と
して、ＩＤＲにデータを受け入れて、ポート間で転送す
ることができる。別の命令を実行するには、ＩＬＦをク
リアしなければならない。 【０２９５】ＦＬＳの動作と、ＦＬＳＦおよびＳＴＫＦ
ビットとのスタックは、図５２に示される例でより明確
になる。 【０２９６】コード・ブロック＃１が実行されていると
きは、ＦＬＳは空である（ＦＬＳＦビットが０のため）
と見なされ、スタックにはリターン・アドレスは含まれ
ない。 【０２９７】bsr2 Ｃ２が実行されると、＄００４２（b
sr Ｃ２命令に従うアドレス）がＦＬＳに入れられ、Ｐ
ＣはラベルＣ２のアドレスにセットされる。 【０２９８】bsr Ｃ３が実行されると、＄００８２がス
タック上に入れられる。ＳＴＫＦビットは、スタック上
のリターン・アドレスのＬＳビット位置を取り込み、そ
れによりスタック上の実際の値は＄００８３となる。Ｐ
ＣはラベルＣ３のアドレスにセットされる。 【０２９９】bsr Ｃ４が実行されると、＄００ａ２がス
タック上に入れられる。ＳＴＫＦビットは、スタック上
のリターン・アドレスのＬＳビット位置を取り込み、そ
れによりスタック上の実際の値は＄００ａ２となる。Ｐ
ＣはラベルＣ３のアドレスにセットされる。 【０３００】コード・ブロック＃４でreturnが実行され
ると、まずＳＰが増分され、リターン・アドレスがスタ
ックから引き出される。スタックから引き出された値の
ＬＳビットが、ＳＴＫＦの新しい値となる。ＳＴＫＦ＝
０は、ＣＭＡがさらに別のリターン・アドレスをもち、
次のreturn命令によりスタックからリターン・アドレス
を得ることに留意されたい。 【０３０１】コード・ブロック＃３でreturnが実行され
ると、ＳＰがまた増分され、リターン・アドレスがスタ
ックから引き出される。スタックから引き出された値の
ＬＳビットは１となり、これがＳＴＫＦの新しい値とな
る。ＳＴＫＦ＝１のとき、次のreturn命令によりＦＬＳ
からリターン・アドレスが得られる。 【０３０２】コード・ブロック＃２でreturnが実行され
ると、リターン・アドレスがＦＬＳから引き出される
（ＦＬＳＦ：ＳＴＫＦ＝１：０のため）。ここでＦＬＳ
Ｆがクリアされるが、これはＦＬＳの内容が無効である
ことを意味する。 【０３０３】ＦＬＳＦが０の間にreturnが実行される
と、ＦＬＳに含まれる値はそのＦＬＳ値が無効であって
もＰＣに入れられる。 【０３０４】セクション２．３．２７ マイクロシーケ
ンサ・ステータス・レジスタ（ＭＳＲ） マイクロシーケンサ・ステータス・レジスタ（ＭＳＲ）
３５０は、アソシエーション・エンジン・マイクロシー
ケンサの現在の動作ステータスを示す。ＭＳＲは図５３
に、より詳細に図示される。表２．２７および表２．２
８にＭＳＲに関するより詳細な情報が示される。 【０３０５】Ｒビットは、アソシエーション・エンジン
がストップ・モード（Ｒ／反転Ｓ＝０）に入れられたと
きの命令の実行中にマイクロコードが停止したか否かを
示す。命令が実行された場合は、Ｒビットはセットされ
る。停止された場合はクリアされる。 【０３０６】ＥＸＥ［２：０］ビットは、アソシエーシ
ョン・エンジンのＰＳＴＡＴ信号ピンの現在のステータ
スを示す。これによりホストは、アソシエーション・エ
ンジンがラン・モード（Ｒ／反転Ｓ＝１）からストップ
・モード（Ｒ／反転Ｓ＝０）に移行したときに起こって
いた動作のクラスを判定することができる。 【０３０７】セクション２．３．２８ スケーラ・プロ
セス制御レジスタ（ＳＰＣＲ） スケーラ・プロセス制御レジスタ（ＳＰＣＲ）２０８
は、多重バイト算術演算動作および論理動作の流れを制
御すると共に、最新の算術演算動作のステータスを示す
ことができる。ＳＰＣＲは図５４に、より詳細に図示さ
れる。表２．２９にＳＰＣＲに関するより詳細な情報が
示される。 【０３０８】スケーラ拡張ビット（ＳＸ［１：０］）
は、特定の算術演算命令の精度を拡大するために用いら
れる。これらのビットがどのようにセットされ、どのよ
うに用いられるかについては、セクション２．５．１
９，多重バイト動作の説明を参照のこと。 【０３０９】スケーラ・オーバーフロー・ビット（Ｓ
Ｖ）とスケーラ・オーバーフロー方向ビット（ＳＤ）
は、前回の算術演算動作にオーバーフローが起こったか
否かと、オーバーフローが起こった場合にオーバーフロ
ーが起こった方向とを示す。 【０３１０】 セクション２．３．２９ 命令レジスタ（ＩＲ） 命令レジスタ（ＩＲ）３５２は、現在実行されている命
令を保持するために用いられる１６ビットのレジスタで
ある。このレジスタは、反転ＲＥＳＥＴがアソシエーシ
ョン・エンジンに与えられているときは変更されない。
ＩＲは図５５に、より詳細に図示される。 【０３１１】セクション２．３．３０ 命令キャッシュ
・ライン有効レジスタ（ＩＣＶＲ） 命令キャッシュ・ライン有効レジスタ（ＩＣＶＲ）３５
４は、命令キャッシュ（ＩＣ）および命令キャッシュ・
タッグ（ＩＣＴ０〜ＩＣＴ３）のステータスを示す。Ｉ
ＣＶＲは図５６に、より詳細に図示される。表２．３０
にＩＣＶＲに関するより詳細な情報が示される。 【０３１２】ＩＣＶ０がセットされているときは、キャ
ッシュ・ライン＃０に有効命令が含まれる。このビット
がクリアされると、キャッシュ・ライン＃０の内容は不
確定である。 【０３１３】ＩＣＶ１がセットされているときは、キャ
ッシュ・ライン＃１に有効命令が含まれる。このビット
がクリアされると、キャッシュ・ライン＃１の内容は不
確定である。 【０３１４】ＩＣＶ２がセットされているときは、キャ
ッシュ・ライン＃２に有効命令が含まれる。このビット
がクリアされると、キャッシュ・ライン＃２の内容は不
確定である。 【０３１５】ＩＣＶ３がセットされているときは、キャ
ッシュ・ライン＃３に有効命令が含まれる。このビット
がクリアされると、キャッシュ・ライン＃３の内容は不
確定である。 【０３１６】セクション２．３．３１ プログラム・カ
ウンタ（ＰＣ） プログラム・カウンタ（ＰＣ）１８６は、現在実行され
ている命令のマイクロコード・メモリ・アレイ（ＭＭ
Ａ）内のロケーションを示す１６ビットのレジスタであ
る。リセット状態を出ると、例外ポインタ・プログラム
・カウンタ（ＥＰＰＣ）に含まれる１６ビット・アドレ
スがＰＣにロードされる。ＰＣは図５７に、より詳細に
図示される。 【０３１７】ＰＣが命令キャッシュ・タッグ（ＩＣＴ０
〜ＩＣＴ３）と共にどのように用いられるかについて
は、セクション３．３．４を参照のこと。ＣＭＡに関し
てＭＭＡがどのように定義されるかの詳細については、
セクション３．３．２，ＣＭＡとＭＭＡのマッピングを
参照のこと。例外ポインタ表の詳細については、セクシ
ョン２．３．４４，例外ポインタ表を参照のこと。 【０３１８】 セクション２．３．３２ ＰＣ境界レジスタ（ＰＢＲ） ＰＣ境界レジスタ（ＰＢＲ）３５６は、第１の命令非関
連アドレスのアドレスを含む１５ビットのレジスタであ
る。命令のプレフェッチ毎に、ＰＣはＰＢＲに対して照
合される。ＰＣがＰＢＲよりも大きい場合は、ＰＣ制限
超過条件がある。ＥＭＲのＰＣＥＭビットがセットされ
ている（デフォルト）場合は、ＥＳＲはその条件を登録
するが、例外は起こらない。ＰＣＥＭ＝１のとき、条件
はＥＳＲに登録されて、ＥＰＯＢがＰＣに入れられ、Ｐ
Ｃ制限超過例外が起こる。ＰＣがＰＢＲよりも小さいと
きは、ＰＣにより指示された命令がマイクロシーケンサ
にロードされて実行される。ＰＢＲは図５８に、より詳
細に図示される。 【０３１９】ＰＢＲは、アルゴリズムのデバッグ中は、
ＰＣを特定の最大値に制限するので便利である。このレ
ジスタは、＄ＦＦＦＥの値で反転ＲＥＳＥＴから初期化
され、これはＰＣに関するすべての可能な値が有効であ
る（すなわちＰＣ境界チェックを事実上ディスエーブル
にする）ことを示す。 【０３２０】セクション２．３．３３ 命令キャッシュ
・タッグ＃０（ＩＣＴ０） 命令キャッシュ・タッグ＃０（ＩＣＴ０）３５８は、Ｃ
ＭＡのどの列が現在命令キャッシュ（ＩＣ）のライン＃
０にロードされているかを判断するために用いられる。
ＩＣＴ０は図５９に、より詳細に図示される。 【０３２１】キャッシュ・ヒットまたはキャッシュ・ミ
スを判定するには、各命令の実行前にＩＣＴ０をＰＣの
ＭＳバイトと比較する。ＰＣのＭＳバイトがタッグ・レ
ジスタのどれにも一致しない場合は、次の命令を含む新
しいライン（ＰＣにより指示される）を命令キャッシュ
にロードしなければならない。 【０３２２】ＰＣのビット７および６が００に等しい場
合は、ミスがあると、命令の新しいラインが命令キャッ
シュ・ライン＃０にロードされる。ＩＣＴ０には、ＰＣ
のＭＳバイトがロードされ、命令キャッシュ有効レジス
タ（ＩＣＶＲ）内のキャッシュ・ライン＃０（ＩＣＶ
０）のための有効なビットがセットされる。 【０３２３】セクション２．３．３４ 命令キャッシュ
・タッグ＃１（ＩＣＴ１） 命令キャッシュ・タッグ＃１（ＩＣＴ１）３６０は、Ｃ
ＭＡのどの列が現在命令キャッシュ（ＩＣ）のライン＃
１にロードされているかを判断するために用いられる。
ＩＣＴ１は図６０に、より詳細に図示される。 【０３２４】キャッシュ・ヒットまたはキャッシュ・ミ
スを判定するには、各命令の実行前にＩＣＴ１をＰＣの
ＭＳバイトと比較する。ＰＣのＭＳバイトがタッグ・レ
ジスタのどれにも一致しない場合は、次の命令を含む新
しいライン（ＰＣにより指示される）を命令キャッシュ
にロードしなければならない。 【０３２５】ＰＣのビット７および６が０１に等しい場
合は、ミスがあると、命令の新しいラインが命令キャッ
シュ・ライン＃１にロードされる。ＩＣＴ１には、ＰＣ
のＭＳバイトがロードされ、命令キャッシュ有効レジス
タ（ＩＣＶＲ）内のキャッシュ・ライン＃１（ＩＣＶ
１）のための有効なビットがセットされる。 【０３２６】セクション２．３．３５ 命令キャッシュ
・タッグ＃２（ＩＣＴ２） 命令キャッシュ・タッグ＃２（ＩＣＴ２）３６２は、Ｃ
ＭＡのどの列が現在命令キャッシュ（ＩＣ）のライン＃
２にロードされているかを判断するために用いられる。
ＩＣＴ２は図６１に、より詳細に図示される。 【０３２７】キャッシュ・ヒットまたはキャッシュ・ミ
スを判定するには、各命令の実行前にＩＣＴ２をＰＣの
ＭＳバイトと比較する。ＰＣのＭＳバイトがタッグ・レ
ジスタのどれにも一致しない場合は、次の命令を含む新
しいライン（ＰＣにより指示される）を命令キャッシュ
にロードしなければならない。 【０３２８】ＰＣのビット７および６が１０に等しい場
合は、ミスがあると、命令の新しいラインが命令キャッ
シュ・ライン＃２にロードされる。ＩＣＴ２には、ＰＣ
のＭＳバイトがロードされ、命令キャッシュ有効レジス
タ（ＩＣＶＲ）内のキャッシュ・ライン＃２（ＩＣＶ
２）のための有効なビットがセットされる。 【０３２９】セクション２．３．３６ 命令キャッシュ
・タッグ＃３（ＩＣＴ３） 命令キャッシュ・タッグ＃３（ＩＣＴ３）３６４は、Ｃ
ＭＡのどの列が現在命令キャッシュ（ＩＣ）のライン＃
３にロードされているかを判断するために用いられる。
ＩＣＴ３は図６２に、より詳細に図示される。 【０３３０】キャッシュ・ヒットまたはキャッシュ・ミ
スを判定するには、各命令の実行前にＩＣＴ３をＰＣの
ＭＳバイトと比較する。ＰＣのＭＳバイトがタッグ・レ
ジスタのどれにも一致しない場合は、次の命令を含む新
しいライン（ＰＣにより指示される）を命令キャッシュ
にロードしなければならない。 【０３３１】ＰＣのビット７および６が１１に等しい場
合は、ミスがあると、命令の新しいラインが命令キャッ
シュ・ライン＃３にロードされる。ＩＣＴ３には、ＰＣ
のＭＳバイトがロードされ、命令キャッシュ有効レジス
タ（ＩＣＶＲ）内のキャッシュ・ライン＃３（ＩＣＶ
３）のための有効なビットがセットされる。 【０３３２】 セクション２．３．３７ スタック・ポインタ（ＳＰ） スタック・ポインタ（ＳＰ）３６６は、サブルーチン・
リターン・アドレスが保持され、サブルーチン特有のデ
ータがload/store命令を用いて入れられる係数メモリ・
アレイ（ＣＭＡ）のロケーションを定義する１６ビット
のレジスタである。ＳＰは図６３に、より詳細に図示さ
れる。 【０３３３】反転ＲＥＳＥＴがあると、スタック・ポイ
ンタには、例外ポインタ表にあるレジスタの１つである
例外ポインタ・スタック・ポインタ（ＥＰＳＰ）の内容
がロードされる。例外ポインタ表の詳細については、セ
クション２．３．４４，例外ポインタ表を参照のこと。 【０３３４】セクション２．３．３８ 第１レベル・ス
タック（ＦＬＳ） 第１レベル・スタック（ＦＬＳ）３６８により、単一レ
ベルのサブルーチンの呼出を迅速に実行することができ
る。ＦＬＳに含まれる値は、サブルーチンへのジャンプ
（jsr ）命令が実行されると、通常はスタックの最上部
に置かれる。スタック処理に必要な時間（呼出中とリタ
ーンの）をなくするために、リターン・アドレスが第１
レベル・スタック・レジスタに入れられる。ＦＬＳは図
６４に、より詳細に図示される。 【０３３５】return命令の介入なしに２回のbsr 命令が
なされると、２回目のbsr は強制的にスタック上にリタ
ーン・アドレスを記憶する（ＳＰによる参照）。 【０３３６】セクション２．３．３９ リピート開始レ
ジスタ（ＲＢＲ） リピート開始レジスタ（ＲＢＲ）１８０は、repeatおよ
びrepeate 命令により用いられて、プログラムの内部ル
ープの迅速な実行を可能にする。ＲＢＲは図６５に、よ
り詳細に図示される。repeatまたはrepeate 命令が実行
されると、ＰＣ＋２の値がＲＢＲにロードされる。ルー
プの最後で（リピート終了レジスタ（ＲＥＲ）の値が現
在実行されている命令のアドレスに一致すると）、プロ
グラム・カウンタ（ＰＣ）にＲＢＲの内容がロードされ
る。 【０３３７】repeatおよびrepeate 命令については、セ
クション２．５．１６，スケーラ・エンジン・プログラ
ムの流れ制御動作を参照のこと。 【０３３８】セクション２．３．４０ リピート終了レ
ジスタ（ＲＥＲ） リピート終了レジスタ（ＲＥＲ）１８２は、repeatおよ
びrepeate 命令により用いられて、プログラムの内部ル
ープの迅速な実行を可能にする。ＲＥＲは図６６に、よ
り詳細に図示される。repeatまたはrepeate 命令が実行
されると、ループ内の最終命令を示す命令がＲＥＲレジ
スタにロードされる。このレジスタの値が、現在実行さ
れている命令のアドレスと比較される。その比較の結果
が一致すると、リピート・カウント・レジスタ（ＲＣ
Ｒ）の内容が減分され、ＲＣＲがゼロに等しくなると、
リピート・ループが終了される。ＲＣＲがゼロでない場
合は、ＲＢＲの内容が開始カウンタ（ＰＣ）にロードさ
れて、ループはもう一度繰り返される。 【０３３９】repeatおよびrepeate 命令については、セ
クション２．５．１６，スケーラ・エンジン・プログラ
ムの流れ制御動作を参照のこと。 【０３４０】セクション２．３．４１ リピート・カウ
ント・レジスタ（ＲＣＲ） リピート・カウント・レジスタ（ＲＣＲ）１８４は、re
peatおよびrepeate 命令により用いられて、プログラム
の内部ループの迅速な実行を可能にする。ＲＣＲは図６
７に、より詳細に図示される。repeat(e) 命令が実行さ
れると、カウント値が命令により指定されたＧレジスタ
（Ｇ［０］〜Ｇ［７］）からＲＣＲレジスタ内にロード
される。ＲＣＲは、repeat(e) ループが何回実行される
かを制御する。リピート・ポインタ・レジスタ（ＲＢ
Ｒ）が現在実行中の命令のアドレスに一致するたびに、
ＲＣＲの内容が１だけ減分される。ＲＣＲがゼロに等し
くなると、ループは終了する。 【０３４１】repeatおよびrepeate 命令については、セ
クション２．５．１６，スケーラ・エンジン・プログラ
ムの流れ制御動作を参照のこと。 【０３４２】セクション２．３．４２ グローバル・デ
ータ・レジスタ（Ｇ［０］〜Ｇ［７］） グローバル・データ・レジスタ（Ｇ［０］〜Ｇ［７］）
３０２は、スケーラ処理エンジン内にあり、汎用データ
・レジスタのセットである。これらのレジスタの使用法
は交換可能であり、これはこれらのレジスタが汎用デー
タ以外のものについてはアソシエーション・エンジンが
用いないことを意味する。 【０３４３】グローバル・データ・レジスタには、実際
には図６８に示されるように３つの空のロケーションが
詰め込まれている。これにより、メモリ・マップを変更
せずに将来的な成長を図ることができる。これらのロケ
ーションに対しての書き込みは正当な動作と考えられ、
これらのロケーションが読み出されると＄００となる。 【０３４４】セクション２．３．４３ グローバル・ポ
インタ・レジスタ（Ｐ［０］〜Ｐ［７］） グローバル・ポインタ・レジスタ（Ｐ［０］〜Ｐ
［７］）３００は、スケーラ処理エンジン内にある多目
的レジスタである。これらのレジスタは、データ・レジ
スタとして用いることができ、その場合は、グローバル
・データ・レジスタと全く同じ働きをする。また、間接
的な形式のデータ・アクセスを使用する命令では間接ポ
インタとして用いることもできる。 【０３４５】グローバル・ポインタ・レジスタは、実際
には図６９に示されるように３つの空のロケーションが
詰め込まれている。これにより、メモリ・マップを変更
せずに将来的な成長を図ることができる。これらのロケ
ーションに対しての書き込みは正当な動作と考えられ、
これらのロケーションが読み出されると＄００となる。 【０３４６】セクション２．３．４４ 例外ポインタ表 図７０に示されるように、例外ポインタ表のレジスタ３
７０を用いると、ホストは例外の場合のアソシエーショ
ン・エンジンの正確な応答を決定することができる。 【０３４７】例外ポインタ表は、ホストがアクセスする
ことのできるレジスタ・マップに入れられて、全体が命
令キャッシュ（ＩＣ）に適合できるほど充分に小さい、
小型のプログラムで係数メモリ・アレイ（ＣＭＡ）全体
をデータ記憶に割り当てることができる。 【０３４８】ＥＰＰＣ（リセット初期プログラム・カウ
ンタ）−−この１６ビットのレジスタに含まれる値は、
アソシエーション・エンジンがリセット状態から出ると
プログラム・カウンタ（ＰＣ）内にロードされる。 【０３４９】ＥＰＳＣ（リセット初期スタック・ポイン
タ）−−この１６ビットのレジスタに含まれる値は、ア
ソシエーション・エンジンがリセット状態から出るとス
タック・ポインタ（ＳＰ）内にロードされる。 【０３５０】ＥＰＳＶ（スケーラ・オーバーフロー例外
ポインタ）−−スケーラ・エンジン内で算術演算オーバ
ーフローが起こり、例外マスク・レジスタ（ＥＭＲ）の
スケーラ・オーバーフロー例外マスク・ビット（ＳＶＥ
Ｍ）がクリアされると、ＥＰＳＶの内容が次のクロック
でＰＣ内にロードされる。 【０３５１】ＥＰＶＶ（ベクタ・オーバーフロー例外ポ
インタ）−−ベクタ・エンジン内で算術演算オーバーフ
ローが起こり、例外マスク・レジスタ（ＥＭＲ）のベク
タ・オーバーフロー例外マスク・ビット（ＶＶＥＭ）が
クリアされると、ＥＰＶＶの内容が次のクロックでＰＣ
内にロードされる。 【０３５２】ＥＰＳＺ（スケーラ・ゼロによる除算例外
ポインタ）−−スケーラ・エンジン内でゼロによる除算
が起こり、例外マスク・レジスタ（ＥＭＲ）のスケーラ
・ゼロによる除算例外マスク・ビット（ＳＤＥＭ）がク
リアされると、ＥＰＳＺの内容が次のクロックでＰＣ内
にロードされる。 【０３５３】ＥＰＶＺ（ベクタ・ゼロによる除算例外ポ
インタ）−−ベクタ・エンジン内でゼロによる除算が起
こり、例外マスク・レジスタ（ＥＭＲ）のベクタ・ゼロ
による除算例外マスク・ビット（ＶＤＥＭ）がクリアさ
れると、ＥＰＶＺの内容が次のクロックでＰＣ内にロー
ドされる。 【０３５４】ＥＰＯＢ（ＰＣ制限超過例外ポインタ）−
−プログラム・カウンタ（ＰＣ）がＰＣ境界レジスタ
（ＰＢＲ）に含まれる値を越え、例外マスク・レジスタ
（ＥＭＲ）のＰＣ制限超過例外マスク・ビット（ＰＣＥ
Ｍ）がクリアの場合は、ＥＰＯＢに含まれる値が次のク
ロックでＰＣ内にロードされる。 【０３５５】ＥＰＩＯ（不当オペコード例外ポインタ）
−−現在のバージョンのアソシエーション・エンジンで
実現されないオペコードが検出されて、例外マスク・レ
ジスタ（ＥＭＲ）の不当オペコード例外マスク・ビット
（ＩＯＥＭ）がクリアの場合は、ＥＰＩＯに含まれる値
が次のクロックでＰＣ内にロードされる。 【０３５６】ＥＰＰＥ（ポート・エラー例外ポインタ）
−−表３．６にリストアップされているいずれかのポー
ト・エラー例外が起こり、例外マスク・レジスタ（ＥＭ
Ｒ）のポート・エラー例外マスク・ビット（ＰＥＥＭ）
がクリアの場合は、ＥＰＰＥに含まれる値が次のクロッ
クでＰＣ内にロードされる。 【０３５７】例外のイネーブルおよびディスエーブルの
詳細については、セクション２．３．４，例外マスク・
レジスタ（ＥＭＲ）を参照のこと。 【０３５８】その他のすべての例外は、図７１の流れ図
に従って処理される。例外が検出されると、マイクロシ
ーケンサはプログラム・カウンタ（ＰＣ）の現在値をス
タック上に押し出す。例外に対応するアドレスが、例外
ポインタ表から読み出されて、ＰＣ内にロードされる。
次に、例外ポインタにより指示された例外ルーチンが実
行される。例外ルーチンは、通常rte 命令で終了して、
これによりマイクロシーケンサはスタックされたＰＣ値
を検索して、例外条件の前のロケーションに戻る。 【０３５９】最初の例外が完全に処理されないうちに第
２の例外が起こった場合は、アソシエーション・エンジ
ンはアイドル状態に移行して、アソシエーション・エン
ジンがリセットされるまでは事実上nop 命令を実行す
る。 【０３６０】セクション２．３．４５ 入力データ・レ
ジスタ（ＩＤＲ） 入力データ・レジスタ（ＩＤＲ）１８は、ラン・モード
入力データ値を保持する６４ロケーションのアレイであ
る。ＩＤＲは図７２に、より詳細に図示される。ＩＤＲ
は、ラン・モード中に外部から書き込むことのできる唯
一のロケーションである。特定のポートに関してポート
制御レジスタ（ＰＣＲ）のタップ・ビットがセットされ
て、そのポートにデータが書き込まれると、データはＩ
ＤＲに入る。ＩＤＲの各ロケーションは、実際には９ビ
ット幅である。すなわち、８ビットが実際のデータを保
持するために用いられ、９番目のビットは有効ビットで
ある。 【０３６１】ＩＤＲ［０］の有効入力データ・ビット
（ＶＩＤビット）は、ＰＥ［０］：ＶＰＣＲに含まれ、
ＩＤＲ［１］のＶＩＤビットはＰＥ［１］：ＶＰＣＲに
含まれる。ＩＤＲロケーションに各データが書き込まれ
ると、対応する有効ビットがセットされる。有効ビット
は、マイクロコード命令の実行を制御するために用いら
れる。ＩＤＲのロケーションがマイクロコード命令によ
りアクセス（リード）されて、対応する有効ビットがセ
ットされないと、ＳＩＭＤ制御ブロックは外部ソースに
よりそのＩＤＲロケーションにデータが書き込まれるま
で「休止」する。 【０３６２】ストップ・モード（Ｒ／反転Ｓ＝０）の間
は、ＩＤＲはランダムまたはストリーム・アクセス・モ
ードのいずれかを用いてロードすることができる。ラン
・モード（Ｒ／反転Ｓ＝１）の間は、データはストリー
ム・アクセスを用いて転送され、ＩＤＲは、入力インデ
ックス付けまたは入力タグ付けのいずれかを用いてロー
ドすることができる。ポート制御レジスタ（ＰＣＲ）の
ＦＭビットを用いて、どの方法（インデックスまたはタ
ッギング）を用いるかを決める。 【０３６３】ＩＤＲをどのようにロードするかについて
の詳細は、セクション３．５．２，アソシエーション・
エンジン転送モードと、セクション３．５．１，ホスト
転送モードを参照のこと。ＶＰＣＲのビットの詳細につ
いては、セクション２．３．４７，ベクタ・プロセス制
御レジスタ（ＶＰＣＲ）を参照のこと。 【０３６４】セクション２．３．４６ ベクタ・データ
・レジスタ（Ｖ［０］〜Ｖ［７］） ベクタ・エンジンの各処理要素には、８個のベクタ・デ
ータ・レジスタ（Ｖ［０］〜Ｖ［７］）１２８のセット
が含まれる。ベクタ・データ・レジスタは図７３に、よ
り詳細に図示される。これらのレジスタは、計算中に一
時的な記憶装置および結果の記憶装置として用いること
ができる。これらのレジスタの使用法は交換可能であ
る。すなわち、これらのレジスタは汎用データ以外のも
のについてはアソシエーション・エンジンにより用いら
れない。 【０３６５】セクション２．３．４７ ベクタ・プロセ
ス制御レジスタ（ＶＰＣＲ） ベクタ・エンジンの各処理要素には、ベクタ・プロセス
制御レジスタ（ＶＰＣＲ）１０２が含まれ、これは多重
バイト算術演算および論理動作の流れを制御する。ＶＰ
ＣＲはまた、最近の算術演算動作のステータスを表すた
めに用いることもできる。ＶＰＣＲは図７４に、より詳
細に図示される。表２．３１にＶＰＣＲに関するより詳
細な情報が示される。 【０３６６】ベクタ拡張ビット（ＶＸ［１：０］）は、
一定の算術演算命令の精度を拡大するために用いられ
る。これらのビットがどのようにセットされるか、また
どのようにマイクロコードにより用いられるかについて
はセクション２．５，アソシエーション・エンジン・マ
イクロコード命令セットの概要の表２．６４とセクショ
ン２．５．２０，プロセス計算制御を参照のこと。 【０３６７】ベクタ・オーバーフロー・ビット（ＶＶ）
とベクタ・オーバーフロー方向ビット（ＶＤ）は、前回
の算術演算にオーバーフローが発生したことと、オーバ
ーフローが起こった場合のオーバーフローの方向とを示
すために用いられる。飽和保護を行う命令について、Ｖ
Ｖは飽和が起こったか否かを表し、ＶＤは飽和が起こっ
た方向を表す。ＶＶおよびＶＤビットがどのようにセッ
トされ使用されるかというより完全な説明については、
セクション２．５，アソシエーション・エンジン・マイ
クロコード命令セットの概要の表２．６４を参照のこ
と。 【０３６８】ベクタ条件付きビット（ＶＴ，ＶＨ）によ
り、条件付きvif-velse, vif-vendif 命令が、すべての
処理要素上で適切に（そして独立して）機能する。処理
要素のＶＴビットがセットされていないとき（ＶＴ＝
０）は、シェルフ全体（処理要素とその６４個のＣＭＡ
ロケーション）は、非アクティブであると見なされる。
命令のデスティネーションがベクタ・レジスタ（Ｖ
［０］〜Ｖ［７］）の１つまたはＣＭＡである場合は、
デスティネーションは更新されない。ＶＨビットによ
り、条件構造のvelse-vif 部分が適切に機能することが
できる。これは、最後のvendif命令の実行以来、処理要
素が条件付きifステートメントを得たか否かを示す。 【０３６９】有効入力データ・ビット（ＶＩＤ）は、入
力データ・レジスタ（ＩＤＲ）の対応するロケーション
が有効であるか否かを表す。たとえば、ＩＤＲ［１３］
が書き込まれると、処理要素＃１３のＶＩＤがセットさ
れる（ＰＥ［１３］：ＶＩＤ＝１）。 【０３７０】飽和の詳細については、セクション２．
５．９，飽和動作と不飽和動作を参照のこと。ＶＰＣＲ
のビットをセットする命令については、表２．６４を参
照のこと。 【０３７１】セクション２．３．４８ 入力タッグ・レ
ジスタ（ＩＴＲ） 入力タッグ・レジスタ（ＩＴＲ）１３８は、ラン・モー
ド（Ｒ／反転Ｓ＝１）中にデータが入力データ・レジス
タ（ＩＤＲ）にいつ書き込まれるかを制御するためのメ
カニズムとなる。ＩＴＲは図７５に、より詳細に図示さ
れる。ＩＴＲの用途は、ポート制御レジスタ（ＰＣＲ）
のＦＭビットにより制御される。ＦＭビットがクリアの
ときは、ＩＤＲ初期オフセット・レジスタ（ＩＯＲ）が
用いられ、ＦＭビットがセットされているときはＩＴＲ
が用いられる。 【０３７２】ＦＭがクリアのラン・モード・データ・ブ
ロードキャストの間は、入力データ・レジスタ（ＩＤ
Ｒ）がデータ・ストリームから昇順の連続バイトを受け
取り、これは次のアソシエーション・エンジンに制御が
渡されるまで続く。ＩＴＲを用いる際は、ＩＤＲは入力
データ・ストリームから昇順の非連続バイトを受け取
る。ＩＴＲに含まれる値により、入力サンプル・ストリ
ームから捕捉すべきサンプル番号が指定される。 【０３７３】 ＩＴＲを使用する場合の注意は、以下のとおりである： １．ＩＴＲの内容は、ラン・モード（Ｒ／反転Ｓ＝１）
でデータを転送する場合にのみ用いられる。 ２．ＩＴＲの内容は、ＩＤＲに対する転送だけに効果を
もつ（すなわち、ＩＤＲは、ラン・モード中のチップ間
転送の暗黙のデスティネーションとなる）。 ３．ＩＴＲには昇順の値が含まれる；すなわち、タッグ
＃２に含まれる値は、タッグ＃１に含まれる値よりも大
きくなければならず、これはタッグ＃０の値よりも大き
くなければならない。 【０３７４】タッグ値の最大数は６４（ＩＤＲのロケー
ション数に等しい）である。 【０３７５】このグループのレジスタは、一般的なチッ
プ間のデータ転送を支援するように設計されていない
が、完全に接続されていないネットワークと、受け入れ
可能なフィールドの概念を採用するネットワークとを支
援するように設計されている。 【０３７６】入力タグ付けモードを用いるには、まずＩ
ＰＲレジスタに＄０をロードし、ＩＣＲレジスタに＄４
０（または書き込まれるタッグの数）をロードし、ＩＴ
Ｒにタッグ値をストリーミングしなければならない。タ
ッグがＩＴＲにロードされると、ＰＣＲのＦＭビットが
セットされ、このデバイスはすべてのラン・モード・ブ
ロードキャスト中はＩＴＲを用いることになる。 【０３７７】より詳細な説明については、セクション
３．５．２．１，入力インデックス付けと、セクション
３．５．２．３，入力タグ付けを参照のこと。 【０３７８】 セクション２．３．４９ 命令キャッシュ（ＩＣ） 命令キャッシュ（ＩＣ）２０は、それぞれ３２命令ワー
ドの４つのキャッシュ・ラインで構成される。ＩＣは図
７６に、より詳細に図示される。各命令キャッシュ・ラ
インには、それぞれのタッグと有効ビットとがある。各
キャッシュ・ラインは、ＭＭＡからベクタとしてロード
されるので、１つのクロック・サイクルで３２の命令ワ
ードをロードすることができる。（注記：係数メモリ・
アレイ（ＣＭＡ）空間を用いて命令を保持するときは、
その空間をマイクロコード・メモリ・アレイまたはＭＭ
Ａと呼ぶのが普通である）。 【０３７９】ＭＭＡおよび命令キャッシュの詳細につい
ては、セクション３．３．１，命令キャッシングを参照
のこと。 【０３８０】セクション２．３．５０ 係数メモリ・ア
レイ（ＣＭＡ） 係数メモリ・アレイ（ＣＭＡ）１４は、ネットワーク係
数，マイクロコード命令および一時的なデータ値を含む
ことのできる６４ｘ６４アレイである。ＣＭＡは図７７
に、より詳細に図示される。ＣＭＡがホストによりどの
ようにアクセスされるかにより、二次元アレイとして見
なされるか、線形アレイとして見なされるかが決まる。
以下の説明は、アソシエーション・エンジンがストップ
・モード（Ｒ／反転Ｓ＝０）の場合のみに関するもので
ある。ラン・モード（Ｒ／反転Ｓ＝１）中にＣＭＡがど
のようにアクセスされるかについては、セクション３．
３．２，ＣＭＡとＭＭＡのマッピングの説明を参照のこ
と。 【０３８１】ＣＭＡがランダム・アクセスを用いてアク
セスされると、ＣＭＡは線形アレイとなり、アドレスは
１つの列のシェルフに沿って昇順に並べられる。すなわ
ち、ＣＭＡの第１列には、最初の６４個のロケーション
が含まれ、第２の列には次の６４個のロケーションが含
まれるというように続く。 【０３８２】ＣＭＡがストリーム・アクセスを用いてア
クセスされると、ロケーションは二次元アレイまたは線
形アレイのいずれかとして見なされる。ＨＳＳＲ：ＬＳ
［３：０］＝０００１の場合、これはＣＭＡをアクセス
すべき論理空間として示すが、ＣＭＡは二次元アレイと
してアクセスされる。この場合は、ＯＡＲ１が特定のシ
ェルフのオフセットを表すために用いられ、ＯＡＲ２が
アクセスが開始されるシェルフを表すために用いられ、
ＤＣＲ１が各シェルフからいくつのＣＭＡロケーション
をアクセスするかを表すために用いられ、ＤＣＲ２がい
くつのシェルフをアクセスするかを表すために用いられ
る。 【０３８３】ＨＳＳＲ：ＬＳ［３：０］＝１１１１のと
きは、ランダム・アクセス空間全体がアクセスされるこ
とが示され、ＣＭＡは４０９６個のロケーションの線形
アレイとして扱われる。 【０３８４】ＣＭＡに含まれるデータは、入力データを
出力データに変形するために用いられる。また、学習が
行われると変更されるのもＣＭＡに含まれるデータであ
る。各ロケーションは８ビットの幅で、各シェルフには
６４のロケーションがある。セクション２．４ アソシ
エーション・エンジン・マイクロコードがアクセス可能
なレジスタ 本セクションで説明されるレジスタは、ＳＩＭＤ命令セ
ットの実行中にアクセスすることができるレジスタで、
そのためにホストにより外部アクセスすることができる
レジスタのサブセットを形成する。ホストによりアクセ
ス可能なレジスタの完全な説明については、セクション
２．３，アソシエーション・エンジン・ホストがアクセ
ス可能な制御を参照のこと。 【０３８５】ＳＩＭＤ命令セットによりアクセスおよび
修正が可能な制御の数は、５つのグループに分類され
る：すなわちセクション２．４．１，入力データ・レジ
スタ（ＩＤＲ），セクション２．４．２，ベクタ・エン
ジン・レジスタ，セクション２．４．３，マイクロシー
ケンサ制御レジスタ，セクション２．４．４，スケーラ
・エンジン・レジスタおよびセクション２．４．５，ア
ソシエーション・エンジン制御レジスタである。これら
のレジスタのグループ間の関係を、図７８に示す。 【０３８６】セクション２．４．１ 入力データ・レジ
スタ（ＩＤＲ） ＩＤＲは、ベクタ・ソース（処理要素に対して６４個の
データを同時に供給する）またはスケーラ・ソース（す
べての処理要素が１つのＩＤＲロケーションに同時にア
クセスすることを可能にする）のいずれかとして用いる
ことができるので、それ自身が１つのカテゴリに入る。 【０３８７】ＩＤＲには、このアソシエーション・エン
ジンのための入力ベクタが含まれる。このレジスタは、
レジスタ間接モードのアドレッシングを用いるマイクロ
コード命令を通じてアクセスすることができる。すなわ
ち、間接命令は、ポインタ・レジスタ（Ｐ［０］〜Ｐ
［７］）の１つの内容を用いて、ＩＤＲ内の適切な値に
アクセスする。 【０３８８】（マイクロコード命令シーケンスを用いる
と）２つの異なる方法のうちどちらか１つでＩＤＲにア
クセスすることができる。ＩＤＲにアクセスする１つの
方法は、ＳＩＭＤベクタ・エンジンのすべての処理要素
が同時にＩＤＲ内の１つのエントリを見ることができる
ようにする方法である。これがＩＤＲのスケーラ・アク
セスである。ＩＤＲにアクセスするもう１つの方法は、
ＩＤＲを処理要素と縦に整列されたものとして見る方法
で、これによりベクタとしてのＩＤＲにアクセスする。
言い換えれば、ＩＤＲ［０］は、処理要素＃０と関連を
もち、ＩＤＲ［１］は処理要素＃１と関連をもつという
ことである。この方法を用いると、計算を開始する前に
ＩＤＲ全体を充てんしなければならないが、ＩＤＲが一
度充てんされると、ＩＤＲ全体を同時に処理することが
できる。それぞれのＶＰＣＲ ＶＩＤビットには、ＩＤ
Ｒの各要素に関する有効ステータスが含まれている。 【０３８９】 セクション２．４．２ ベクタ・エンジン・レジスタ 以下に説明されるレジスタは、ベクタ・エンジンの６４
個の処理要素のそれぞれにある。図７９および図８０
が、ベクタ・・エンジン・レジスタを説明する。 セクション２．４．２．１ 係数メモリ・アレイ（ＣＭ
Ａ） 各処理要素は、各処理要素のためのマッピング係数を保
持するために用いられる６４個の８ビットＣＭＡロケー
ションのセットにアクセスすることができる。グローバ
ル・ポインタ・レジスタ（Ｐ［０］〜［７］）を用いる
ことにより、ＣＭＡに間接的にアクセスすることができ
る。この種の間接アドレッシングのシンタクスは、セク
ション２．５．３，マイクロコード命令フォーマットに
見られる。レジスタ間接アドレッシング・モードを用い
ると、すべての処理要素は同じＣＭＡ列をインデックス
する点に留意されたい。ＣＭＡの詳細については、セク
ション２．３．５０を参照のこと。 【０３９０】セクション２．４．２．２ ベクタ・デー
タ・レジスタ（Ｖ［０］〜Ｖ［７］） 各処理要素には、計算プロセス中に用いることのできる
８個の８ビット汎用レジスタのセットが含まれる。ベク
タ・データ・レジスタの詳細については、セクション
２．３．４６を参照のこと。 【０３９１】セクション２．４．２．３ ベクタ・プロ
セス制御レジスタ（ＶＰＣＲ） ＶＰＣＲには、前回のベクタＡＬＵ動作から得た条件／
処理ビットと、ベクタ・エンジンのデスティネーション
のロードを制御するビットとが含まれる。これらのビッ
トにリストは、表２．３２にある。ＶＰＣＲの詳細につ
いては、セクション２．３．４７を参照のこと。 【０３９２】 セクション２．４．３ マイクロコード制御レジスタ 図８１は、マイクロコード・レジスタを示す。 【０３９３】 セクション２．４．３．１ 命令レジスタ（ＩＲ） この１６ビットのレジスタには、現在実行されているマ
イクロコードが含まれる。このレジスタは、命令にアク
セスする際に用い、命令のオペランドとして用いること
はできない。 【０３９４】セクション２．４．３．２ プログラム・
カウンタ（ＰＣ） この１６ビットのレジスタは、現在実行されているマイ
クロコード命令のアドレスを保持する。このアドレス
は、命令キャッシュ（ＩＣ）から新しいマイクロコード
命令ワードを得るために用いられる。ＣＭＡまたはＩＣ
に対するアクセス（ＰＣを用いて）のそれぞれは、バイ
ト・アクセスと見なされ、そのためにＰＣはいつも２ず
つ増分される。ＰＣの詳細については、セクション２．
３．３１を参照のこと。 【０３９５】セクション２．４．３．３ スタック・ポ
インタ（ＳＰ） ＳＰは、ＣＭＡ内にデータ・スタック動作を行うために
用いられる。サブルーチン動作に関しては、このレジス
タは（ＦＬＳと共に）、サブルーチン呼出およびリター
ンのためのメカニズムとなる。load/store動作に関して
は、このレジスタはデータ・オペランドにアクセスする
ベース・ポインタとして用いられる。注記：スタック動
作は、データ移動動作と見なされ、そのために命令キャ
ッシュではなくＣＭＡに記憶される。ＳＰは、常に最初
の自由ロケーションを指示する。pop 命令が実行される
と、ＳＰが増分されてデータ・アクセスが実行される。
push命令が実行されると、データはまずスタックに入れ
られ、その後ＳＰが減分される。 【０３９６】セクション２．４．３．４ 第１レベル・
スタック（ＦＬＳ） ＦＬＳは、サブルーチン呼出のための第１レベル・リタ
ーンＰＣを保持する。このレジスタを用いると、１レベ
ルの深さしかないサブルーチンに対する呼出およびリタ
ーン・アクセスがより迅速に行える。ネストされたサブ
ルーチン呼出に関しては、第１呼出のリターン・アドレ
スがＦＬＳに記憶されて、その後のすべての呼出は、そ
のリターン・アドレスをスタック上に押し出すことにな
る（これはＳＰレジスタにより指示される）。ＦＬＳの
詳細については、セクション２．３．３８を参照のこ
と。 【０３９７】セクション２．４．３．５ リピート開始
レジスタ（ＲＢＲ） ＲＢＲは、repeat(e) 命令の実行中に用いられ、repeat
(e) に続く命令のアドレスを保持する。repeat(e) 命令
が実行されると、このレジスタが自動的にロードされ
る。repeat(e) ループの底に達すると（ＰＣ＝＝ＲＥ
Ｒ）このレジスタの内容は、プログラム・カウンタ（Ｐ
Ｃ）にロードされる。ＲＢＲに関する詳細については、
セクション２．３．３９を参照のこと。 【０３９８】セクション２．４．３．６ リピート終了
レジスタ（ＲＥＲ） ＲＥＲは、repeat(e) 命令の実行中に用いられる。ＲＥ
Ｒには、repeat(e) ループの最終命令のアドレスが含ま
れる。リピート・カウント・レジスタ（ＲＣＲ）がゼロ
でない場合は、ＰＣ＝＝ＲＥＲになるたびに、ＲＣＲが
減分され、ＰＣにはＲＢＲに含まれる値がロードされ
る。ＲＥＲに関する詳細については、セクション２．
３．４０を参照のこと。 【０３９９】セクション２．４．３．７ リピート・カ
ウント・レジスタ（ＲＣＲ） ＲＣＲは、repeat(e) 命令の実行中に用いられる。この
レジスタには、repeat(e) ループが実行される回数が含
まれる。このレジスタに０がロードされると、repeat
(e) 命令とＲＥＲにより指定されたアドレスとの間の命
令がスキップされる。ＲＣＲに関する詳細については、
セクション２．３．４１を参照のこと。 【０４００】 セクション２．４．４ スケーラ・エンジン・レジスタ ＳＩＭＤスケーラ・エンジン・レジスタは、ＳＩＭＤス
ケーラ・エンジンによりアクセスおよび修正が可能なレ
ジスタである。図８２は、スケーラ・エンジン・レジス
タをより詳細に図示する。これらのレジスタに含まれる
値は、すべてのＳＩＭＤユニットの動作に影響を与え
る。ＳＩＭＤベクタ・エンジンの６４個の処理要素すべ
てについて１つのＳＩＭＤスケーラ・エンジンがあるの
で、ＳＩＭＤスケーラ・エンジン・レジスタのそれぞれ
のコピーが１つずつある。 【０４０１】セクション２．４．４．１ グローバル・
ポインタ・レジスタ（Ｐ［０］〜Ｐ［７］） ８個の８ビット・レジスタのこのセットには、ＩＤＲま
たはＣＭＡのレジスタを選択するために用いられるアド
レスが含まれている。これらのレジスタはまた、スケー
ラ算術演算のための汎用データ・レジスタとしても用い
ることができる。 【０４０２】セクション２．４．４．２ グローバル・
データ・レジスタ（Ｇ［０］〜Ｇ［７］） グローバルな計算値を保持することができる８個の８ビ
ット汎用データ・レジスタであり、あるいはＳＩＭＤベ
クタ・エンジンの特定の処理要素のためのデータを保持
することができる。 【０４０３】セクション２．４．４．３ スケーラ・プ
ロセス制御レジスタ（ＳＰＣＲ） ＳＰＣＲは、スケーラ・エンジン内の多重バイト算術演
算動作の流れを制御する。このレジスタに含まれるビッ
トの詳細については、表２．３３を参照のこと。 【０４０４】セクション２．４．５ アソシエーション
・エンジン制御レジスタ 以下の説明は、movci, movtcおよびmovfc 命令を用い
て、読み出し可能（Ｒ）または読み出しおよび書き込み
可能（Ｒ／反転Ｗ）なレジスタである。これらのレジス
タにアクセスするために用いられるアドレスは、表２．
５のレジスタのランダム・アクセス・アドレスと同じで
ある。図８３は、スケーラ・エンジン・レジスタをより
詳細に図示する。 【０４０５】セクション２．４．５．１ アソシエーシ
ョン・エンジン識別レジスタ（ＡＩＲ） ＡＩＲはデバイス識別番号を含む読み込み専用レジスタ
である。アソシエーション・エンジンのプログラムによ
り、デバイスのタイプ（およびそれによりそのデバイス
特有のコンフィギュレーション）が決まる。movfc 命令
を用いるときのレジスタのアドレスは＄０である。ＡＩ
Ｒの詳細については、セクション２．３．１を参照のこ
と。 【０４０６】セクション２．４．５．２ 算術演算制御
レジスタ（ＡＣＲ） ＡＣＲは、ベクタ・エンジンおよびスケーラ・エンジン
の算術演算動作を制御するために用いられる。ＶＳＧＮ
ビットおよびＳＳＧＮビットが、ベクタ・エンジンおよ
びスケーラ・エンジンが、符号つきの算術演算を行う
か、符号なしの算術演算を行うかを制御する。movci, m
ovtcおよびmovfc を用いる際のこのレジスタのアドレス
は、＄１である。ＡＣＲの詳細については、セクション
２．３．２を参照のこと。 【０４０７】セクション２．４．５．３ 例外ステータ
ス・レジスタ（ＥＳＲ） 例外ステータス・レジスタのビットは、すべての保留中
の例外の発生を記録する。アソシエーション・エンジン
例外モデルはフラットであり（一度に１つの例外しか処
理されない）、優先順位をつけられている（優先順位の
高い例外が、優先順位の低い例外よりも先に処理され
る）。ＰＥＥビットがセットされると、ポート・エラー
例外が起こったことを表す。ＩＯＥビットがセットされ
ると、不当オペコード例外が起こったことを表す。ＰＣ
Ｅビットがセットされると、ＰＣ制限超過例外が起こっ
たことを表す。ＶＤＥビットおよびＳＤＥビットがセッ
トされると、それぞれベクタ・エンジンおよびスケーラ
・エンジンにゼロによる除算例外が起こったことを表
す。ＶＶＥビットおよびＳＶＥビットがセットされる
と、それぞれベクタ・エンジンおよびスケーラ・エンジ
ンにオーバーフロー例外が起こったことを表す。movfc
を用いる際のこのレジスタのアドレスは、＄２である。
ＥＳＲの詳細については、セクション２．３．３を参照
のこと。 【０４０８】rte 命令が実行されると、ＥＭＲの対応す
るマスク・ビットがクリアである場合は、処理されてい
る例外に対応するビットがクリアされる。すなわち、Ｅ
ＳＲのビットをクリアするための唯一の方法は、rte 命
令を実行することである（例外処理ルーチン内から行う
ことが望ましい）。また、例外処理ルーチンに入る唯一
の方法は：１）例外が起こること；および２）ＥＭＲ内
の対応するマスク・ビットがクリアされることに関する
ものである。この機能により、例外は「スタック」され
ることになる（複数の例外を保留できて、一度に１つし
か処理できない）。このメカニズムにより、無視された
例外のステータスを残すこともできる。 セクション２．４．５．４ 例外マスク・レジスタ（Ｅ
ＭＲ） 例外マスク・レジスタにより、マイクロコードは、どの
例外を処理するか、どの例外を無視するかを指定するこ
とができる。ＰＥＥＭビットがセットされると、ポート
・エラーが起こっても例外が発生しないことを表す。Ｉ
ＯＥＭビットがセットされると、不当オペコードが起こ
っても例外が発生しないことを表す。ＰＣＥＭビットが
セットされると、ＰＣ制限超過が起こっても例外が発生
しないことを表す。ＶＤＥＭビットおよびＳＤＥＭビッ
トがセットされると、それぞれベクタ・エンジンおよび
スケーラ・エンジンにゼロによる除算が起こっても例外
が発生しないことを表す。ＶＶＥＭビットおよびＳＶＥ
Ｍビットがセットされると、それぞれベクタ・エンジン
およびスケーラ・エンジンにオーバーフローが起こって
も例外が発生しないことを表す。movci, movtcおよびmo
vfc を用いる際のこのレジスタのアドレスは、＄３であ
る。ＥＭＲの詳細については、セクション２．３．４を
参照のこと。 【０４０９】セクション２．４．５．５ 処理要素選択
レジスタ（ＰＥＳＲ） ＰＥＳＲは、drotmov またはdsrot 命令に関与する最終
処理要素を制御する。movci, movtcおよびmovfc を用い
る際のこのレジスタのアドレスは、＄４である。ＰＥＳ
Ｒの詳細については、セクション２．３．５を参照のこ
と。 【０４１０】セクション２．４．５．６ ポート制御レ
ジスタ（ＰＣＲ） ＰＣＲは、アソシエーション・エンジンの４つのポート
でスイッチおよびタップ位置の設定値を制御する。この
レジスタにより、マイクロコードは、ラン・モードでデ
ータがチップ間で転送される場合にＩＤＲをどのように
充てんするかを決定することができる。movci, movtcお
よびmovfc を用いる際のこのレジスタのアドレスは、＄
５である。ＰＣＲの詳細については、セクション２．
３．６を参照のこと。 【０４１１】セクション２．４．５．７ アソシエーシ
ョン・エンジン・ポート・モニタ・レジスタ（ＡＰＭ
Ｒ） ＡＰＭＲにより、マイクロコードは、ポート・エラーの
原因を決定することができる。このレジスタは、一般に
例外処理中のみに用いられる。movci, movtcおよびmovf
c を用いる際のこのレジスタのアドレスは、＄６であ
る。ＡＰＭＲの詳細については、セクション２．３．７
を参照のこと。 【０４１２】セクション２．４．５．８ 汎用ポート・
レジスタ（ＧＰＰＲ） ＧＰＰＲは、ＰＡ［１：０］信号ピンの状態を制御する
２ビットのレジスタである。movci, movtcおよびmovfc
を用いる際のこのレジスタのアドレスは、＄７である。
ＧＰＰＲの詳細については、セクション２．３．８を参
照のこと。 【０４１３】セクション２．４．５．９ 汎用方向レジ
スタ（ＧＰＤＲ） ＧＰＤＲは、ＰＡ［１：０］信号ピンの方向を制御す
る。movci, movtcおよびmovfc を用いる際のこのレジス
タのアドレスは、＄８である。ＧＰＤＲの詳細について
は、セクション２．３．９を参照のこと。 【０４１４】セクション２．４．５．１０ ＩＤＲポイ
ンタ・レジスタ（ＩＰＲ） ＩＰＲは、データ・ブロードキャスト中にＩＤＲ内でデ
ータが入れられる場所を制御する。このレジスタのリセ
ット値は＄００であり、これはデータがレジスタが変更
される前にブロードキャストされると、ロケーションＩ
ＤＲ［０］から始まるＩＤＲに入れられることを意味す
る。movci, movtcおよびmovfc を用いる際のこのレジス
タのアドレスは、＄９である。ＩＰＲの詳細について
は、セクション２．３．１０を参照のこと。 【０４１５】セクション２．４．５．１１ ＩＤＲカウ
ント・レジスタ（ＩＣＲ） ＩＣＲは、データ・ブロードキャスト中にこの部分によ
り受信されるデータの最大数を指定する。movci, movtc
およびmovfc を用いる際のこのレジスタのアドレスは、
＄Ａである。ＩＣＲの詳細については、セクション２．
３．１１を参照のこと。 【０４１６】セクション２．４．５．１２ ＩＤＲロケ
ーション・マスク・レジスタ（ＩＬＭＲ） ＩＬＭＲは、ＩＰＲと共に用いられて、どのＩＰＲアド
レス・ビットが「無視される」かを決める。これによ
り、ブロードキャスト中のデータをＩＤＲに複写するこ
とができる。movci, movtcおよびmovfc を用いる際のこ
のレジスタのアドレスは、＄Ｃである。ＩＬＭＲの詳細
については、セクション２．３．１２を参照のこと。 【０４１７】セクション２．４．５．１３ ＩＤＲ初期
オフセット・レジスタ（ＩＯＲ） ＩＯＲにより、ブロードキャストの開始時のデータが無
視される。このレジスタのリセット値は＄００００であ
り、これはブロードキャストの開始時にデータを無視せ
ずにＩＤＲがロードされることを意味する。指定された
数のバイトがスキップされると、ＩＤＲにロードされた
バイトは、ブロードキャストからの連続ストリームのデ
ータを表す。このレジスタは、ラン・モード・ストリー
ム・ライト動作中のみに用いられる。さらに詳しく述べ
ると、入力インデックス付けモード（ＰＣＲ：ＦＭ＝
０）の間だけ用いられる。セクション２．３．１２に説
明された入力タグ付け（ＰＣＲ：ＦＭ＝１）と比較され
たい。これは１６ビットのレジスタなので、２つの部分
に分けてアドレスしなければならない。movci, movtcお
よびmovfc を用いる際のこのレジスタのＭＳＢのアドレ
スは、＄Ｅである。ＩＯＲの詳細については、セクショ
ン２．３．１３を参照のこと。 【０４１８】セクション２．５ アソシエーション・エ
ンジン・マイクロコード命令セットの概要 本セクションは、アソシエーション・エンジンの動作を
プログラミングするために用いることのできるコマンド
について説明する。セクション２．４，アソシエーショ
ン・エンジン・マイクロコードがアクセス可能なレジス
タでは、アソシエーション・エンジン・マイクロコード
のプログラマが用いることのできるレジスタが説明され
ている。本セクションでは、レジスタを用いて実行する
ことのできる実際の動作を説明する。 【０４１９】セクション２．５．１ 命令のタイプ 命令は、種々の動作を実行するためのツールのセットを
形成する。表２．３４に命令とそのタイプの概要を示
す。 【０４２０】 セクション２．５．２ 使用されるノーテイション 表２．３５に示されるノーテイションが本セクション全
体を通じて用いられる。 【０４２１】セクション２．５．３ マイクロコード命
令フォーマット 本セクションでは、アソシエーション・エンジンのため
のマイクロコード命令を構築するために用いられるフィ
ールドを説明する。モナディック命令（bcnt srgD など
の単一オペランド命令）のすべてのついて、指定された
レジスタが、その命令のソース・レジスタおよびデステ
ィネーション・レジスタの両方の機能を果たす。ダイア
ディック命令（add sregS, sregDなど２つのオペランド
を持つ命令）のすべてについて、最初に指定されたレジ
スタが動作の１ソースとして機能し、２番目に指定され
たレジスタが動作のソースおよび動作のデスティネーシ
ョン・レジスタとして機能する。 【０４２２】 セクション２．５．３．１ データ・フォーマット ベクタ・エンジンおよびスケーラ・エンジンのための基
本的なデータ量は、バイトである。このデータ・サイズ
を多重バイト算術演算まで拡張する機能は、速度を犠牲
にしてもたらされる。（浮動小数点フォーマットなど
の）他のフォーマットに関しては、ユーザはスクラッチ
記憶部のためのＣＭＡ部分を用いることが求められる。 【０４２３】 セクション２．５．３．２ レジスタの選択 vreg1, vreg2およびsregフィールドは、マイクロコード
動作で用いられるベクタ・エンジンおよびスケーラ・エ
ンジンのレジスタ・セットを定義する。vreg1,vreg2お
よびsregという名前は、ソースまたはデスティネーショ
ン情報を示すものではない。これらは、ベクタ・エンジ
ンおよびスケーラ・エンジン内のレジスタのグループを
伝えるためのものに過ぎない。vreg1 により伝えられる
レジスタのセットを表２．３６に示す。vreg2 により伝
えられるレジスタのセットを表２．３７に示す。sregに
より伝えられるレジスタのセットを表２．３８に示す。 【０４２４】 セクション２．５．３．３ スタック・ポインタ用例 アソシエーション・エンジンは、サブルーチン呼出およ
び例外処理のためにスタック・ポインタ（ＳＰ）レジス
タを利用する。ＳＰに関して用いられる用例を、以下に
示す。ＳＰレジスタは、データがスタックに入れられる
と減分され、データがスタックから取り出されると増分
される（それぞれbsr, return ）。スタック・ポインタ
の現在値は、スタック動作に使用することのできる最初
のロケーションを指示する（すなわちＳＰは、空のロケ
ーションを指示する）。 【０４２５】 セクション２．５．５ ＩＤＲへのアクセス ＩＤＲには、２つの異なる方法でアドレスすることがで
きる。６４個の単一バイト・スケーラ・エンティティと
してアドレスすること（スケーラ・アクセス）ができ、
これはＩＤＲ内の単一のバイトがすべての処理要素にブ
ロードキャストされることを意味する。また単一の６４
バイトのベクタ・エンティティとしてアドレスすること
（ベクタ・アクセス）もでき、これはＩＤＲのバイト＃
０が処理要素＃０によりアクセスされ、ＩＤＲのバイト
＃１が処理要素＃１によりアクセスされ、ＩＤＲのバイ
ト＃６３が処理要素＃６３によりアクセスされることを
意味する。 【０４２６】ＩＤＲにスケーラ・アクセスを行う（すな
わち単一のバイトがすべてのＰＥにブロードキャストさ
れる）場合には、命令ノーテイションは、間接アドレス
・ポインタを用いてＩＤＲ（ＩＤＲ［Ｐ０］またはＩＤ
Ｒ［Ｐ０＋＋］，すなわちvmovＩＤＲ［Ｐ０］，［Ｖ
０］）にインデックスする。これは、アソシエーション
・エンジン内部のブロードキャスト・バスを用いて行わ
れる。ＩＤＲの単一の要素の内容は、このブロードキャ
スト・バスに入れられ、すべての処理要素により同時に
受け入れられる。 【０４２７】ＩＤＲにベクタ・アクセスを行う場合（す
なわち６４バイトのベクタとして）は、命令ノーテイシ
ョンは間接ポインタ・レジスタ（ＩＤＲまたはＩＤＲ
Ｃ，すなわちvmovＩＤＲ，Ｖ［０］）を用いない。ブロ
ードキャスト・バスは、一緒にバイパスされて、ＩＤＲ
の各要素は対応する処理要素に同時に転送される。 【０４２８】このような融通性により、異なるアルゴリ
ズムの実現が容易になる。図８４は、ＩＤＲの概念的な
実行例を示す。 【０４２９】ＩＤＲには、各ＩＤＲロケーションの関連
する有効ビットもある。これは、アソシエーション・エ
ンジン・プログラムが無効データに関して動作しないよ
うにするためのものである。ＩＤＲロケーションが書き
込まれると、有効ビットがセットされる。ＩＤＲに対し
てスケーラ・アクセスが行われる場合は、特定のＩＤＲ
ロケーションの有効ビットを用いてデータの有効性を判
定する。ＩＤＲに対してベクタ・アクセスが行われる
と、各有効ビットが処理マスク（ＶＴビット）と比較さ
れて、ＩＤＲロケーションが有効であるか否かの判定が
行われる。ＩＤＲそのものが有効であるか否かを判定す
るには、すべての有効ＩＤＲロケーションを合成する。
そのため、処理マスクがセットされると、有効ビットを
他の有効ＰＥ／ＩＤＲロケーションと共にベクタ全体の
有効性をチェックする手段として用いる。いずれの場合
にも、アソシエーション・エンジン・プログラムは、Ｉ
ＤＲロケーションが有効になるまで休止する。 【０４３０】 セクション２．５．６ ベクタ・プロセス制御レジスタ ＳＩＭＤ処理要素のそれぞれにあるベクタ・プロセス制
御レジスタ（ＶＰＣＲ）には、命令の結果に関する情報
が含まれる。命令によっては、ＶＰＣＲビットの一部ま
たは全部を修正するものもあり、またＶＰＣＲビットま
たはビットの組み合せの状態を単にテストするだけのも
のもある。ＶＰＣＲビットの詳細については表２．３９
を参照のこと。 【０４３１】セクション２．５．７ スケーラ・プロセ
ス制御レジスタ スケーラ・エンジンのスケーラ・プロセス制御レジスタ
（ＳＰＣＲ）には、命令の結果に関する情報が含まれ
る。命令によっては、ＳＰＣＲビットの一部または全部
を修正するものもあり、またＳＰＣＲビットまたはビッ
トの組み合せの状態を単にテストするだけのものもあ
る。ＳＰＣＲビットの詳細については表２．４０を参照
のこと。 【０４３２】セクション２．５．８ 符号つきの動作と
符号なしの動作 算術演算制御レジスタ（ＡＣＲ）ビットＳＳＧＮ，ＶＳ
ＧＮは、いくつかの命令動作と、プロセス制御情報（Ｓ
ＰＣＲ，ＶＰＣＲ）がどのように生成されるかとを制御
する。乗算と除算については、ｘＳＧＮビットは、符号
つきの（２の補数）動作が実行されるのか、符号なしの
動作が実行されるのかを直接的に制御する。加算，減算
および乗算については、ｘＳＧＮビットは、オーバーフ
ロー情報がどのように生成されるのかも制御する。符号
つきの動作に関しては、オーバーフロー・ビット（加算
および減算）は、動作の最上位ビット位置からのキャリ
ーイン（繰上げ）およびキャリーアウト（繰下げ）の排
他的ＯＲ演算として定義される。符号なしの動作に関し
ては、オーバーフローは結果の最上位ビット位置からの
キャリーアウトとして定義される。 【０４３３】 セクション２．５．９ 飽和動作と不飽和動作 結果が飽和する命令に関しては、その結果が飽和する値
は、算術演算制御レジスタ（ＡＣＲ）の符号（ＳＳＧ
Ｎ，ＶＳＧＮ）ビットに依存する。符号なしの動作に関
しては、最も大きな正の値に飽和する結果は＄ＦＦ（２
５５）となり、最小数は＄００（０）となる。符号つき
の動作に関しては、最も大きな正の値に飽和する結果は
＄７Ｆ（１２７）となり、最小数は＄８０（−１２８）
となる。飽和命令sat およびvsatはオーバーフローを起
こさないことに注意されたい（そのオペランドを飽和さ
せる他の命令と同様に）。 【０４３４】セクション２．５．１０ アソシエーショ
ン・エンジン・システム制御動作 本セクションは、グローバルなレベルでアソシエーショ
ン・エンジンを制御する命令を説明する。スケーラ・デ
ータ・マイクロコード命令の詳細については表２．４１
を参照のこと。 【０４３５】セクション２．５．１１ ベクタ・エンジ
ン・データ移動 本セクションは、基本的なベクタ・エンジン・データ移
動を実行する命令を説明する。ベクタ・エンジン・デー
タ移動マイクロコード命令の詳細については表２．４２
を参照のこと。 【０４３６】 セクション２．５．１１．１ drotmov 命令の説明 前述のように、drotmov 命令は、Ｖレジスタを回転させ
てから、その結果に対してベクタ移動を行う。図８５
は、限られた数の処理要素に関するケースの前後を図示
する。この例では、図８５に４個のＰＥがある。ＰＥＳ
Ｒには値２が含まれる。これは、ＰＥ＃２を要素周囲の
ラップとしてピックアップし、ＰＥ＃０にデータを供給
する。矢印は、データの移動を示す。 【０４３７】 セクション２．５．１１．２ dsrot 命令の説明 アソシエーション・エンジンには、dsrot と呼ばれる下
向きシフト命令が含まれる。この命令は、妥当な有効性
をもつ帰納的倍加スタイル（recursive-doubling-styl
e）アルゴリズムと、他の可能な集合動作とを行う。こ
の命令は、密度の小さい多重プレース下向き円形シフト
を行う。命令dsrot #N, vreg2 は、以下のように機能す
る： 【０４３８】各ＰＥは、ＰＥからローカル・レジスタま
で伝えられた値をコピーする。処理マスク（ＶＴビッ
ト）が通常の方法で用いられて、ＰＥのいずれかに記憶
する結果を抑制する。 【０４３９】ＰＥがそのＰＥ番号のＮ個の最下位ビット
にすべて１をもっている場合は、vreg2 レジスタからの
値を下のＰＥに伝える。そうでない場合は、上のＰＥか
ら受け取った値と共に伝える。Ｎ＝０のとき、各ＰＥは
vreg2 レジスタからの値を下のＰＥに伝える。処理マス
ク（ＶＴビット）は、ＰＥがそのすぐ下のＰＥに伝える
値に関しては影響をもたない。最後のＰＥは、円形に最
初のＰＥ（ＰＥ数０）に値を伝える。どのＰＥがチェー
ン上の最後のＰＥとして機能するかは、ＰＥＳＲレジス
タの値により決まる。 【０４４０】一例として、表２．４３に、いくつかのds
rot 命令の実行の結果を示す。この例に関しては、ＰＥ
ＳＲレジスタには値１５が含まれているものとする。表
２．４３にこれらの例が説明される。 【０４４１】セクション２．５．１２ ベクタ・エンジ
ン・データ動作 本セクションは、ベクタ・レジスタについて動作する命
令を説明する。ＶＳＧＮビットは、符号つきの動作およ
び符号なしの動作に関する動作結果を制御することに留
意されたい。符号つきの動作／符合のない動作および飽
和動作の詳細については、セクション２．５．８，符合
のある動作と符合のない動作およびセクション２．５．
９，飽和動作と不飽和動作を参照のこと。ベクタ・デー
タ・マイクロコード命令の詳細については、表２．４４
を参照のこと。 【０４４２】セクション２．５．１２．１ 右ローテイ
ト／左シフト命令のまとめ 表２．４５に、アソシエーション・エンジン・プログラ
マが用いることのできる右ローテイトと左シフト命令の
一覧表を示す。 【０４４３】 セクション２．５．１２．２ 下向きシフト動作の説明 命令dadd, daddp, dmin, dminp, dmaxおよびdmaxp は、
下向きシフトと計算を組み合わせて、目的のアプリケー
ションで最もよく行われると思われる帰納的倍加スタイ
ル計算と集合演算の実行を容易にする。「ｐ」は、命令
の予備スタイルを表し、「ｐ」がない場合は、終了命令
である。予備命令タイプおよび非予備命令タイプの詳細
については、セクション２．５．１８，拡張ビットと多
重バイト動作の実行を参照のこと。 【０４４４】これらの命令は、密度の小さい多重プレー
ス下向き円形シフトと算術演算動作とを組み合せる。命
令dadd ＃Ｎ, vreg2 は、以下のように機能する： ・加算は、ＰＥの半分、すなわちそれぞれのＰＥ番号の
位置Ｎに１ビットをもつものでしか起こらない（最下位
ビットを位置０とカウントする）。このタイプの各ＰＥ
は、上のＰＥから渡された値をローカルvreg2 レジスタ
に加える。このタイプでないＰＥは、vreg2 レジスタ値
を変更しないままにする。処理マスク（ＶＴビット）を
通常の方法で用いて、ＰＥに結果を記憶させないように
する。そうでないとvreg2 レジスタは修正されてしま
う。 ・ＰＥがそのＰＥ番号のＮ個の最下位ビットにすべて１
をもつ場合は、vreg2 レジスタからの値を下のＰＥに渡
す。その他の場合は、上のＰＥから受け取った値と共に
渡す。Ｎ＝０のとき、各ＰＥは、vreg2 レジスタからの
値を下のＰＥに渡す。処理マスク（ＶＴビット）は、Ｐ
Ｅがすぐ下のＰＥにどの値を渡すかについて影響を与え
ない。最後のＰＥが最初のＰＥに値を渡すか否かは問題
ではない。これは上のＰＥから最初のＰＥに渡された値
は、どの＃Ｎ値が指定されようと用いられないからであ
る。 【０４４５】一例として、次の表にいくつかのdadd命令
の実行の結果を示す。この例については、１６個のＰＥ
があるものとする。表２．４３はこれらの例を説明す
る。表２．４６は、dadd命令のいくつかの例を示す。 【０４４６】 セクション２．５．１２．３ vmin/vmax 命令の説明 vmin命令およびvmax命令は、２つのベクタを１つのベク
タにまとめるために用いられる。vmin命令の結果は、図
８６に示されるように、この命令で指定された２つのベ
クタの最小要素を含む合成ベクタである。同様に、vmax
命令の結果は、図８６に示されるように、この命令で指
定された２つのベクタの最大要素を含む合成ベクタであ
る。 【０４４７】他のすべてのベクタ動作と同様に、その処
理要素のＶＴビットがセットされていれば、またセット
されている場合に限り、結果が記憶される点に留意する
こと。 【０４４８】セクション２．５．１３ ベクタ・エンジ
ン条件付き動作 本セクションは、条件付き動作を実行する命令を説明す
る。条件付き動作は、ＶＰＣＲ ＶＴビットおよびＶＨ
ビットを用いて、各処理要素の後の命令の実行を制御す
る。ＶＰＣＲ ＶＴビットは、vif 命令が真であると評
価されたとき、またはvendif命令が実行されたときにセ
ットされる。ＶＴビットは、（最後のvendif以来の）前
回のvif が真であると評価されるとvelse 命令によりク
リアされる。ＶＴビットがクリアされると、命令はベク
タ・デスティネーションまたはベクタ・プロセス制御レ
ジスタを更新しない。 【０４４９】ＶＰＣＲ ＶＨビットには、vif-velseif
またはvif-velseif-velseif-vendifシーケンスの履歴が
含まれる。（注記：velseif 命令はマイクロコード・レ
ベルには存在しないが、２つの命令velse とvif とをつ
ないだものに過ぎない）。ＶＨビットは、前回のvif 命
令が真であると評価されるとvelse 命令の実行時にセッ
トされる。ＶＨビットは、vendif命令の実行時にクリア
される。 【０４５０】ＶＨビットおよびＶＴビットの命令の実行
に与える影響の詳細については、セクション２．５．２
１，ＰＥ処理に対するＶＰＣＲ ＶＨビットとＶＴビッ
トの効果を参照のこと。ＳＩＭＤベクタ・エンジンの命
令の条件付き実行を説明するコード・セグメントの例に
ついては、セクション３．６．５．４，条件付き実行を
参照のこと。表２．４７に、使用可能な条件付きマイク
ロコード命令の簡単な説明を示す。 【０４５１】セクション２．５．１３．１ ＶＴビット
およびＶＨビットに関する条件付き命令の効果 ＶＴビットおよびＶＨビットの機能を明確にするため
に、表２．４８と図８７に、それぞれＶＴビットおよび
ＶＨビットの次状態移行表と状態移行図とを示す。vif
命令は、ＶＴビットがセットされている場合にのみ実行
されることに留意されたい。velse およびvendif命令
は、ＶＴビットとは独立して実行される。リセットまた
は初期条件は、ＶＴ＝１；ＶＨ＝０である。 【０４５２】セクション２．５．１３．２ 右ローテイ
ト命令および左シフト命令のまとめ 表２．４９に、アソシエーション・エンジンのプログラ
マが用いることのできる右ローテイト命令および左シフ
ト命令の一覧表を示す。 【０４５３】セクション２．５．１４ スケーラ・エン
ジン・データ移動 本セクションは、基本的なスケーラ・エンジン・データ
の移動を実行する命令を説明する。スケーラ・エンジン
・データ移動マイクロコード命令の詳細については、表
２．５０を参照のこと。 【０４５４】セクション２．５．１５ スケーラ・エン
ジン・データ動作 本セクションは、スケーラ・レジスタに関して動作する
命令を説明する。算術演算制御レジスタ（ＡＣＲ）ビッ
トＳＳＧＮおよびＶＳＧＮは、符号つきの動作および符
号なしの動作に関する命令の結果を制御することに留意
されたい。符号つきの動作／符合のない動作および飽和
動作の詳細については、セクション２．５．８，符合の
ある動作と符合のない動作およびセクション２．５．
９，飽和動作と不飽和動作を参照のこと。スケーラ・デ
ータ・マイクロコード命令の詳細については、表２．５
１を参照のこと。 【０４５５】セクション２．５．１６ スケーラ・エン
ジン・プログラムの流れ制御動作 本セクションは、ＳＩＭＤスケーラ・エンジンでプログ
ラム制御を実行する命令を説明する。ＰＣをセーブオフ
しなければならない命令（bsr, jsrmiおよびjsrri ）に
ついては、単一レベルのハードウェア・スタックが設け
られる（ＦＬＳ）。２レベル以上のスタックが必要な場
合は、１つのスタックのための空間をＣＭＡに配置し
て、使用することのできる次のスタック・ロケーション
をＳＰにより指示する。プログラム制御マイクロコード
命令の詳細については、表２．５２を参照のこと。 【０４５６】セクション２．５．１７ repeatおよびre
peate 命令の説明 repeatおよびrepeate 命令は、ループの終了時に一定の
命令タイプが現れたときに境界条件を起動することがで
きる（マイクロシーケンサが、もう一度ループを行うべ
きか、またはループの後直ちに命令を実行すべきかを計
算しているとき）。明白な相互作用が行われると流れの
命令（bra, bsr, jmpri, jmpmi, jsrriよびjsrmi ）が
変更される。相互作用がそれほど明白でないと、ベクタ
条件付き命令（vif, velseおよびvendif）が行われる。
これらの相互作用のそれぞれについて、以下に説明す
る。 【０４５７】セクション２．５．１７．１ repeatルー
プ終了時の流れの変更 repeatループの終了時に起こる流れの変更は、かなり直
接的である。repeatループの暗示的な流れの変更より
も、明確な流れの変更（bra/jmpri/jmpmi またはbsr/js
rri/jsrmi ）のほうが常に好ましい。図８８および図８
９に示された例については、repeatをrepeate と入れ替
えることができる。言い換えれば、repeatループのタイ
プは、この２つの例では決定的ではない。 【０４５８】セクション２．５．１７．２ repeatルー
プ終了時のベクタ条件 repeatループ終了時のベクタ条件命令の相互作用は、上
述の流れの変更の例ほど明確ではない。問題の相互作用
は、ＶＴビットおよびＶＨビットが（repeateープの終
了時に起こった命令のために）、ＶＴビットおよびＶＨ
ビットの暗示的な修正に干渉する（repeate ループ終了
時の暗黙のvendifのために）ときである。 【０４５９】図９１および図９２では、ベクタ条件（Ｖ
ＴビットおよびＶＨビットに影響を与える命令）を、以
下の命令のプレースホルダ（placeholder ）として用い
ている：その命令とは、locmin, locmax, colmin, colm
ax, rowmin, rowmax, dskipe, vifxx, velse, vendif,
vlshfth, vlshftt, vrotrhおよびvrotv である。 【０４６０】表２．５２に説明されるように、repeate
ループは、終了するvendifがあるrepeatループと同じで
ある。その同一性を図９０に示す（右側のループがrepe
ateープである）。 【０４６１】ベクタ条件命令がrepeatループの最後にあ
ると、条件付き命令は予測されるようにＶＴビットおよ
びＶＨビットに影響を与える（ベクタ条件がループ内部
にあるかのように動作する）。これを図９１に示す。 【０４６２】ベクタ条件付き命令がrepeate ループの最
後にあると、repeate ループのvendif暗黙命令が支配し
て、ベクタ条件付き命令が実行されたことがないかのよ
うになる。これを図９２に示す。 【０４６３】セクション２．５．１８ 拡張ビットと多
重バイト動作の実行 アソシエーション・エンジンは、単一バイト動作および
多重バイト動作に対応するように設計されている。アソ
シエーション・エンジンは、最後に実行された動作から
拡張情報をセーブすることによりこれを行う。任意の動
作に関して、２種類の基本的な命令、すなわち予備命令
と終了命令とがある。実行される動作により、最上位バ
イトは、前者または後者に関して動作を行う。最終動作
は、オーバーフローがありうる計算に関して飽和するこ
とに留意されたい。 【０４６４】単一バイト動作については、アソシエーシ
ョン・エンジンのプログラマは、アプリケーションによ
り、飽和動作（終了タイプ）と不飽和動作（予備タイ
プ）の命令のいずれかを選択することができる。単一バ
イトの動作に関して予備命令を用いる際には、予備命令
により作成された拡張情報が後の命令に悪影響を与えな
いように注意をしなければならない。 【０４６５】拡張ビットに関しては、アソシエーション
・エンジン命令は３つのカテゴリに分類することができ
る。第１カテゴリは、動作には拡張ビットが用いられな
いが、動作の結果として常に拡張ビットがクリアされる
場合である。２番目の種類の命令は、動作に拡張ビット
を用いるもの（たとえばキャリーイン）と、動作の結果
を反映させるために拡張ビットをセットするもの（たと
えばキャリーアウト）である。３番目の種類の動作は、
動作に拡張ビットを用いるが、動作の結果として拡張ビ
ットを常にクリアするもの（たとえば飽和加算は、キャ
リーアウトを行わない）である。そのために、加算，減
算およびシフトの場合には、拡張情報は常に動作に用い
られる。多重バイト・シーケンスの最初の動作は、拡張
ビットをクリアして開始するようにすることが重要であ
る。そうでないと、誤った結果を生む。 【０４６６】 セクション２．５．１９ 多重バイト動作の説明 以下のセクションで説明される拡張ビットは、スケーラ
・プロセス制御レジスタおよびベクタ・プロセス制御レ
ジスタの両方に適用される。ここで説明される動作は、
加算，減算，最大値，最小値，左シフト，右シフトおよ
びネゲーションである。以下の例も、２個の２４ビット
数量が動作されることを前提とする（Ｖ０，Ｖ１，Ｖ２
およびＶ３，Ｖ４，Ｖ５；Ｖ２およびＶ５は最下位バイ
トである）。特定の例では、８ビットのオペランドを２
４ビットのオペランドと共に用いる。 【０４６７】また表２．５３ないし表２．６３では、ｘ
Ｘ０およびｘＸ１という用語は、スケーラ・エンジン内
のＳＸ０およびＳＸ１ビット、またはベクタ・エンジン
内のＶＸ０およびＶＸ１ビットのいずれかの短縮形とし
て用いられる。 【０４６８】 セクション２．５．１９．１ 多重バイト加算 多重バイト加算の場合は、動作は最下位バイトから始ま
り、上向きに働く。たとえば（拡張ビットは００として
開始する点に注意）： vaddp Ｖ２，Ｖ５ vaddp Ｖ１，Ｖ４ vadd Ｖ０，Ｖ３ 【０４６９】vadd命令（飽和する）は、キャリーアウト
を生成することはないので、拡張ビットはvadd命令の終
了時にクリアされる。しかしvaddp 命令により作成され
た拡張情報は、キャリーおよび符合情報を保持するため
に用いられる。拡張ｘＸ１ビットは、sregオペランドの
符合情報を保持するために用いられる（これは符合拡張
加算に対応するために用いられる。符合拡張加算につい
ては後述する）。拡張ｘＸ０ビットは、加算のためのキ
ャリー情報を保持するために用いられる。表２．５３
は、拡張ビットのありうる状態の詳細を示す。 【０４７０】ユーザが最上位のvadd飽和を気にする場合
は、vsat命令を用いて、プロセス制御レジスタに保持さ
れる最後のオーバーフローおよび飽和方向情報に基づ
き、多重バイト結果の最下位バイトを変更することがで
きる。命令： vsat Ｖ４ vsat Ｖ５ は、vadd命令の後に続き、デスティネーション・レジス
タの２つのより下位のバイトを飽和させる（最上位のad
d で行われた場合）。 【０４７１】オペランドが異なるサイズをもつ場合（バ
イトを２４ビットになるランニング和に加算する場合な
ど）には、符合拡張のある加算を用いることができる。
たとえば（Ｖ０がＶ３，Ｖ４，Ｖ５に加算されるとし
て）： vaddp Ｖ０，Ｖ５ vaddsxp Ｖ４ vaddsx Ｖ３ 【０４７２】拡張ビットには最後の動作のソース・オペ
ランドに関する情報が含まれる点に注意すること。ｘＸ
１ビットは、特にvaddsxp 命令により用いられて、前回
の動作をどのように符合をつけ拡張するかを決定する。
ｘＸ１ビットがセットされると、vaddsxp 命令は任意の
キャリー情報を加え、＄ＦＦの値を加算用の他のアーギ
ュメントとして用いる。これは、Ｖ０値の符合拡張の効
果をもつ。vadd命令と同様に、vaddsx命令は結果を飽和
させ（オーバーフロー・ビットがセットされている場
合）、拡張ビットをクリアする。表２．５４は、拡張ビ
ットに対するvaddsxp 命令の効果を示す。 【０４７３】前記の例と同様に、最高位の動作が飽和す
る可能性のある場合は、vsat命令を用いて結果の残りの
バイトを飽和させたほうがよい。 【０４７４】 セクション２．５．１９．２ 多重バイト減算 多重バイト減算の場合には、動作は最下位バイトから始
まり上向きに働く。たとえば（拡張ビットは００として
始まる点に注意）： vsubp Ｖ２，Ｖ５ vsubp Ｖ１，Ｖ４ vsub Ｖ０，Ｖ３ 【０４７５】vsub命令（飽和する）は、ボローアウトを
生成することはないので、拡張ビットはvsub命令の終了
時にクリアされる。しかしvsubp 命令により作成された
拡張情報は、ボローおよび符合情報を保持するために用
いられる。拡張ｘＸ１ビットは、ソース・オペランドの
符合情報を保持するために用いられる（これは符合拡張
減算に対応するために用いられる。符合拡張減算につい
ては後述する）。拡張ｘＸ０ビットは、減算のためのボ
ロー情報を保持するために用いられる。表２．５５は、
拡張ビットのありうる状態の詳細を示す。 【０４７６】ユーザが最上位のvsub飽和を気にする場合
は、vsat命令を用いて、プロセス制御レジスタに保持さ
れる最後のオーバーフローおよび飽和方向情報に基づ
き、多重バイト結果の最下位バイトを変更することがで
きる。命令： vsat Ｖ４ vsat Ｖ５ は、vsub命令の後に続き、デスティネーション・レジス
タの２つのより下位のバイトを飽和させる（最上位の減
算で行われた場合）。 【０４７７】オペランドが異なるサイズをもつ場合（バ
イトを２４ビットになるランニング差から減算する場合
など）には、符合拡張のある減算を用いることができ
る。たとえば（Ｖ０をＶ３，Ｖ４，Ｖ５から減算すると
して）： vsubp Ｖ０，Ｖ５ vsubsxp Ｖ４ vsubsx Ｖ３ 【０４７８】拡張ビットには最後の動作のソース・オペ
ランドに関する情報が含まれる点に注意すること。ｘＸ
１ビットは、特にvsubsxp 命令により用いられて、前回
の動作をどのように符合をつけ拡張するかを決定する。
ｘＸ１ビットがセットされると、vsubsxp 命令は任意の
ボロー情報を減じ、＄ＦＦの値を減算のための他のアー
ギュメントとして用いる。これは、Ｖ０値の符合拡張の
効果をもつ。vsub命令と同様に、vsubsx命令は結果を飽
和させ（オーバーフロー・ビットがセットされている場
合）、拡張ビットをクリアする。表２．５６は、拡張ビ
ットに対するvsubsxp 命令の効果を示す。 【０４７９】前記の例と同様に、最高位の動作が飽和す
る可能性のある場合は、vsat命令を用いて結果の残りの
バイトを飽和させたほうがよい。 【０４８０】 セクション２．５．１９．３ 多重バイト比較 多重バイト比較の場合には、動作は最高位バイトから始
まり、下向きに働く。多くの場合、ベクタ比較の望まし
い結果は、処理マスク（ＶＴビット）をセットすること
である。スケーラ比較については、プログラムの流れの
変更を行うことが多い。いずれの場合にも、比較はvif
またはskipタイプの命令により最下位バイトで終了す
る。たとえば（拡張ビットは００から始まることに注
意）： vcompp Ｖ０，Ｖ３ vcompp Ｖ１，Ｖ４ vifeq Ｖ２，Ｖ５ 【０４８１】vcompp命令は、加算および減算命令とは異
なる方法で拡張ビットを用いる。拡張ビットは、最後の
動作の結果がどのようなものであったか、またさらに比
較が必要か否かを判定するために用いられる。表２．５
７は、vcompp命令の前後の拡張ビットの定義を詳細に示
す。 【０４８２】最後のvcompp命令の終了時に、条件付きvi
f （またはskip）命令が実行される。vif 命令は、拡張
情報を取り出して、それを所望の比較動作と組み合わせ
て、それに従って処理マスク（ＶＴビット）をセットす
るかあるいはクリアする（または流れの変更を実行す
る）。 【０４８３】セクション２．５．１９．４ ｘＸ０およ
びｘＸ１に関する「ＶＩＦ」の依存性vif 命令およびsk
ip命令はＸ０ビットおよびＸ１ビット（スケーラ・エン
ジンの場合はＳＸ０：ＳＸ１；ベクタ・エンジンの場合
はＶＸ０：ＶＸ１）の状態に直接依存するということを
繰り返すことが重要である。この依存性は、多重バイト
比較を容易にするために必要である。このために、多く
の命令はＸ０，Ｘ１ビットをクリアする。vif およびsk
ip命令を用いた場合にＸ０，Ｘ１ビットに影響を与える
命令に注意すること。 【０４８４】 セクション２．５．１９．５ 多重バイト最大値 多重バイト最大値の場合は、動作は最上位バイトから始
まり下向きに働く。多重バイト最大値の動作は、多重バ
イト比較と非常に似ている。動作の結果は異なる。sreg
レジスタが、２つのオペランドの最大値となる。たとえ
ば（拡張ビットは００として始まることに注意）： vmaxp Ｖ０，Ｖ３ vmaxp Ｖ１，Ｖ４ vmax Ｖ２，Ｖ５ 【０４８５】vmaxp 命令は、拡張ビットを加算および減
算命令とは異なる方法で用いる。拡張ビットは、vmaxp
命令に対して、どのような行動をとるかを示すために用
いられる。最後の最大値動作（最下位バイト）はvmax動
作を用いて、拡張ビットがナル状態（００）に戻り、デ
ータの最終バイトが移動される（比較に基づき）ように
しなければならない。表２．５８は、vmaxp 命令前後の
拡張ビットの定義を詳細に示す。 【０４８６】 セクション２．５．１９．６ 多重バイト最小値 多重バイト最小値の場合は、動作は最上位バイトから始
まり下向きに働く。多重バイト最小値の動作は、多重バ
イト最大値と非常に似ている。動作の結果は異なる。sr
egレジスタが、２つのオペランドの最小値となる。たと
えば（拡張ビットは００として始まることに注意）： vminp Ｖ０，Ｖ３ vminp Ｖ１，Ｖ４ vmin Ｖ２，Ｖ５ 【０４８７】vminp 命令は、拡張ビットを加算および減
算命令とは異なる方法で用いる。拡張ビットは、vminp
命令に対して、どのような行動をとるかを示すために用
いられる。最後の最小値動作（最下位バイト）はvmin動
作を用いて、拡張ビットがナル状態（００）に戻り、デ
ータの最終バイトが移動される（比較に基づき）ように
しなければならない。表２．５９は、vminp 命令前後の
拡張ビットの定義を詳細に示す。 【０４８８】 セクション２．５．１９．７ 多重バイト左シフト 多重バイト左シフトの場合は、動作は最下位バイトから
始まり、上向きに働く。左シフト動作の場合は、特定の
左シフト予備命令はない。この関数に関して、add 予備
が用いられる。たとえば（拡張ビットは００として始ま
ることに注意）： vaddp Ｖ２，Ｖ２ vaddp Ｖ１，Ｖ１ vlshft Ｖ０ 【０４８９】最初の２つの動作は、Ｖ２レジスタとＶ１
レジスタを左に１ビット位置だけシフトさせて、拡張ビ
ットｘＸ０にキャリー結果をセーブする。この場合、拡
張ビットｘＸ１は無視する。最後の命令vlshftは、拡張
情報を取り出して最終（最上位）バイトにシフトさせ、
拡張ビットをナル状態（００）にクリアする。 【０４９０】 セクション２．５．１９．８ 多重バイト右シフト 多重バイト右シフトの場合は、動作は最上位バイトから
始まり、下向きに働く。前のケースと同様に、予備右シ
フト命令を最上位バイトに用いて、最後の（最下位）バ
イトに通常の右シフト命令を用いる。たとえば（拡張ビ
ットは００として始まることに注意）： vrshftp Ｖ２ vrshftp Ｖ１ vrshft Ｖ０ 【０４９１】最初の２つの動作は、Ｖ２レジスタとＶ１
レジスタを１ビット位置だけシフトさせて、拡張ビット
ｘＸ０に最下位ビット結果をセーブする。ｘＸ１拡張ビ
ットを用いて、命令に対して、可能な符合拡張が必要と
されることを示す（表２．６０）。最後の命令vrshft
は、拡張情報を取り出して最終（最下位）バイトにシフ
トさせ、それから拡張ビットをナル状態（００）にクリ
アする。これにより最後の動作で最下位ビットは廃棄さ
れる。 【０４９２】セクション２．５．１９．９ 多重バイト
・ネゲーション 多重バイト・ネゲーションの場合は、動作は最下位バイ
トで始まり、上向きに働く。より下位のバイトについて
予備ネゲーション命令が用いられる。最終（最上位）バ
イトについては、通常のネゲーション命令が用いられ
る。最も大きな負の数（−１２８）をネゲートするとオ
ーバーフロー条件（１２７）が起こるので注意するこ
と。拡張ｘＸ０ビットが、ネゲーションからのボロー情
報を保持するために用いられ、Ｘ１ビットは無視され
る。たとえば（拡張ビットは００として始まることに注
意）： vnegp Ｖ２ vnegp Ｖ１ vneg Ｖ０ 【０４９３】vneg命令（飽和する）は、ボローアウトを
生成しないので、拡張ビットはvneg命令の終了時にクリ
アされる。表２．６１に拡張ビットの可能な状態を詳細
に示す。 【０４９４】セクション２．５．１９．１０ 多重バイ
ト・ポインタの増分 多重バイト・ポインタ加算の場合は、動作は最下位バイ
トで始まり、上向きに働く。たとえば（拡張ビットは０
０として始まることに注意）： incp ＃３，Ｐ６ inc ＃０，Ｐ７ inc 命令は、キャリーアウトを生成することはないの
で、拡張ビットはinc 命令の終了時にクリアされる。し
かしincp命令により作成された拡張情報は、キャリーお
よび符合情報を保持するために用いられる。拡張ＳＸ１
ビットは、sregオペランドの符合情報を保持するために
用いられる（これは符合拡張加算に対応するために用い
られる）。ソース・オペランドは命令の一定のフィール
ドであるが、他のアソシエーション・エンジン命令との
一貫性を図るためにＳＸ１ビットがクリアされる。ＳＸ
１ビットは、inc 命令またはincp命令の入力としては用
いられない。拡張ＳＸ０ビットが、加算のためのキャリ
ー情報を保持するために用いられる。表２．５３は、拡
張ビットのありうる状態を詳細に示す。表２．６２は、
増分予備（incp）の拡張ビットの説明を行う。 【０４９５】セクション２．５．１９．１１ 多重バイ
ト・ポインタの減分 多重バイト・ポインタ減算の場合は、動作は最下位バイ
トで始まり、上向きに働く。たとえば（拡張ビットは０
０として始まることに注意）： decp ＃３，Ｐ６ dec ＃０，Ｐ７ dec 命令は、ボローアウトを生成することはないので、
拡張ビットはdec 命令の終了時にクリアされる。しかし
decp命令により作成された拡張情報は、ボローおよび符
合情報を保持するために用いられる。拡張ＳＸ１ビット
は、sregオペランドの符合情報を保持するために用いら
れる（これは符合拡張加算に対応するために用いられ
る）。ソース・オペランドは命令の一定のフィールドで
あるが、他のアソシエーション・エンジン命令との一貫
性を図るためにＳＸ１ビットがクリアされる。ＳＸ１ビ
ットは、dec またはdecp命令の入力としては用いられな
い。拡張ＳＸ０ビットは、減算のためのボロー情報を保
持するために用いられる。表２．５５は、拡張ビットの
ありうる状態を詳細に示す。表６３は、減分予備（dec
p）の拡張ビットの説明を行う。 【０４９６】 セクション２．５．２０ プロセス計算制御 本セクションは、それぞれの命令によりＶＰＣＲ／ＳＰ
ＣＲビットがどのように影響を受けるかを説明する。多
くの動作はソース・オペランドとデスティネーション・
オペランドを取り出し、動作を実行し、結果をデスティ
ネーション・オペランドに記憶する。単一オペランド動
作は、デスティネーション・オペランドを取り出し、デ
スティネーション・オペランドに関する動作を実行し、
その結果をデスティネーション・オペランドに記憶す
る。表２．６４は、各命令と、それが処理コードにどの
ように影響を与えるかをリストアップしている。ＶＸ
［１：０］，ＶＴ，ＶＶ，ＶＤおよびＶＨビットは、各
処理要素にあり、ＳＸ［１：０］，ＳＶおよびＳＤビッ
トはスケーラ・エンジン・プロセッサ制御レジスタにあ
ることに留意されたい。 【０４９７】セクション２．５．２１ ＰＥ処理に対す
るＶＰＣＲ ＶＨビットとＶＴビットの効果 ＶＴビットがセットされると、現在の命令はデスティネ
ーション・レジスタを更新することができる。しかしＶ
Ｔビットがクリアされると、デスティネーション・レジ
スタは更新されない。この阻止関数は、ＶＰＣＲレジス
タ・ビットの更新にも適用される。ＶＨビットの関数
は、ＶＴビットの履歴をセーブして、ＶＰＣＲ ＶＴビ
ットが修正できる場合を制御することである。そのた
め、ＶＴビットとＶＨビットとを組み合わせることによ
り、ＳＩＭＤベクタ・エンジンの命令の実行の制御の階
層ができる。表２．６５は、ＶＨビットとＶＴビットが
アソシエーション・エンジン命令の実行に対して与える
効果を示す。 【０４９８】セクション２．５．２２ 命令実行回数 本セクションでは、各命令のサイクル回数の説明を行
う。これらの命令回数に対する可能な調整は、多重位置
動作または多重ビット動作に対応する。表２．６６は、
各命令とそのサイクル回数が最小値から最大値までどの
ように変わるかをリストアップしている。 【０４９９】セクション２．５．２３ アソシエーショ
ン・エンジン・ミッシング命令 アソシエーション・エンジンには、２つの関数を実行す
ることのできる命令がいくつかある。これらの命令を表
２．６７に示す。 【０５００】セクション３ アソシエーション・エンジ
ンの動作原理 【０５０１】本セクションでは、アソシエーション・エ
ンジンの動作のより詳細な説明を行う。アソシエーショ
ン・エンジンの主な機能は、入力データを取り込み、ユ
ーザが定義した転送関数を実行することである。 【０５０２】アソシエーション・エンジンの機能の主要
な側面を、論理部分に分割する。 【０５０３】セクション３．１，情報の流れと編成で
は、典型的なフィードフォワード・ネットワークを通る
情報の流れを説明し、ネットワークをアソシエーション
・エンジン／アソシエーション・エンジン’のアーキテ
クチャに対してマッピングする。セクション３．２，命
令パイプラインでは、命令がフェッチされ実行されるメ
カニックを説明する。セクション３．３，命令およびデ
ータ・メモリでは、アソシエーション・エンジンの主要
メモリがどのように配列されて、マイクロコード，ベク
タ・データおよびスケーラ・データを保持するかを説明
する。セクション３．４，アソシエーション・エンジン
の初期化では、アソシエーション・エンジンの準備およ
び初期化に関する問題を説明する。最小限のコンフィギ
ュレーションおよび初期化などの問題も論じる。セクシ
ョン３．５，ポート動作では、ポート動作モードと、ア
ソシエーション・エンジンのユーザが、どのようにして
ホスト側からアソシエーション・エンジンとのデータ転
送を制御することができるかということとを説明する。
さらに、異なるデータ転送モードに対応するために、ホ
スト・メモリ・マップの説明を行う。セクション３．
６，アソシエーション・エンジン動作では、ＳＩＭＤ処
理要素と計算関数の制御とを説明する。この説明には、
ベクタ・エンジンおよびスケーラ・エンジンの包括的説
明と詳細な説明が含まれる。マイクロコード・プログラ
ム構造の説明もいくつか行われる。セクション３．７，
マイクロコードにより開始されたポート・ライト動作で
は、マイクロコード制御下でアソシエーション・エンジ
ンから支援側のアソシエーション・エンジン’デバイス
に対する計算済みデータの転送のための動作モードを説
明する。二次元および一次元のアソシエーション・エン
ジン・コンフィギュレーションが論じられる。セクショ
ン３．８，アソシエーション・エンジン・バス・コンフ
ィギュレーションでは、問題を解決するために複数のア
ソシエーション・エンジンをどのように配列したらよい
のか、、アレイ構造でアソシエーション・エンジンを用
いる際にどのようなエラー条件に注意すべきかを説明す
る。 【０５０４】セクション３．１ 情報の流れと編成 高レベルのアプローチを行うと、ニューラル・ネットワ
ーク・アーキテクチャをアソシエーション・エンジン・
ブロックのセットにマッピングして、必要な関数を実行
することができる。情報の流れもまたマッピング関数と
考えることができる。図９３は、典型的な完全に接続さ
れたフィードフォワード・ニューラル・ネットワークを
示す。様々なタイプのニューラル・ネットワーク・アル
ゴリズムに対応するために、アソシエーション・エンジ
ン’と呼ばれる（異なるマイクロコードをもつ）別のア
ソシエーション・エンジンを用いて、アソシエーション
・エンジンからの部分シナプス値を取り入れ、それらを
集合させて総合的なニューロン出力を形成することがで
きる。 【０５０５】このネットワークでは、入力レイヤ（ｉ）
は、分配関数のみを実行する。このネットワークには１
１９個の入力がある。隠されたレイヤ（ｈ）は、これら
の入力を取り入れて、積の和Σ（ｉ＊ｃih）などの伝播
関数を用いてネットワーク係数ｃihをかける。相互接続
係数を説明する際には、第１の下付き文字（ｉ）が入力
インデックス付けまたは「元の」ニューロンを示し、最
後の下付き文字（ｈ）が「行先の」ニューロンを示す。
隠されたレイヤは、積の和に関して出力関数を実行し
て、隠されたレイヤからの出力を生成する。この例で
は、隠されたレイヤは８０個のニューロンを有する。出
力レイヤ（ｏ）は、隠されたレイヤからの出力を取り入
れて、伝播関数Σ（ｈ＊ｗho）を用いてネットワーク係
数ｗhoをかける。隠されたレイヤと同様に、出力レイヤ
は積の和に対して出力関数を実行して、ネットワーク出
力を生成する。この例では出力レイヤには２０個のニュ
ーロンをもつ。６４個の入力と６４個の出力とをもつア
ソシエーション・エンジン・アーキテクチャに関して、
この例のマッピングを行うには数個のアソシエーション
・エンジンが必要になる。図９４は、図９３の隠された
レイヤに関して可能なマッピングの一例を示す。図９４
では、アソシエーション・エンジン０，アソシエーショ
ン・エンジン１およびアソシエーション・エンジン２’
がバンク０を形成し、アソシエーション・エンジン３，
アソシエーション・エンジン４およびアソシエーション
・エンジン５’がバンク１を形成する。同様にアソシエ
ーション・エンジン０とアソシエーション・エンジン３
がスライス０を形成し、アソシエーション・エンジン１
とアソシエーション・エンジン４がスライス１を、アソ
シエーション・エンジン２’とアソシエーション・エン
ジン５’がスライス２を形成する。図９３に示されるネ
ットワークのマッピングでは、入力レイヤと隠されたレ
イヤの両方が図９４にマッピングされている点に留意さ
れたい。この理由は、入力レイヤが分配レイヤとしてし
か働かないためである。 【０５０６】アソシエーション・エンジンの組合せに関
する情報の流れは、以下のようになる：最初の６３個の
入力サンプルがスライス０のＩＤＲにロードされる。残
りのサンプルはスライス１のＩＤＲにロードされる。ス
ライス１がロードされると同時に、スライス０はその入
力サンプルに関して積の和の計算を開始することができ
る。 【０５０７】スライス０が計算を終了すると、部分シナ
プス結果（ベクタ小計を表す）をアソシエーション・エ
ンジン’に転送することができる。スライス１が小計を
転送すると、アソシエーション・エンジン’スライス
（スライス２）は出力関数を実行して、出力レイヤに対
する隠されたレイヤのデータ転送を開始することができ
る。アソシエーション・エンジン’は、同じバンクの多
くのアソシエーション・エンジンに対応することができ
る。 【０５０８】図９４では、スライス２によりアソシエー
ション・エンジンを異なる機能ブロック（異なるマイク
ロコードをもつ）として用いることができることが示さ
れる。またＣＭＡを異なる方法で用いることができるこ
とも示される。トレーニング・ベクタがＴ０ないしＴ７
９としてＣＭＡにロードされる。Ｓベクタ（Ｓ０ないし
Ｓ７９）は、スライス０とスライス１のアソシエーショ
ン・エンジン群に関して合計された部分シナプス結果で
ある。アソシエーション・エンジン２’とアソシエーシ
ョン・エンジン５’に示されるＣＯＦ値を用いて、シナ
プス合計にスカッシュ関数（squashing function）を実
行して、ネットワークの出力を生成する。 【０５０９】図９５は、アソシエーション・エンジン／
アソシエーション・エンジン’ユニットの論理図を示
す。アソシエーション・エンジン・デバイスは、相互接
続関数をもつ前レイヤからの出力を受け持ち、アソシエ
ーション・エンジン’デバイスが集合と出力関数とを実
行する点に留意されたい。 【０５１０】図９４および図９５に示されたマッピング
は、図９３に示されたネットワークの可能なマッピング
のうち１つしか表していないことに注意すること。スラ
イス２をセクション２．１，アソシエーション・エンジ
ン・システムの概要で説明されたように全面的になくし
て、部分結果をスライス１内に蓄積することもできる。 【０５１１】セクション３．２ 命令パイプライン アソシエーション・エンジンは、３段階のパイプライン
をもつ命令シーケンサを実現する。これは、各命令が３
つの異なる機能ユニットを通過しないと完了しないこと
を示す。これを図９６に示し、詳細を表３．１に説明す
る。 【０５１２】パイプラインが充てんされると、命令がス
テージ１とステージ２とを通過するためにかかる時間を
無視することができる。図９７ではパイプは時刻ｔ３で
充てんされ、ｔ３とｔ７との間でクロック毎に新しい命
令が実行される。言い換えれば、各命令は、完了するま
でに最低３クロック・サイクルを必要とするが、この特
定のパイプラインを用いると、各命令は１クロックの有
効実行時間を有する。 【０５１３】多重サイクル命令タイミングは、図９７に
示される単一サイクル・タイミングとそれほど違わな
い。しかし、各命令は、新たに来る命令のプレフェッチ
を実行する責任があるので、多重サイクル命令は終了か
ら１サイクルたたないとプレフェッチを実行しない。多
重サイクルのタイミングを図９８に図示する。 【０５１４】 セクション３．２．１ 命令パイプラインの休止 パイプラインの休止は、２種類の条件：すなわちキャッ
シュ・ミスとリソース・コンフリクトによるものであ
る。 【０５１５】パイプのステージ＃１の休止は、全面的に
キャッシュ・ミス（ＰＣのアドレスが有効キャッシュ・
ライン内で見つからない）によるものである。キャッシ
ュ・ミスによりパイプ内に休止が起こるたびに、現在パ
イプ内にある命令の実行時間にクロック・サイクルが１
つ追加される。 【０５１６】ステージ＃２における休止は、図９９に示
されるようなデータの依存性によるものである。 【０５１７】間接アドレッシング・モード（図９９に見
られるＣＭＡ［Ｐ１］などの）は、パイプのステージ＃
２で処理される。図９９に示される命令は両方とも単一
サイクル命令であり、パイプのステージ＃３でadd go,
ｖ０が実行されているときは、ＣＭＡ［Ｐ１］のデータ
・プレフェッチはステージ＃２で実行される。そのため
ここで問題が発生する。パイプのステージ＃２で用いら
れるポインタは、パイプ３のステージ３と同時に更新さ
れる。そのため、ポインタの更新（ステージ＃３の）が
終了するまでの１クロックの間パイプを休止させない
と、そのポインタを用いることができない。 【０５１８】ステージ＃３の休止は、ＩＤＲ有効ビット
（ＶＩＤ）に直接関係している。vadd ＩＤＲ「Ｐ
１］，ｖ０などの命令が、まだ充てんされていないＩＤ
Ｒロケーションを指示すると、参照されたＩＤＲロケー
ションが充てんされる（そしてさらにＶＩＤビットがＩ
ＤＲロケーションが有効であることを示す）まで、ステ
ージ＃３の休止がパイプ内に誘導される。ステージ＃３
の休止は、外部ソースに依存するので、指定された数の
クロックだけ続かず、外部ソースがアソシエーション・
エンジンに対して期待されるデータ量を与えない場合に
は、アソシエーション・エンジンは無期限に休止するこ
ともある（ＩＣＲが、ラン・モードでアソシエーション
・エンジンがどの程度の量のデータを期待するかを指定
する）。ステージ＃３の休止がＰＳＴＡＴピン上で外部
から見えるのはこのためである（ＰＳＴＡＴ［２：０］
＝０００はステージ＃３パイプの休止を示す）。この表
示はマイクロシーケンサ・ステータス・レジスタのＥＸ
Ｅ符号化でも同様に見ることができる（ＭＳＲ：ＥＸＥ
［２：０］＝０００は、ステージ＃３パイプの休止を示
す）。 【０５１９】セクション３．２．２ 命令パイプライン
の休止優先順位 同時に２つ以上の休止が起こった場合には、表３．２に
より休止が解消される順番が決まる。 【０５２０】 セクション３．３ 命令およびデータ・メモリ 各アソシエーション・エンジンのＣＭＡは、プログラム
命令とプログラム・データの両方を保持するために用い
られる。そのため、ＣＭＡおよびＭＭＡという用語は両
方とも、ＣＭＡと呼ばれる同一の物理的なＲＡＭを指
す。アソシエーション・エンジンがこのメモリ内のデー
タにアクセスすると、これはＣＭＡと呼ばれる。アソシ
エーション・エンジンがこのメモリ内の命令にアクセス
すると、これはＭＭＡと呼ばれる。主な違いは、ＭＭＡ
アクセスに関して実行される特殊アドレッシングであ
る。 【０５２１】図９４のアソシエーション・エンジン０，
アソシエーション・エンジン１，アソシエーション・エ
ンジン３およびアソシエーション・エンジン４について
は、プログラム記憶部（ＭＭＡ）に配置されたＣＭＡの
２つの列がある。アプリケーションにより、ＭＭＡ記憶
部のために用いられるＣＭＡの数はもっと多くなること
もある。アプリケーションの要件に基づいて、データと
命令空間の折り合いをつけるのはプログラマの役割であ
る。 【０５２２】セクション３．３．１ 命令キャッシング 各アソシエーション・エンジンには１２８ワードの命令
キャッシュが含まれ、命令に対するアクセスの高速化を
図っている。この命令キャッシュは、４つの３２ワード
の直接マッピングされたキャッシュ・ラインとして編成
される（各命令は１６ビット幅である）。 【０５２３】キャッシュ・ヒットまたはキャッシュ・ミ
スを決定するには、各命令の実行前に、命令タッグ（Ｉ
ＣＴ０ないしＩＣＴ３）をＰＣのビット８ないし１５と
比較する。ＰＣがタッグ・レジスタのいずれとも一致し
ないと判定されると、次の命令を含む新しいライン（Ｐ
Ｃにより指示される）を命令キャッシュにロードしなけ
ればならない。 【０５２４】ＰＣのビット７および６により、どのキャ
ッシュ・ラインがロードされるかが決まる。命令キャッ
シュは直接マッピングされているので、これらの２つの
ビットはロードすべきキャッシュ・ラインを明確に決定
する。ＰＣのビット７および６が００であるときは、キ
ャッシュ・ライン＃０がロードされる。同様にＰＣのビ
ット７および６が０１である場合は、キャッシュ・ライ
ン＃１がロードされる。ロードされているキャッシュ・
ラインに対応するキャッシュ・タッグ・レジスタ（ＩＣ
Ｔ０ないしＩＣＴ３）には、ＰＣの最上位バイトがロー
ドされる。また、命令キャッシュ有効レジスタ（ＩＣＶ
Ｒ）内の対応するキャッシュ・ライン有効ビットがセッ
トされる。 【０５２５】ＣＭＡからキャッシュ・ラインをロードす
ると、命令の実行に１クロックの遅延が起こる。命令キ
ャッシュがロードされてしまうと、キャッシュ・ミスの
場合を除き、ＣＭＡからデータと命令の両方が同時にア
クセスされても時間的なペナルティは起こらない。アプ
リケーションがキャッシュに全体的に適合することがで
きれば、ＣＭＡ全体をデータ記憶部として用いることが
できる。アプリケーションは、キャッシュがミスを起こ
さないようになっているものでなければならない。 【０５２６】 セクション３．３．２ ＣＭＡとＭＭＡのマッピング ＣＭＡ空間とＭＭＡ空間との間のマッピングは、初期の
バージョンのアソシエーション・エンジンと比較すると
簡素化されている。わずか４Ｋバイトの物理的メモリし
かないので、命令およびデータ・アクセスで４Ｋの空間
全体を見ることができる。各領域（命令またはデータ）
を４Ｋの空間に配置して管理するのは、プログラマの役
割である。図１００に命令空間またはデータ空間として
の４Ｋ空間の最初の７０バイトを示す。 【０５２７】セクション３．３．３ ＣＭＡに対する直
接アクセスと反転アクセス ＣＭＡには、ＣＭＡに対して直接アクセスと反転アクセ
スの両方を行うことができるメカニズムが備えられてい
る。図１０１は、直接ＣＭＡアクセスおよび反転ＣＭＡ
アクセスの図を示す。ＣＭＡに対する直接アクセスの間
は、ＰＥ＃０はＣＭＡ行＃０からのデータを用い、ＰＥ
＃１がＣＭＡ行＃１のデータを用いるというようにな
る。ＣＭＡに対する反転アクセスの間は、ＰＥ＃０がＣ
ＭＡ行＃６３からのデータを用いて、ＰＥ＃１がＣＭＡ
行＃６２のデータを用いるというようになる。 【０５２８】ＣＭＡに対するアクセスはすべて、ポイン
タ間接アドレッシング（ＣＭＡ［Ｐｎ］）またはポイン
タ間接ポスト増分（ＣＭＡ［Ｐｎ＋＋］）のいずれかを
用いる。いずれのアドレッシング・モードにおいても、
ポインタ・レジスタＰｎを用いてＣＭＡ内の列を指定す
る。ＣＭＡには６４列あるので、各列に直接アクセスす
るためには、ポインタ・レジスタの６ビット（ビット５
ないし０）しか必要とされない。ＣＭＡに対する直接ア
クセス中には、ポインタ・レジスタのビット６は０とな
る。ＣＭＡに対する反転アクセスは、ビット６を１の値
にセットすることにより行われる。ポインタ・レジスタ
のビット７は用いられない。 【０５２９】このメカニズムには、１２８バイトのデー
タに処理要素がアクセスを行うことができるという利点
がある。またベクタ群を１つのクロック内に「フリッ
プ」させて、上向きシフトを妥当に行うこともできる。
上向きシフトは、以下のコード・セグメントにより実行
される： 【０５３０】；フリップされるベクタはＣＭＡの第５列
（０を基準として） movi ＃＄４４，ｐ０ ；＄４４は６４＋４（すなわ
ちｐ０のビット６をセットしてアクセス）；列５（０を
基準として） vmov ＣＭＡ［ｐ０］，ｖｏ ；「フリップ」された
列をｖ０に移動 dromov ｖ０，ｖ０ ；ｖ０を１ＰＥだけ下向きシ
フト vstore ｖ０，ＣＭＡ［ｐ０］ ；ｖ０をフリップして
ＣＭＡの列４に戻す 【０５３１】このメカニズムは、ＣＭＡに対するすべて
のデータ・アクセス（リードおよびライト・アクセス）
について有効であるが、ＣＭＡに対する命令アクセスに
関しては効果をもたない。 【０５３２】セクション３．３．４ ＣＭＡ空間の配置 ＣＭＡは、必要に応じてプログラマにより配置されるメ
モリ・ロケーションのセットである。本セクションで
は、プログラマに最大限の融通性を提供するために、ど
のようにＣＭＡ空間を配置したらよいかという例をいく
つか示す。 【０５３３】セクション２．３および２．４の説明で
は、ＣＭＡは１０２４個の連続したメモリ・ロケーショ
ンまたは処理要素あたり６４個の８ビットのメモリ・ロ
ケーションとなることができる。この考えは両方とも正
しいが、命令の実行中にアソシエーション・エンジンに
よりＣＭＡがどのように用いられるかを見なければどち
らも完全とは言えない。 【０５３４】以下の例では、例＃１が最も簡単で、議論
の開始点となる。そこから、連続する例のそれぞれは段
階を追って複雑になり、前の例に含まれる情報に依存す
ることになる。そのため、進む前に各例を研究すること
が賢い方法である。 【０５３５】セクション３．３．４．１ 例１：データ
記憶のみに用いられるＣＭＡ 図１０２に示される第１の例は、全コンフィギュレーシ
ョンの中で最も簡単なものである。この例は、以下のこ
とを前提としている：すなわち１）すべての計算用デー
タがＣＭＡに保持されている；２）プログラム全体は命
令キャッシュ内にある（そのためにプログラムはＣＭＡ
空間を占有しない）；３）命令push, pop, bsr, jsrri
およびjsrmi は用いられず、例外はオフになる（そのた
めにＣＭＡはスタック・エリアを含む必要がない）；
４）jsrmi もjmpmi も用いられていない（そのためＣＭ
Ａはジャンプ・テーブルをもつ必要がない）。 【０５３６】初期プログラム・カウンタ（ＥＰＰＣ）は
＄００００にセットされていることに注目されたい。こ
れによりアソシエーション・エンジンはＩＣからプログ
ラムの実行を開始する（ＩＣＴ０ないしＩＣＴ４＝＄０
０，ＩＣＶＲ＝＄０Ｆ，ＰＢＲ＝＄００とする）。スタ
ック・ポインタ（ＥＰＳＰ）の初期値は、「無視され
る」である。これはこの例ではスタックを用いないから
である。 【０５３７】セクション３．３．４．２ 例２：命令キ
ャッシュ，ＰＣおよびＣＭＡページ 命令キャッシュ（ＩＣ）は、ＣＭＡを主要なメモリ記憶
部として用いる直接マッピングされたキャッシュであ
る。ＩＣは、４つのラインで構成され、各ラインはＣＭ
Ａの１つの列と等しい。ＣＭＡの列は、４つのグループ
にまとめられ、４列の各グループはページと呼ばれる
（図１０３に示される）。各ページの第１列は、キャッ
シュ・ライン＃０に相当し、２番目がキャッシュ・ライ
ン＃１，３番目がキャッシュ・ライン＃２に、そして４
番目がキャッシュ・ライン＃３に相当する。 【０５３８】ＣＭＡから列がＩＣのラインにロードされ
ると、その列のページ番号がキャッシュ・ラインに関連
するキャッシュ・タッグ・レジスタ（ＩＣＴ０ないしＩ
ＣＴ３）に入る。また、そのラインに関連するキャッシ
ュ・タッグ有効ビット（ＩＣＶ０ないしＩＣＶ３）がＩ
ＣＶＲにセットされる。 【０５３９】図１０４に示されるように、プログラム・
カウンタ（ＰＣ）は、論理的に３つの部分に分割され
る：すなわちＰＣの最上位の８ビットが現在の命令のペ
ージを示す；ＰＣのビット７および６が現在の命令のラ
インに相当する；そしてＰＣのビット５ないし０がその
ラインの中の現在の命令に相当する。 【０５４０】命令プレフェッチが起こると、ＰＣの上位
８ビットがＰＣのビット７および６により示されるライ
ンのＩＣタッグ（ＩＣＴ０ないしＩＣＴ３）と比較され
る。正しいキャッシュ・タッグがＰＣビット１５ないし
８と等しくない場合、または適切なラインのためのキャ
ッシュ有効ビット（ＩＣＶＲのＩＣＶ０ないしＩＣＶ
３）がセットされていない場合は、キャッシュ・ミスと
なり、現在のＰＣを含むＣＭＡ列がＰＣビット７および
６により示されるＩＣラインにロードされ、ＰＣビット
１５ないし８はＰＣビット７および６により指定された
キャッシュ・ライン・タッグに入れられる。 【０５４１】セクション３．３．４．３ 例＃３：プロ
グラムおよびデータに用いられるＣＭＡ この例は、プログラムが命令キャッシュ（ＩＣ）よりも
多少大きい場合を想定している。この場合には、プログ
ラムの一部をＣＭＡに保管しなければならないが、プロ
グラムの大部分はＩＣ内にある。前記の例のその他すべ
ての前提（命令と例外に関する）は、この例にも適用さ
れる。 【０５４２】図１０５の目的とする解釈（ＩＣに関し
て）は、以下のとおりである： １）プログラムには１２９から１６０までの命令（５キ
ャッシュ・ラインに等しい）が含まれる； ２）アソシエーション・エンジンには４つのキャッシュ
・ラインしかなく、そのためプログラムから「あふれ出
た」分はＣＭＡに記憶しなければならない。 【０５４３】アソシエーション・エンジンは直接マッピ
ングされたキャッシュを用いるので、ＣＭＡのどの列が
ＩＣ内外と交換されるかはあらかじめわかっている。こ
の例では、列００および０４はいずれもキャッシュ・ラ
イン＃０を用いる必要があるが、キャッシュ・ライン＃
１，＃２および＃３はオーバーライトされることはない
（そのために直接ＩＣに入れることができる）ので、Ｃ
ＭＡ内の空間をそのために確保する必要はない。 【０５４４】セクション３．３．４．４ 例＃４：シフ
トしたプログラム 前記の例に対する別の方法として、プログラムを１２８
バイト前方に移動させる。これは、プログラムが＄００
ではなく＄８０で始まることを意味する（アソシエーシ
ョン・エンジンではプログラムはロケーション＄０００
０から始まる必要がないことに注意）。そのためプログ
ラム・カウンタ（ＥＰＰＣ）の初期値は＄００８０にな
る。これは、プログラムをＣＭＡの２列にわたりシフト
させる効果ももつ。 【０５４５】図１０６から、入れ替えられるキャッシュ
・ラインは今度はキャッシュ・ライン＃２になる（前記
の例のようにキャッシュ・ライン＃０を入れ替えるので
はなく）ことに注目することが重要である。これは、キ
ャッシュ・ライン＃０，＃１および＃３が入れ替えられ
ることはないことを意味する。スタック・ポインタ（Ｅ
ＰＳＰ）の初期値は依然として無視されるであるが、こ
れはスタックする命令と例外がイネーブルになっていな
いためである。 【０５４６】セクション３．３．４．５ ＃５：例＃４
にジャンプ・テーブルを追加 jsrmi およびjmpmi などのメモリ間接命令に関しては、
ＣＭＡの最初の１２８バイトにジャンプ・テーブルを構
築しなければならない。この例では、ジャンプ・テーブ
ルは８個の間接的な１６ビット・アドレスで構成され、
図１０７に示される。 【０５４７】ジャンプ・テーブルに含まれる情報は、デ
ータであって命令ではないと見なされるので、jsrmi ま
たはjmpmi 命令が実行されるたびに、間接アドレスが命
令キャッシュからではなくＣＭＡから取り出される（命
令キャッシュ内で「ヒット」が起こるためには、マイク
ロシーケンサは命令アクセスを実行していなければなら
ない）。テーブルは、ダイナミックに更新される。しか
し、jsrmi またはjmpmi 命令が用いられると、少なくと
もＣＭＡの１ラインが使われる。 【０５４８】セクション３．３．４．６ 例＃６：例＃
４にＣＭＡスタックを追加 ２レベル以上のスタッキングを必要とするアプリケーシ
ョンは、ＣＭＡにスタック空間を配置しなければならな
い。第１レベル・スタック（ＦＬＳ）により１つのスタ
ック・ロケーションが設けられるが、それ以上の場合は
ＣＭＡを用いる必要がある。図１０８の上部に見られる
ように、スタック・ポインタ（ＥＰＳＰ）の初期値は＄
００３ｆである。これは、アソシエーション・エンジン
がリセット状態から出たときに、最初に用いることがで
きるＣＭＡスタック・ロケーションは＄３ｆにあること
を意味する。 【０５４９】図１０８は、プログラムの実行中のＣＭＡ
スタックの状態を表そうとしている。いくつかのエント
リがＣＭＡスタックに入れられ（黒い影の部分）、スタ
ック・エントリのいくつかはまだ用いられていない（斜
線部）。 【０５５０】セクション３．３．４．７ 例＃７：ベク
タおよびスケーラ記憶を例＃４に追加 １７バイト以上のスケーラ記憶部（Ｇ０〜Ｇ７，Ｐ０〜
Ｐ７）を必要とするアプリケーションまたは９バイト以
上のベクタ記憶部（Ｖ０〜Ｖ７）を必要とするアプリケ
ーションにおいては、ＣＭＡを採用していずれのタイプ
のデータについても一時的な記憶装置を提供することが
できる。図１０９を参照のこと。 【０５５１】列０１はスケーラ記憶部のために用いら
れ、列＄３ｅと＄３ｆとはベクタ記憶部のために用いら
れる。 【０５５２】 セクション３．３．４．８ 例＃８：全部を一緒にする 最後の例として、前記の例の要件すべてを組み合わせ
た。これにはジャンプ・テーブル，ＣＭＡスタック，１
２８バイトのベクタ記憶部のための空間（２列），６４
バイトのスケーラ記憶部，２列のプログラム・コードの
ための空間および５８個の６４バイト・ベクタが含まれ
る。図１１０を参照のこと。 【０５５３】セクション３．４ アソシエーション・エ
ンジンの初期化 動作データがアソシエーション・エンジンに入力される
前に、デバイスの主要なエリアを初期化しなければなら
ない。反転ＲＥＳＥＴ信号がアサートされ、次にネゲー
トされた後で、アソシエーション・エンジンの内部レジ
スタはすべてセクション２．３，アソシエーション・エ
ンジン・ホストがアクセスできるレジスタに指定される
状態にデフォルト設定される。ホストにより初期化する
ことが必要な内部ロケーションは、係数メモリ・アレイ
（ＣＭＡ），マイクロコード・メモリ・アレイ（ＭＭ
Ａ）およびその他の希望する制御関数である（アソシエ
ーション・エンジン・プログラムに１２８未満の命令が
含まれる場合には、命令キャッシュ，タッグ・レジスタ
および有効ビットをＭＭＡの代わりに初期化する必要が
ある）。制御レジスタのリセット状態は、ネットワーク
処理前に最小限の準備しか必要としない状態であるよう
にすること。内部では、マイクロコード命令セットが、
ルーピング部と共に初期化部をもつ機能を提供する。詳
細については、セクション３．６．３，命令の流れのア
ソシエーション・エンジンの詳細を参照のこと。 【０５５４】最小限の初期化要件は、マイクロコード・
メモリ・アレイと、ポートのストリーム転送を管理する
ためのいくつかのその他の制御レジスタとを含む。 【０５５５】セクション３．５ ポート動作 アソシエーション・エンジンには４つのポートがあり、
制御側のホストおよびアソシエーション・エンジン’な
どの他のシステム・コンポーネントの両方に関する情報
の効率的な並行転送を容易にしている。ポートは、Ｎ，
Ｓ，Ｅ，Ｗとラベルがつけられ、それぞれノース，サウ
ス，イーストおよびウェストを表す。アソシエーション
・エンジンは、ポートを用いて統一のとれた働きをし、
複数のアソシエーション・エンジンを１つに接続するよ
うに設計されている。またアソシエーション・エンジン
は、一次元および二次元アレイでスケーリング可能に設
計されている。以下の説明に関しては、アソシエーショ
ン・エンジン・システムは二次元アレイに構築されるこ
とを前提としている。 【０５５６】すべてのコンフィギュレーション，ステー
タス，入力および出力値は、これらのポートを通じてホ
ストによりアクセスすることができる。アソシエーショ
ン・エンジンは、２つのモードのうち一方で動作するよ
うに設計されている。モードはＲ／反転Ｓ入力により選
択される。この入力は、アソシエーション・エンジンが
ラン・モード（ＶＤＤのＲ／反転Ｓ）にあるのか、スト
ップ・モード（ＧＮＤのＲ／反転Ｓ）にあるのかを決定
する。動作モードにより、アソシエーション・エンジン
のポートは異なる働きをする。特定のタイミング情報に
ついてはセクション４，アソシエーション・エンジン・
バス動作を参照のこと。アソシエーション・エンジンに
関する異なる信号の詳細についてはセクション２．２，
アソシエーション・エンジン信号の説明を参照のこと。 【０５５７】ラン・モードは、アソシエーション・エン
ジン・マイクロプログラムを実行するために用いられ
る。ストップ・モード（ホスト・モードとも呼ばれる）
は、アソシエーション・エンジンの内部リソースに対し
て外部アクセスを行い、システム・ホストによる初期化
およびデバッグを行うために用いられる。ポートは、ラ
ン・モードではニューラル・ネットワークのレイヤ間通
信またはアソシエーション・エンジン・デバイス間のレ
イヤ内通信のための接続バスとして用いることができ
る。 【０５５８】セクション３．５．１ ホスト転送モード ストップ・モードでは、アソシエーション・エンジンは
２つの異なるタイプの転送モードに対応する。これはラ
ンダム・アクセスとストリーム・アクセスである。ラン
ダム・アクセス・モードでは、ホストがアドレスおよび
データ情報を供給してリードおよびライトを実行する。
ストリーム・モードでは、データはホストにより供給さ
れ、アソシエーション・エンジン・デバイスが、アクセ
スされたロケーションのアドレスを内部で生成する。ア
ソシエーション・エンジン・バス・ポート動作の詳細な
タイミングについては、セクション４．１，アソシエー
ション・エンジン・ポート・タイミングを参照のこと。 【０５５９】アソシエーション・エンジンのアレイに
は、チップ選択として用いられる２つの信号がある。こ
れらの信号（反転ＲＯＷおよび反転ＣＯＬ）は、アソシ
エーション・エンジンのアレイから１つのデバイスを選
択するためのメカニズムを提供する。 【０５６０】ランダム・アクセス動作に関しては、反転
ＲＯＷ信号および反転ＣＯＬ信号は、アクセスすべき１
つのアソシエーション・エンジンを選択するために用い
られる。ウェスト・ポートおよびノース・ポートにアド
レス情報が提示される。アドレス情報はイーストとサウ
スの方向に流れて、選択された（すなわち反転ＲＯＷお
よび反転ＣＯＬの両方がアサートされた）デバイスに収
束する。一方、データは、選択されたデバイスからノー
ス（ライト動作）またはサウス（リード動作）の方向に
進む。反転ＲＯＷまたは反転ＣＯＬのいずれか一方（両
方ではなく）をもつデバイスに関して、アドレスまたは
データは反転ＲＯＷおよび反転ＣＯＬアサーションによ
り縦または横方向に転送される。 【０５６１】ストリーム動作（アドレスが内部で生成さ
れる）に関しては、データはアレイのサウスまたはイー
スト端（両方ではない）に対して、またサウスまたはイ
ースト端から流れる。このストリーミング動作は、基本
的にアレイから列または行を充てんあるいは排出する。
反転ＲＯＷラインおよび反転ＣＯＬラインを用いること
により、サブセクションを選択して、アレイの一部だけ
で動作することもできる。 【０５６２】アソシエーション・エンジン・アクセス・
モードの以下の説明に関しては、アソシエーション・エ
ンジン・アレイ・コンフィギュレーションを示す図１１
１を参照のこと。 【０５６３】セクション３．５．１．１ ランダム・ア
クセス・モード ポートの動作モードの説明は、ホスト側からではなく、
アソシエーション・エンジンのピンにおいて解説され
る。 【０５６４】ランダム・アクセス・モードは、アソシエ
ーション・エンジン内の個々のレジスタに対するアクセ
スを行うように設計されている。ランダム・アクセス・
モードを用いるレジスタにアクセスするには、ホストは
アドレス（ＷＤ，ＮＤ），データ（ＳＤ）および制御信
号（ＯＰ，反転ＮＣＩ，反転ＷＣＩ，Ｒ／反転Ｗ，反転
ＥＮ）を入れて、特定のポートのランダム・アクセス・
モードをイネーブルにする。アドレスおよび制御信号は
内部ラッチされて、特定のレジスタを選択するために解
読される。次のクロック・サイクルで、アクセスされた
データが転送される。ライト・サイクルについては、Ｃ
ＬＫ信号の立ち上がり端でデータがラッチされる。リー
ドに関しては、下がっているクロック・サイクル上でピ
ンからデータが出される。ランダム・アクセス・モード
でアクセスすることができるレジスタのリストは、表
２．５にある。 【０５６５】セクション３．５．１．２ ホスト・スト
リーム・アクセス・モード ストリーム・アクセス・モードにより、ホストは大量の
データを、内部レジスタをアドレスする必要なく、チェ
ーンに配列されたアソシエーション・エンジンのセット
に転送することができる。ストリーム・アクセス・モー
ドを用いて、アソシエーション・エンジンの初期化を行
ったり、アソシエーション・エンジンの状態をセーブす
ることもできる。ストリーム・アクセス・モードを用い
ている領域にアクセスするには、イースト・ポート・ス
トリーム・リードを行うには、ホストは制御信号反転Ｒ
ＯＷ，反転ＣＯＬ，反転ＥＮ，Ｒ／反転および反転ＷＣ
Ｉを起動して、ＥＤからデータを受け取る；サウス・ポ
ート・ストリーム・リードを行うには、ホストは制御信
号反転ＲＯＷ，反転ＣＯＬ，反転ＥＮ，Ｒ／反転および
反転ＮＣＩを起動して、ＥＤからデータを受け取る；イ
ースト・ポート・ストリーム・ライトを行うには、ホス
トは制御信号反転ＲＯＷ，反転ＣＯＬ，反転ＥＮ，Ｒ／
反転および反転ＥＣＩを起動して、ＥＤにデータを入れ
る；サウス・ポート・ストリーム・ライトを行うには、
ホストは制御信号反転ＲＯＷ，反転ＣＯＬ，反転ＥＮ，
Ｒ／反転および反転ＳＣＩを起動して、ＳＤにデータを
入れる。制御信号は内部ラッチされて、特定の領域を選
択するために解読される。次のクロック・サイクルでア
クセスされたデータは転送を開始する。ライト・サイク
ルについては、データはＣＬＫの立ち上がり端でラッチ
される。リードに関しては、データは下がっているクロ
ック・サイクル上でピンから出される。 【０５６６】ストリーミング動作に関しては、ホスト・
ストリーム選択レジスタ（ＨＳＳＲ）がアソシエーショ
ン・エンジンのどの領域にストリーミングされるかを制
御する。ストリーム・アクセス・モードでは、内部アド
レスがユーザのために生成される。これはＯＡＲ１およ
びＯＡＲ２レジスタで行われる。転送の期間はＤＣＲ１
およびＤＣＲ２レジスタで制御される。ストリーム・ラ
イトに関して補足すると、ホスト・ストリーム・オフセ
ット・レジスタ（ＨＳＯＲ）がデータ・ストリーム内へ
のオフセットまたは「いつ」充てんを開始するかを制御
する。 【０５６７】ストリーム充てん動作の開始時に、ＨＳＯ
Ｒがカウンタにロードされ、これはストリームのデータ
の各バイト毎に減分される。カウンタがゼロになると、
アソシエーション・エンジンはストリームからメモリ内
にデータのコピーを開始する。このメカニズムにより、
アソシエーション・エンジンには１つのストリーム・ラ
イト動作で異なるデータ，重複するデータまたは同じデ
ータをロードすることができる。 【０５６８】ストリーム・リード動作では、ＨＳＯＲは
用いられない。代わりに、反転ｘＣＩおよび反転ｘＣＯ
ピンを用いて、次のアソシエーション・エンジンを行ま
たは列内に信号化して、データの送出を開始する。スト
リーム・リードは、アソシエーション・エンジン’の最
もウェストまたはノースの反転ｘＣＩ信号をアサートす
ることにより始まって、これらのアソシエーション・エ
ンジンにイーストまたはサウスにデータを送らせる。１
つのアソシエーション・エンジンが終了すると、ライン
内の次のアソシエーション・エンジンが信号化されて、
ストリームの最後にデータを追加する。 【０５６９】このアーキテクチャにＯＡＲおよびＤＣＲ
レジスタを入れる主な動機は、１つのニューロン（複数
のアソシエーション・エンジンにまたがることのある）
の係数のストリーム・リードまたはライトを行えるよう
にすることである。また、このメカニズムを用いて１つ
の入力に関するアソシエーション・エンジンの係数すべ
てをストリーム・リードまたはライトすることもでき
る。アクセスされた論理空間（ＨＳＳＲ）により、ＤＣ
Ｒ２およびＯＡＲ２レジスタが用いられることもあれ
ば、用いられないこともある。ＩＤＲまたはＶ０のよう
な一次元レジスタについては、ＤＣＲ１およびＯＡＲ１
だけが用いられる。図１１２は、一次元ベクタ・レジス
タに関して、ＤＣＲ１およびＯＡＲ１がどのように機能
するかを示す。 【０５７０】一次元のストリーム・アクセス・モードで
は、ＯＡＲ１レジスタの値が開始アドレスとして用いら
れる（アソシエーション・エンジン内で）。内部カウン
タ（開始値は０）は、ストリームからコピーされた、あ
るいはストリームに書き込まれたバイト毎に増分され
る。カウンタがＤＣＲ１レジスタの値と等しくなると、
アソシエーション・エンジンは充てん状態から満杯状態
へと移行する。 【０５７１】ストリーム・モードでは、チェーン内で最
初のアソシエーション・エンジンが常になければならな
い。ライン内で最初のアソシエーション・エンジンは、
通常、反転ｘＣＩ入力をアクティブに結合させており、
バス上でデータを制御する権利を与えている。ストリー
ム・モードで考慮すべきもう１つの点は、ホスト・アド
レスをアソシエーション・エンジン・アドレスに解読す
るインターフェース論理である。インターフェース論理
は、ストリーム動作のためのチェーンを形成するすべて
のアソシエーション・エンジンに対して、すべての制御
ラインをアサートできることが必要とされる。通常ホス
ト側からは、ストリーミング動作が１つのホスト・アド
レスを通じてデータにアクセスし、これがアソシエーシ
ョン・エンジン側のストリーム動作を制御する。詳細に
ついては、図１１６を参照のこと。 【０５７２】二次元ストリーム動作（ＣＭＡ）に関して
は、第２セットのレジスタが用いられてストリーミング
・アクセスを制御する。この２つのレジスタはＯＡＲ２
およびＤＣＲ２制御レジスタである。これらのレジスタ
は、開始アドレス（アソシエーション・エンジン内で）
とカウント値とを提供するという点では、ＯＡＲ１およ
びＤＣＲ１と同様である。ＤＣＲ２に関しては別の内部
カウンタ（ＤＣＲ１と同様の）がある。図１１３に、４
つのストリーミング・レジスタと、それらをどのように
用いてＣＭＡへのアクセスを制御するかを詳細に示す。 【０５７３】セクション３．５．２ アソシエーション
・エンジン転送モード ラン・モードでは、アソシエーション・エンジンは４つ
のポートのどこからでもライト動作を実行することがで
きる。これはwrite 命令の制御下で行われる。ライト動
作のデスティネーションは、（ポートスイッチおよびタ
ップによるが）ライトの方向にあるデバイスのＩＤＲレ
ジスタである。たとえば、アソシエーション・エンジン
がノース・ポートから書いたとすると、同じ列（上）を
共有するデバイスがデータを受け取ることができる。wr
ite 命令により実行される転送のタイプは、ホスト・ス
トリーム・アクセス・モードの場合と全く同じである。
ＩＤＲは動作のデスティネーションであるので、異なる
セットの制御レジスタが、いつどこでデータがＩＤＲレ
ジスタに書き込まれるかを決める。ＩＤＲは、入力イン
デックス付けまたは入力タグ付けのいずれかによりロー
ドすることができる。 【０５７４】入力インデックス付けの場合は、捕捉され
た入力データは一連の連続した入力サンプルである。入
力タグ付けの場合は、入力ストリームには暗示されたサ
ンプル・カウントが含まれる（カウントは、０から始ま
り、入力サンプル毎に増える）。タッギング捕捉メカニ
ズムでは、ＩＤＲの各ロケーションに関連する内部タッ
グがある。２つのメカニズムの基本的な違いは、ＩＤＲ
アドレス・レジスタが増分される条件である。この捕捉
メカニズムの詳細な説明については、セクション３．
５．２．１，入力インデックス付けおよびセクション
３．５．２．３，入力タグ付けを参照のこと。比較する
と、以下の説明はストリーム・アクセス・モードに関す
る第１の捕捉メカニズム（入力インデックス付け）を説
明する。 【０５７５】 セクション３．５．２．１ 入力インデックス付け ＩＤＲにデータをロードするための基本的な方法は、入
力インデックス付け法である。この充てん法を用いる
と、ＩＤＲにはあるサイクル・カウントで始まる連続バ
イトがロードされる。ＩＯＲレジスタには、データがい
つデータ・ストリームからＩＤＲにロードされたかを示
すサイクル・カウントが含まれる。ＩＰＲおよびＩＬＭ
Ｒレジスタは、ＩＤＲのどこに入力サンプルが入れられ
るかを判定する。ＩＣＲレジスタは、ＩＤＲにいくつの
サンプルがロードされるかを決める。 【０５７６】ＩＰＲおよびＩＣＲレジスタは、次のよう
な場合にシャドウ化される（隠される）：すなわち１）
レジスタがロードされたとき；２）done命令が実行され
たとき；３）ＩＤＲＣアドレッシング・モードが用いら
れたとき；および４）反転ＲＥＳＥＴ信号がトグルされ
たとき（１−＞０−＞１）。 【０５７７】ＩＰＲレジスタは、ＩＤＲに対するインデ
ックスとして用いられ、次のデータ・サンプルのロケー
ションを決める。ＩＬＭＲレジスタは、ＩＰＲのビット
位置をマスク（無視）するために用いられる。これは、
ＩＤＲ内のバイトを二倍にするという融通性をもたら
す。たとえば、ＩＰＲに＄００が含まれＩＬＭＲに＄０
３が含まれているとすると、ＩＤＲにロードされる最初
のバイトは、ロケーション＄００，＄０１，＄０２およ
び＄０３に入れられる。次のバイトは、＄０４，＄０
５，＄０６および＄０７と入れられていく。ＩＰＲは、
サンプル毎に４ずつ増分されるので、ＩＰＲはＩＤＲ内
の次の空きスポットを指し示す。 【０５７８】ＩＰＲとＩＬＭＲがどのように用いられる
かの理解を助ける２つの概念がある：すなわち一次アド
レッシングと二次アドレッシングである。内部アドレス
を生成して入力インデックス付けモード中にＩＤＲにア
クセスする際には、ＩＰＲが一次アドレスを維持する役
割をもつ。この一次アドレスは、ＩＤＲの１つのロケー
ションを指し示す。ＩＰＲの内容がＩＬＭＲの内容と組
み合わせられると、二次アドレスのセットが生成され
る。以下の例＃２（ＩＬＭＲ＝＄３）および例＃３（Ｉ
ＬＭＲ＝＄４）では、グラフ内に２つの異なるレベルの
シェーディングがある。グレーの最も濃いシェードは、
一次アドレス（ＩＰＲのみ）を用いてＩＤＲに入れられ
たデータを示す。グレーの明るいほうのシェードは、二
次アドレス（ＩＰＲ＆ＩＬＭＲ）を用いてＩＤＲに入れ
られたデータを示す。 【０５７９】 セクション３．５．２．２ ＩＬＭＲを用いる例 ラン・モード中にＩＬＭＲを用いてＩＤＲをロードする
ための規則を、ここにもう一度繰り返す： ・ＩＬＭＲのビットは内部生成されたアドレスに関して
「無視する」として働く。すなわち、データはアドレス
が「無視された」ときに選択されたＩＤＲロケーション
内にロードされる。たとえば、００１１００００という
ＩＬＭＲ値は、ＩＤＲアドレスのビット４および５を
「無視する」が、これは同じデータがＩＤＲロケーショ
ン００００００００，０００１００００，００１０００
００および００１１００００に送られることを意味す
る。 【０５８０】・ＩＰＲは、ＩＬＭＲ内の最下位の「０」
のロケーションに比例して増分される。すなわち、最下
位の０がビット・ロケーション０にある場合は、ＩＰＲ
は２０増分されるか、あるいはデータがＩＤＲに入れら
れるたびに１ずつ増分される。最下位の０がビット・ロ
ケーション３にある場合は、ＩＰＲは毎回８ずつ増分さ
れる。 【０５８１】以下の３つの例では、アソシエーション・
エンジンにストリーミングされるデータは図１１４で指
定される。各ボックスは、８ビットの単一のデータを表
す。 例＃１：ＩＬＭＲ＝０ ＩＬＭＲ＝＄００で（リセットから出た場合）ＩＰＲ＝
０（ＩＤＲ＝「０」を指す）の場合、ＩＤＲにロードさ
れる新しいデータはそれぞれ次の可能なＩＤＲロケーシ
ョンに入れられる。このデータの流れの表を、表３．３
に示す。 【０５８２】例＃２：ＩＬＭＲ＝＄３ ＩＬＭＲ＝＄３（００００００１１）でＩＰＲ＝０（Ｉ
ＤＲ［０］を指す）の場合は、ＩＤＲにロードされる最
初のデータがＩＤＲ［０］，ＩＤＲ［１］，ＩＤＲ
［２］およびＩＤＲ［３］に入り、ＩＰＲは２2 （４）
だけ増分される。その結果、新しいＩＰＲロケーション
はＩＤＲ［４］となる。ＩＤＲにロードされる２番目の
データはＩＤＲ［４］，ＩＤＲ［５］，ＩＤＲ［６］お
よびＩＤＲ［７］に入り、ＩＰＲは４だけ増分される。
１６個のデータが受け取られると、ＩＤＲは完全にロー
ドされる。表３．４に、一次アドレスは濃いシェーディ
ングで、二次アドレスは明るいシェーディングで表され
る。このデータの流れの表を表３．４に示す。 【０５８３】例＃３：ＩＬＭＲ＝＄４ ＩＬＭＲ＝＄４（０００００１００）でＩＰＲ＝０の場
合は、ＩＤＲにロードされる最初のデータはＩＤＲ
［０］およびＩＤＲ［４］に入り、ＩＰＲは２０だけ増
分されてＩＤＲ［１］ロケーションになる。ＩＤＲにロ
ードされる２番目のデータはＩＤＲ［１］，ＩＤＲ
［５］にロードされ、ＩＰＲはロケーションＩＤＲ
［２］に増分される。表３．５に、一次アドレスは濃い
シェーディングで、二次アドレスは明るいシェーディン
グで表される。このデータの流れの表を表３．５に示
す。 【０５８４】表３．５では、ＩＰＲは＄００で始まり、
新しいデータがＩＤＲに入れられるたびに１ずつ増分さ
れるものとする。（このデータは、表３．５で濃くシェ
ーディングされているエントリにより表される）。ＩＬ
ＭＲはＩＤＲに対して「アドレス・マスク」として働
き、この例ではＩＬＭＲの値は＄４である。これにより
ビット２（ビット０から数えて）は「無視される」。Ｉ
ＤＲアドレスのこの「無視」により、明るいシェーディ
ングをつけられたデータ値もＩＤＲに入れられる。 【０５８５】ｔ３とｔ４との間、ｔ７とｔ８との間のデ
ータ挿入の奇妙な移行は、この無視に直接関係する。時
刻ｔ０においてもｔ４においても、有効ＩＤＲアドレス
は０００００ｘ００（００００００００のＩＰＲ値と０
００００１００のＩＬＭＲ値とを組み合わせたもの）で
あるので、ロケーション００００００００および０００
００１００にはいずれも同じデータ（１０）が書き込ま
れる。同様に時刻ｔ１とｔ５において、有効ＩＤＲアド
レスは０００００ｘ０１であるので、ロケーション００
０００００１および０００００１０１には、いずれも同
じデータ（２３）が書き込まれる。 【０５８６】セクション３．５．２．３ 入力タグ付け さらに融通性を得るために、入力タッグ捕捉メカニズム
が設けられる。このメカニズムは、ＩＤＲをロードする
動作に関して入力インデックス付けの代替となる。この
捕捉メカニズムは、ポート制御レジスタ（ＰＣＲ）の充
てんモード（ＦＭ）ビットによりイネーブルになる。こ
の捕捉メカニズムは、特殊なニューラル・ネットワーク
接続を必要とする計算動作のためにＩＤＲをロードする
ために用いられる。 【０５８７】この捕捉メカニズムにより、アソシエーシ
ョン・エンジンは入力ストリームから、無作為な増加順
で、入力サンプルを選択的に捕捉することができる。こ
のメカニズムでＩＤＲにアクセスするには、まずホスト
はＩＴＲレジスタに用いようとするタッグをロードし
て、ＰＣＲのＦＭビットの値をＩＤＲ充てんに関してＩ
ＴＲをイネーブルするようにセットする。ホストはアソ
シエーション・エンジンのチェーンにデータを送ってい
るポートの１つに、データおよび制御情報を入れる。制
御信号が内部ラッチされ、解読される。データがアソシ
エーション・エンジンを通過すると、内部カウンタが増
分される。カウント値が現在の入力タッグ値と一致し
て、反転ｘＣＩ入力がアクティブになると、入力サンプ
ルがＩＤＲにロードされる。このプロセスは、すべての
入力サンプルがＩＤＲにロードされるか、ＩＣＲカウン
トに到達するか、あるいは昇順値でないタッグ値に到達
するまで続く。 【０５８８】入力タグ付け捕捉メカニズムを用いる例を
図１１５に示す。この例は、６個のサンプルの合計入力
フレーム（このうちいくつかは用いられない）と３つの
ニューロンの出力レイヤ（すべての接続が用いられるわ
けではない）とを示す。この例では、わかりやすくする
ために、ＣＭＡおよびＩＴＲ，ＩＤＲレジスタだけが図
示される。これを実現するには、入力タグ付けメカニズ
ムが、必要な入力サンプルのみをロードするために用い
られる（ＩＴＲの値は捕捉すべき入力サンプルのカウン
ト値としている）。出力ニューロンが必要な係数だけを
用いるようにするために、ＣＭＡはベクタ・エンジン処
理マスク・ビット（ＶＴ）にロードするために用いられ
るビット・パック・マスクを保持する。これはＶＴビッ
トをロードして、どの係数がベクタ・エンジンの伝播関
数に関与するかを示すために用いられる。vlshftt マイ
クロコード命令が、ビットを含むマスク・ビットを抽出
し、それをＶＴビットにシフトさせるために用いられ
る。 【０５８９】入力タッグ捕捉メカニズムはベクタ・エン
ジン処理マスク・ビット（ＶＴ）と共に、完全に接続さ
れていないニューラル・ネットワークまたは受信フィー
ルドの概念を用いるパラダイムを実現するための強力な
方法となる。 【０５９０】セクション３．５．３ アソシエーション
・エンジンのためのホスト・メモリ・マップ ホストがアソシエーション・エンジンの内部ロケーショ
ンにアクセスするためには、ホスト・バス信号を解読し
て、それをアソシエーション・エンジンの適切な制御信
号に翻訳するなんらかの形のインターフェース回路構成
が必要である。インターフェース論理はホストに依存す
るが、ホストのためのメモリ・マップは多少包括的にな
ることがある。図１１６に、メモリ・マップの一例を示
す。 【０５９１】図１１６は、図１１１に示されたバスのた
めのメモリ・マップを詳細に示す。この例では４機のア
ソシエーション・エンジン・デバイスがある。図１１６
では、アソシエーション・エンジンのランダム・マップ
にそれぞれ１つずつ、４つの８キロバイト領域がある。
この３２キロバイトの領域の下にストリーミング・ロケ
ーションがある。ホスト側から見ると、ストリーム動作
は１つのロケーションにデータを転送しているように見
える。 【０５９２】インターフェースの設計者は、ストリーム
・ロケーションを望ましい任意のアドレス範囲にマッピ
ングすることができる。これにより、インターフェース
論理とホストのアドレス空間との間で折り合いをつける
ことができる。 【０５９３】 セクション３．６ アソシエーション・エンジン動作 アソシエーション・エンジンは、基本的には８ビットの
並行処理アレイである。アソシエーション・エンジンは
８ビットの入力サンプルを取り込み、その入力について
並行に動作する。ＭＭＡに書き込まれたマイクロコード
により、さまざまな作業を行うことができる。本セクシ
ョンでは、ＩＤＲに有効な入力データが入れられた後に
起こる包括的動作および詳細な動作を説明する。この議
論を容易にするために、アソシエーション・エンジン内
部構造のブロック図を図１１７に示す。このブロック図
は、ＣＭＡがベクタ・エンジンによりアクセスされなが
ら、ＩＤＲレジスタ内のロケーションに並行にアクセス
することができることを示す。 【０５９４】セクション３．６．１ アソシエーション
・エンジンの概要 アソシエーション・エンジンは、４つの状態のいずれか
１つになりうる。この状態とは、アイドル，入力，実行
および出力である。移行の流れについては図１１８を参
照のこと。 【０５９５】入力状態関数はすでにセクション３．５，
ポート動作で説明した。この議論については、入力状態
および実行状態が別のものであることを前提とする（ベ
クタ・エンジンのデータ入力と実行とを同時に行うこと
ができるアソシエーション・エンジンのコンフィギュレ
ーションがある。これについては、後で詳述する）。Ｉ
ＤＲにすべての入力サンプルがロードされると、アソシ
エーション・エンジンは実行状態に移行する。 【０５９６】実行状態では、アソシエーション・エンジ
ンは入力データおよび係数データに関して、マイクロコ
ード・ルーチンを通じて動作する。ユーザが欲しいだけ
の数の異なるマイクロコード・ルーチンが可能である
（ＭＭＡが満杯になるまで）。スケーラ・エンジンによ
り設けられるルーピング構造により、アソシエーション
・エンジンはシステムのコンフィギュレーションと実現
されるパラダイムとに基づき、一定の回数だけマイクロ
コードを実行することができる。どのルーチンを実行す
るかという選択は、アソシエーション・エンジンが前向
き（フィードフォワード）の情報の流れにあるのか、後
向き（バックワード）の情報の流れにあるのかにより決
まる。 【０５９７】ループの最後で、アソシエーション・エン
ジンは出力状態に入ることができる。この時点で、アソ
シエーション・エンジンはあるポートでアソシエーショ
ン・エンジン’に対してデータの転送を開始してもよ
い。アソシエーション・エンジンがwrite マイクロコー
ド命令の実行によりバス・マスタになると、出力状態が
生成される。そのため、厳格に言うと、出力状態とは実
行状態の下部構造セットである。ここではアソシエーシ
ョン・エンジン・デバイス間でデータを転送することを
論じるために説明されている。すべてのデータが転送さ
れると、アソシエーション・エンジンはアイドル状態に
入る。この時点で、ホストは割込により通知されて、ア
ソシエーション・エンジン（サブシステム）が次の入力
ベクタの準備ができていることを示す。次にホストは、
アソシエーション・エンジン・ステータス・レジスタに
アクセスして、アソシエーション・エンジンが出力位相
を完了したステータスをクリアする。ホストは、次の入
力ベクタを供給して、このプロセスが繰り返される。 【０５９８】アソシエーション・エンジン’のマイクロ
コードによっては、アソシエーション・エンジンはアソ
シエーション・エンジン’のコマンドから、入力／実行
状態に入ることがある。このような状況は、あるニュー
ロン（またはすべてのニューロンの）係数が学習を容易
にするための調整を必要としていると、アソシエーショ
ン・エンジン’が判断した場合に起こる。アソシエーシ
ョン・エンジンがアイドル状態にいる間に、アソシエー
ション・エンジン’は、ポートを通じてアソシエーショ
ン・エンジンになんらかの行動を示すコマンドを送る。
この行動はニューロンの係数の調整であったり、あるい
は新しいニューロンをシステムに加えることであったり
する。このコマンド関数は、いくつかの方法で実行する
ことができる。アソシエーション・エンジン’は、アソ
シエーション・エンジンに対して信号機（semaphore ）
を送り返して、どの行動を起こすかを示すことができ
る。 【０５９９】アソシエーション・エンジン’がアソシエ
ーション・エンジンにデータを送り返す場合には、入力
状態への移行と、その後の実行状態への移行が起こる。
送り返されるデータは、２つの形式をとることができ
る。１つは、ベクタ値データ（逆伝播の場合のエラー・
ベクタのような）である。２つめは、アソシエーション
・エンジンに対して一定のルーチンを実行するように命
令する信号機である。そのためアイドル状態から入力状
態または実行状態への移行が可能になる。この時点で、
マイクロコード・ルーチンの１つ（フィードフォワード
ではない）が実行されて、ニューロン係数に関してなん
らかの学習アルゴリズムが実行される。 【０６００】セクション３．６．２ ホストとアソシエ
ーション・エンジンの対話の詳細な説明 本セクションでは、ホストとアソシエーション・エンジ
ンとアソシエーション・エンジン’との間の動作の流れ
を説明する。この説明により、ホストとアソシエーショ
ン・エンジンの対話だけ、またアソシエーション・エン
ジン’が加わる場合のいくつかの場面が示される。 【０６０１】ホストからアソシエーション・エンジンに
データを入力するには、２つの基本的な方法がある。１
つは充てん後計算（fill-then-compute ）であり、もう
１つは充てん中計算（compute-while-filling ）であ
る。この２つの充てん方法は、ホストが実行する動作は
同様であるが、それらが実行される順序が異なってい
る。この方法によりユーザは、ＩＤＲのロードとマイク
ロコードの計算との間の並行演算の量を決定することが
できる。 【０６０２】 セクション３．６．２．１ 入力有効ビット ＩＤＲレジスタには、ベクタ・エンジンが伝播関数で用
いる入力データが含まれている。ＩＤＲ内の各レジスタ
・ロケーションには、有効ビットが含まれている。 【０６０３】これらの有効ビットは、ＩＤＲロケーショ
ンに書き込みが行われたときにセットされる。この有効
ビットは、３つの異なるメカニズムのいずれか１つによ
りクリアすることができる：すなわち１）反転ＲＥＳＥ
Ｔ信号；２）clearv命令および３）restart 命令であ
る。ラン・モードでは、アソシエーション・エンジンが
命令の実行を開始する。有効でないＩＤＲロケーション
が参照されると、ベクタ・エンジンは有効入力データを
待つ。有効入力データが来ると、ベクタ・エンジンはＭ
ＭＡに含まれる動作を実行する。ベクタ・エンジンはＰ
［０］〜Ｐ［７］レジスタを用いて、用いられる現在の
入力サンプルを選択する。Ｐ［０］〜Ｐ［７］ポインタ
も有効ビットを選択し、ベクタ・エンジンは入力サンプ
ルが有効であるか否かを判定することができる。有効な
データに関してベクタ・エンジンの行動の動作を制御す
る論理を形成するのは、ＩＤＲ有効ビットである。図１
１９は、ＩＤＲ有効ビットが論理的にどのように構築さ
れるかを示す。ＩＤＲ有効ビットは、実際には処理要素
のそれぞれのベクタ・プロセス制御レジスタ（ＶＰＣ
Ｒ）に位置している。 【０６０４】前述のようにＰレジスタは、動作のための
１つのＩＤＲロケーションを選択するために用いられ
る。ＩＤＲレジスタはまた、ベクタ・ソースとしても用
いることができる。この場合は、ＩＤＲレジスタが有効
である場合を判定するために、より複雑な規則が用いら
れる。１つの有効ビットを見るだけでなく、全部の有効
ビットが用いられる。ＩＤＲレジスタが有効であるか否
かを判定するために、有効ビットと、ＩＤＲロケーショ
ンに対応する関連のＰＥ ＶＴビットとの間でチェック
が行われる。ＶＴビットがクリアされる（非アクティブ
のＰＥ）と、有効ビットの状態は無視になる。一方ＶＴ
ビットがセットされる（アクティブのＰＥ）と、有効ビ
ットの状態を用いてＩＤＲレジスタの有効性を判定す
る。アソシエーション・エンジンは、すべての有効ロケ
ーション（セットされたＶＴビットとセットされた有効
ビット）が真になるまでは、動作を進行させるのを待
つ。 【０６０５】以下の説明では、流れ図の各ボックスにつ
けられた番号は、図１１８の状態番号に対応する。以下
の流れ図では、関連する行動だけが説明される。ホス
ト，アソシエーション・エンジンおよびアソシエーショ
ン・エンジン’はすべて、望ましい状態に初期化されて
いることを前提とするので、流れ図では関係のある情報
しか説明しない。以下の図においては、図１６のバス相
互接続構造を参照のこと。 【０６０６】セクション３．６．２．２ 充てん後計算 この場合は、ホストはＩＤＲを充てんしてから、ベクタ
・エンジンに伝播関数を実行するように命令する。スタ
ンドアロン・アソシエーション・エンジン・システムの
ための基本的な流れを図１２０に示す。 【０６０７】この流れでは、アソシエーション・エンジ
ンはリセット状態で始動する。次のステップはホストに
より実行される。次にホストは、ＩＤＲレジスタにデー
タをロードする（ホストにより書き込まれるロケーショ
ンは、そのロケーションの有効ビットを自動的にセット
することに留意）。次にホストは、最後のＩＤＲロケー
ションをロードして、アソシエーション・エンジン・マ
イクロコードを解放する（アソシエーション・エンジン
は有効データを待つことに留意）。アソシエーション・
エンジン内での最初のmove命令は、ＩＤＲ全体がロード
されるまでアソシエーション・エンジンを待たせるため
に用いられる。この時点でアソシエーション・エンジン
はＩＤＲにロードされたデータの計算を開始する。計算
の最後には、done/clearv 命令がある。このとき、アソ
シエーション・エンジンは有効ビットをクリアして、ホ
ストを待機する。ホストは、ポーリング・ルーチンまた
は割込ルーチンのどちらかを用いて、アソシエーション
・エンジンが終了したことを知らせることができる。こ
の時点でホストはＩＤＲに新しい入力データを書き込
み、流れは以前と同様に続く。 【０６０８】アプリケーションにより、アソシエーショ
ン・エンジンが入力データに関して複数回動作すること
が求められる場合（入力ベクタ内のウィンドウをサー
チ）は、clearv命令は除かれる。 【０６０９】セクション２．６．２．３ 充てん中計算 この方法は、ホストとアソシエーション・エンジンとの
間の並行度は、充てん後計算の場合よりもはるかに多く
なる。スタンドアロン・アソシエーション・エンジン・
システムのために基本的な流れを図１２１に示す。 【０６１０】この流れでは、アソシエーション・エンジ
ンはリセット状態から始動する。ＩＤＲには無効データ
が含まれるので（有効ビットはリセット時にクリアさ
れ、まだホストによりロードされていない）、ベクタ・
エンジンはデータを待つ。この時点でホストは、ＩＤＲ
にデータをロードし始める。ホストがＩＤＲへのデータ
のロードを開始すると、ベクタ・エンジンは伝播関数の
計算を開始することができる。そのため、入力状態と実
行状態とが全く別のものであった前述の流れとは異な
り、この流れ（充てん中計算）により入力状態と実行状
態とがかなり重複する。計算の最後に、done/clearv 命
令が実行される（これでＩＤＲ有効ビットがクリアされ
る）。このときアソシエーション・エンジンはホストを
待つ。ホストは、ポーリング・ルーチンまたは割込ルー
チンのどちらかを用いて、アソシエーション・エンジン
が終了したことを知らせることができる。 【０６１１】セクション３．６．２．４ アソシエーシ
ョン・エンジンとアソシエーション・エンジン’との対
話 ここでは、アソシエーション・エンジンとアソシエーシ
ョン・エンジン’との対話の説明を行う。アソシエーシ
ョン・エンジン’はいくつかのアソシエーション・エン
ジンからの部分シナプス結果を集合させてその結果の和
に出力関数を実行するために用いられることに留意され
たい。これには、アソシエーション・エンジンがアソシ
エーション・エンジン’に何らかのプログラム制御下で
出力を「送る」ことが必要になる。さらにアソシエーシ
ョン・エンジン’は、アソシエーション・エンジンに情
報を送り返すこともできる（シェルフ係数または全係数
の調整のように）。基本的な流れを図１２２に示す。 【０６１２】この流れでは、アソシエーション・エンジ
ンはリセット状態で始動する。ＩＤＲには無効データが
含まれるので（有効ビットはリセット時にクリアされ、
まだホストによりロードされていない）、ベクタ・エン
ジンはデータを待つ。この時点でホストは、ＩＤＲにデ
ータをロードし始める。ホストがＩＤＲへのデータのロ
ードを開始すると、ベクタ・エンジンは伝播関数の計算
を開始することができる。フィードフォワード計算位相
の最後に、アソシエーション・エンジン内でwrite 命令
が実行される。この命令は、Ｖ［０］レジスタの値をア
ソシエーション・エンジン’に送る。アソシエーション
・エンジン’には、ＩＤＲに対する引用部がある。この
引用部によりアソシエーション・エンジン’は、有効デ
ータがＩＤＲに現れるまで待つ。 【０６１３】アソシエーション・エンジン’では、ルー
チンの最後にwrite Ｇ０が発されて、アソシエーション
・エンジンに対してなんらかの行動をとるように伝え
る。アソシエーション・エンジンでは、命令ループがア
ソシエーション・エンジン’を待つ。このとき、アソシ
エーション・エンジンで実行を開始する別のルーチンを
選択してもよい。このルーチンを用いると、アソシエー
ション・エンジン内の係数の１つまたは全部を調整する
こともできる。また、アソシエーション・エンジン’か
らアソシエーション・エンジンへの転送は、ブロードキ
ャスト・タイプであり、すべてのアソシエーション・エ
ンジンがアソシエーション・エンジン’により転送され
たものを受け取る点に留意されたい。この計算の最後に
は、done/clearv 命令がある。この時点でアソシエーシ
ョン・エンジンは有効ビットをクリアして、ホストを待
つ。ホストは、ポーリング・ルーチンまたは割込ルーチ
ンのどちらかを用いて、アソシエーション・エンジンが
終了したことを知らせることができる。 【０６１４】セクション３．６．３ 命令の流れのアソ
シエーション・エンジンの詳細 アソシエーション・エンジンの実行状態の間は、スケー
ラ・エンジンがベクタ・エンジンに対して命令を発して
いる。この命令（セクション２．５，アソシエーション
・エンジン・マイクロコード命令セットの概要を参照）
により、多くのさまざまな伝播および集合アルゴリズム
を構築することができる。またファジー論理アプリケー
ションのためのファジー化を実行するという融通もあ
る。本セクションでは、スケーラ・エンジンのマイクロ
動作についても説明する。 【０６１５】スケーラ・エンジン・マイクロコード命令
の流れは、図１２３でグラフに示されている。図１２３
では、halt, doneおよびdskip 命令が説明されている。 【０６１６】マイクロシーケンサ内には、マイクロコー
ド・プログラム・カウンタＰＣがある。リセット状態か
ら出ると、ＰＣの値はＥＰＰＣレジスタに含まれるアド
レスと共にロードされる。ＳＰレジスタにはＥＰＳＰレ
ジスタに含まれるアドレスがロードされる。ＳＰレジス
タがロードされると、第１命令がフェッチされる。アソ
シエーション・エンジンがマイクロコード実行を開始す
る（指示されたＩＤＲロケーションが空で入力のロード
が開始される）と、ＭＭＡ内のマイクロコード命令がア
クセスされ実行される。ルーチンが、まだ到着していな
い入力データ（有効とマークされていないＩＤＲロケー
ション）を要求した場合は、マイクロシーケンサは有効
データがＩＤＲに入るまで休止される。フィードフォワ
ード・ルーチンの終点付近には、dskip 命令があり、こ
れがループを閉じる。dskip 命令を実行すると、ＰＣレ
ジスタにはdskip 命令に含まれるＰＣ値がロードされ
て、選択されたＧレジスタが１だけ減分される。この流
れは、Ｇレジスタが０になるまで続く。この時点でアソ
シエーション・エンジンは、実行状態を出て（done命令
を用いることにより）、前述のように出力状態に入るこ
とができる。 【０６１７】ＭＭＡにロードされている他のマイクロコ
ード・ルーチンの選択は、アソシエーション・エンジ
ン’から送り返された可能なコマンドにより決定され
る。フィードフォワード計算とアソシエーション・エン
ジン’に対する部分シナプス結果の転送の最後に、アソ
シエーション・エンジン’はアソシエーション・エンジ
ンがどのような行動をとるべきかを示すことができる。
アソシエーション・エンジン／アソシエーション・エン
ジン’コマンド構造においては、アソシエーション・エ
ンジン’はどのルーチンを実行すべきかを示すことがで
きる。これらのルーチンの流れは、フィードフォワード
・ルーチンの流れと同じである。ルーチンの終了時に
は、アソシエーション・エンジンは別のフィードフォワ
ード・サイクルを開始する用意ができている。 【０６１８】セクション３．６．４ アソシエーション
・エンジン例外モデル アソシエーション・エンジンにおこりうる例外には、い
くつかのタイプがある。これらはスケーラ命令で対処し
なければならないものと、ベクタ命令で対処しなければ
ならないものがある。複数のアソシエーション・エンジ
ンの対話に関わるものもある。本セクションでは、起こ
りうる種々の例外と、アソシエーション・エンジンがそ
れにどのように応答するのかを説明する。 【０６１９】アソシエーション・エンジンは、命令境界
においてのみ例外に応答する。この原則に対する例外は
ポート・エラー例外であり、この場合は例外が検出され
るとすぐに命令（write タイプが多い）は終了される。 【０６２０】例外を検出すると、アソシエーション・エ
ンジンは３つの作業を行う。まずリセット例外の場合を
除き、アソシエーション・エンジンは現在のＰＣをスタ
ックに入れる。ＰＣの値は次に実行可能な命令のアドレ
スとなる。次にアソシエーション・エンジンは例外ポイ
ンタ表（セクション２．３．４４参照）にあるベクタ表
から例外ベクタを獲得する。最後にアソシエーション・
エンジンは、対応する例外ハンドラ内で例外処理を開始
する。 【０６２１】セクション３．６．４．１ リセット例外 リセット例外処理は、２つのイベントが検出された場合
に起こる。反転ＲＥＳＥＴラインがアサートされてから
ネゲートされ、Ｒ／反転Ｓラインはラン・モードになけ
ればならない。これらの２つのイベントが起こると、ア
ソシエーション・エンジンはリセット例外処理を開始す
る。まずアソシエーション・エンジンはＦＬＳレジスタ
に空とマークをして、記憶されているスタック・ポイン
タ値がないことを示す。次にアソシエーション・エンジ
ンは、ＥＰＰＣとＥＰＳＰからそれぞれ初期のＰＣ値お
よびＳＰ値をフェッチして、ＰＣによりアクセスされた
最初の命令で実行を開始する。 【０６２２】セクション３．６．４．２ スケーラ例外 スケーラ例外には起こりうる２つの例外がある：１）ス
ケーラ・ゼロによる除算と２）算術演算オーバーフロー
である。いずれのタイプのスケーラ例外も、ＥＭＲ（例
外マスク・レジスタ）のＳＤＥＭビットおよびＳＶＥＭ
ビットを用いることによりマスクすることができる。す
なわち、例外処理をイネーブルにすることもディスエー
ブルにすることもできる。スケーラ例外に関しては、Ｆ
ＬＳレジスタは用いられない（空であっても）。検出さ
れるとＰＣ値はスタックに入れられ、適当な例外ベクタ
がフェッチされ、例外ハンドラが実行される。例外ルー
チンが終了すると、rte 命令によりアソシエーション・
エンジンは通常の命令ストリームに戻る。 【０６２３】セクション３．６．４．３ ベクタ例外 ベクタ例外には起こりうる２つの例外がある：１）ベク
タ・ゼロによる除算と２）算術演算オーバーフローであ
る。いずれのタイプのベクタ例外も、ＥＭＲ（例外マス
ク・レジスタ）のＶＤＥＭビットおよびＶＶＥＭビット
を用いることによりマスクすることができる。すなわ
ち、例外処理をイネーブルにすることもディスエーブル
にすることもできる。ベクタ例外は、ＰＥはどれでも例
外を起こす可能性がある点でスケーラ例外とは多少異な
っている。例外を起こしたＰＥ（またはＰＥ群）を判定
するのは例外ハンドラの役割である。ベクタ例外に関し
ては、ＦＬＳレジスタは用いられない（空であって
も）。検出されるとＰＣ値はスタックに入れられ、適当
な例外ベクタがフェッチされ、例外ハンドラが実行され
る。例外ルーチンが終了すると、rte 命令によりアソシ
エーション・エンジンは通常の命令ストリームに戻る。 【０６２４】 セクション３．６．４．４ ポート・エラー例外 ポート・エラー例外は、命令またはタップおよびスイッ
チ・コンフィギュレーションにより起こることがある。
ポート・エラー例外には４種類ある。ＩＤＲ競合，ポー
ト衝突，ポート挟み込みおよびスイッチ例外である。す
べてのアクセスに関して、ポート・エラー例外ハンドラ
が呼び出される。ポート・エラーが上記の４つの例外の
１つによるものであるか否かを判定するのは例外ハンド
ラの役割である。ＡＰＭＲレジスタおよびＰＣＲレジス
タに応答指令信号を送ることにより、ハンドラは例外の
タイプを判定する。 【０６２５】挟み込み例外および衝突例外は、内部writ
e 命令と外部のデータ移動の結果である。これによりス
タックに入れられたＰＣ値は、次に実行可能な命令を指
示する。競合の場合は、アソシエーション・エンジンは
命令を実行中であることも、そうでない場合もある。do
neまたはhalt命令中である場合もある。競合はラン・モ
ード中にアソシエーション・エンジンに同時にライトが
起こった結果である。そのため、ＰＣ値は有効である場
合も有効でない場合もある。競合例外の場合のアソシエ
ーション・エンジンの状態に関わらず、例外ハンドラが
呼び出される。rte 命令があると、前の状態が回復され
る（doneまたはhaltで待機中など）。 【０６２６】 セクション３．６．４．５ 複数ポート割込エラー例外 表３．６に、個々の可能なポート・エラー例外をすべて
示す。ＰＣＲおよびＡＰＭＲに他のビットの組合せがあ
る場合には、それは複数ポート・エラー例外によるもの
である。以下の説明では、複数ポート・エラー例外の５
つの例を解説する。 【０６２７】複数ポート・エラーがあるときには、ＰＣ
ＲをＡＰＭＲと共に用いてエラーの原因を判断しなけれ
ばならない。ポート・エラーは、内部例外状態を発生
し、それによってＰＣ値とＳＰ値とがスタック上に押し
出され、ポート例外ベクタがＥＰＰＥレジスタにフェッ
チされる。ポート例外は、ラン・モード動作の間しか起
こらない。 【０６２８】ＰＣＲは制御レジスタであり（現在のタッ
プおよびスイッチ設定値を反映する）、ＡＰＭＲはステ
ータス・レジスタである（アソシエーション・エンジン
による現在のデータ移動を反映する）ことに留意するこ
とが重要である。ＡＰＭＲそのものを用いても、ポート
例外の原因を判断するには不充分である。 【０６２９】表３．６を検証する別の方法は、ＡＰＭＲ
のどのビットがＰＣＲのビットにより処理されるかを示
すことである。このリストは、ポート衝突例外がＰＣＲ
のビット設定値に依存していないので完全ではない。表
３．７にＡＰＭＲに関するより詳しい情報がある。 【０６３０】例＃１：Ｎ−Ｗ ＩＤＲ競合 第１の例にはエラー条件が１つ含まれる。表３．８のＰ
ＣＲ設定値からわかるように、ノース・ポートおよびウ
ェスト・ポートのタップ・ビットは閉じられており（接
続されている）、データはノース・ポートとウェスト・
ポートの両方に同時に書き込まれる。これがＩＤＲリソ
ースに対する競合を起こし（両方が同時にＩＤＲに書き
込もうとしている）、アソシエーション・エンジンは例
外状態に入る。図１２４は例＃１のデータの動きを示
す。 【０６３１】 例＃２：Ｎ−Ｗ ＩＤＲ競合／Ｅポート挟み込み この例には２つの異なるエラー条件があり、図１２５に
示される。表３．９は例＃２のアクティブ・ビットを示
す。前と同様に、ノースおよびウェスト・タップ・ビッ
トがセットされ、イースト−ウェスト・スイッチがセッ
トされている。ノース・ポートとウェスト・ポートの両
方に対する外部ライトにより、Ｎ−ＷＩＤＲ競合例外が
起こる。Ｅ−Ｗスイッチが閉じられているので、ウェス
ト・ポートに対する外部ライトとマイクロコードにより
起動されたイースト・ポートへのライトがＥポート挟み
込み例外を起こす。 【０６３２】 例＃３：Ｎ−Ｗ ＩＤＲ競合／Ｅスイッチ衝突 この例（図１２６および表３．１０参照）では、ノース
のタップ・ビットがセットされ、イースト−ウェスト・
スイッチがセットされている。データは、ウェスト，ノ
ースおよびイーストのポートに同時に書き込まれる。前
述の例と同様に、ノースおよびウェストのタップ・ビッ
トがセットされている場合は、ノース・ポートおよびウ
ェスト・ポートに対する同時ライトによりＩＤＲ競合例
外が起こる。イースト−ウェスト・スイッチは閉じてい
るので、イースト・ポートおよびウェスト・ポートに対
する同時ライトによりイースト−ウェスト・スイッチ競
合が起こる。 【０６３３】例＃４：Ｅポート挟み込み／Ｅポート衝突
／Ｅ−Ｗスイッチ競合 この例（図１２７および表３．１１参照）では、イース
ト−ウェスト・スイッチがセットされている。外部デー
タは、イースト・ポートからのデータのマイクロコード
により起動されたライトと同時に、ウェストおよびイー
ストのポートに同時に入る。スイッチは閉じているの
で、外部ウェスト・ポート・ライトは内部イースト・ポ
ート・ライトと組み合わされて、イースト・ポート挟み
込み例外を起こす。内部イースト・ポート・ライトは外
部イースト・ポート・ライトと組み合わされて、イース
ト・ポート衝突例外を起こす。最後にイースト−ウェス
ト・スイッチが閉じられて、（外部）イースト・ポート
およびウェスト・ポート・ライトがイースト−ウェスト
・スイッチ競合例外を起こす。 【０６３４】例＃５：Ｎ−Ｗ ＩＤＲ競合／Ｅポート挟
み込み／Ｅポート衝突／Ｅ−Ｗスイッチ競合 この最後の例（図１２８および表３．１２参照）では、
イースト−ウェスト・スイッチがセットされ、ノースと
ウェストのタップ・ビットもセットされている。データ
はイースト・ポートから、内部生成されたライトにより
書き出される。同時に、データはノース，イーストおよ
びウェスト・ポートに書き込まれる。スイッチは閉じて
いるので、内部イースト・ポート・ライトと外部ウェス
ト・ポート・ライトとが、挟み込み例外を起こす。内部
イースト・ポート・ライトと外部イースト・ポート・ラ
イトとが、イースト・ポート衝突を起こす。イースト−
ウェスト・スイッチと同時に外部イースト・ポートおよ
びウェスト・ポートがセットされて、イースト−ウェス
ト・スイッチ衝突例外を起こす。ノース・ポートおよび
ウェスト・ポートの同時外部ライトが、ノースおよびウ
ェスト・タップ・ビットのセットによりＮ−Ｗ ＩＤＲ
衝突例外を起こす。 【０６３５】セクション３．６．５ マイクロコード・
プログラム構造 本セクションでは、いくつかのマイクロコード・プログ
ラム・セグメントの構造を説明する。第１ルーチンは、
内部レジスタの初期化を示し、次にアソシエーション・
エンジン・ブロック内のすべてのニューロンおよびシナ
プスに関するシナプス関数を計算するためのルーピング
・セクションへの移行を示す。第２ルーチンは、アソシ
エーション・エンジンにより設けられる内部ルーピング
機能の例を示す。第３セグメントは、２つのアソシエー
ション・エンジン間での信号機伝達のメカニズムを示し
解説する。第４ルーチン・セグメントは、ベクタ・エン
ジン内の条件付き実行のメカニズムを示し解説する。最
後の例は、削減された浮動小数点ルーチンがどのように
構築されるかを説明するコード・セグメントである。 【０６３６】 セクション３．６．５．１ 初期化とルーピング 第１ルーチンの例は、ＩＤＲにロードされた入力と、Ｃ
ＭＡアレイにロードされた係数に関する単純な積の和関
数である。図１２９を参照のこと。ルーチンが始まる
と、命令を用いてＰ［０］およびＰ［１］ポインタを初
期化して、Ｇ［０］レジスタをロードする。これらの命
令は、一度しか実行されない点に注意すること。これ
は、repeat命令がＰＣループ開始，ＰＣ終了およびカウ
ント値（ＲＢＲ，ＲＥＲ，ＲＣＲ値）のループを初期化
するからである。このメカニズムにより、マイクロコー
ド・ルーチンに初期化セクションとルーピング・セクシ
ョンとができる。 【０６３７】ループには、積の和関数を実行するために
用いられる命令が含まれる。第１命令は現在選択されて
いる係数をＣＭＡからＶ０レジスタに移動させる。次に
現在の入力値とＶ０値との乗算が実行される（Ｐポイン
タは、どの値を用いるかを選択し、＋＋ノーテイション
によりポインタ・レジスタの内容は命令の最後で増分さ
れることに留意）。次の命令が積の最下位バイト（Ｖ１
の）をＶ３レジスタに加える。次の命令は、レジスタＶ
０の最上位バイトを前回の加算からのキャリーのあるＶ
２レジスタに加える。最後のadd 命令の最後で、ＰＣは
ＲＥＲレジスタの内容と等しくなる。この条件で、ＲＣ
Ｒレジスタは減分され、０に関してテストされる。結果
が０でない場合は、ＲＢＲレジスタの内容がＰＣに転送
され、ループは続く。最後にＲＣＲカウンタが０にな
り、実行はdone命令に入る。このときアソシエーション
・エンジンは実行状態から出力状態に移行する。 【０６３８】セクション３．６．５．２ 複数ループ 第２ルーチンは、Ｇレジスタにより与えられる内部ルー
ピング機能を示す命令セグメントを示す。図１３０は、
二重ルーピング・コード・セグメントを示すプログラム
を図示する。コード・セグメントの最初に、一般オペコ
ードが実行される（例を行うだけのもの）。この時点で
外ループが実行され、新しいループ・カウントがＧ０レ
ジスタにロードされる。内ループは、Ｇ１カウンタが０
になるまで実行される。このとき、内部レジスタ（ＲＢ
Ｒ，ＲＥＲ，ＲＣＲ）を用いて、いつ内ループが終息す
るかを判断する。ループは、外ループのカウントが０に
なり、done命令が実行されるまで外ループdskip 命令と
共に続く。dskip 命令は、選択されたＧレジスタを減分
し、Ｇレジスタで０地に関してテストする。このスタイ
ルを用いて、複数のループを形成することができる。re
peat命令は、１レベルしかないことに留意されたい（Ｒ
ＢＲ，ＲＥＲ，ＲＣＲレジスタのコピーは１つしかない
ため）。 【０６３９】セクション３．６．５．３ ２つのアソシ
エーション・エンジン間での信号機伝達 本セクションは、２つ（またはそれ以上）のアソシエー
ション・エンジン間での信号機の使用法を示すコード・
セグメントを説明する。基本的なメカニズムは、ＩＤＲ
内の有効ビットを用いて正しい時刻まで命令の実行を遅
らせることである。この場合は、伝達されるデータは実
行すべき別のルーチンのアドレスである。この時点でア
ソシエーション・エンジンは、実行すべきコードがＩＤ
Ｒレジスタの有効ビットをクリアすべきであるという別
のデバイスからの信号機を必要とする。マイクロコード
は、書き込まれるＩＤＲロケーションにアクセスする。
別のアソシエーション・エンジンがwrite マイクロコー
ド命令をＩＤＲレジスタに対して実行すると、待機中の
アソシエーション・エンジンは別の形の行動を起こす。
図１３１にこのようなルーチン・セグメントを示す。 【０６４０】セクション３．６．５．４ 条件付き実行 条件付き命令の背後にある基本的な考え方は、処理マス
ク・ビットＶＴのクリア（またはセット）である。処理
要素（ＰＥ）内でマイクロコード命令の動作を制御する
のはこのビットである。以下の例では、８個のベクタ・
レジスタのうち４個がテストされ、このテストに基づい
て所定の処理要素が命令を実行し、他のものは実行しな
い。表３．１３の状態情報は、図８７の状態番号を指
す。この例では、すべてのＰＥはＶＴ＝１，ＶＨ＝０で
始まると想定している。最初の２つのオペコード（オペ
コード１およびオペコード２）は、すべてのＰＥにより
実行される。vifeq Ｖ０，Ｖ４命令により、ＶＴビット
はＰＥ２，ＰＥ３およびＰＥ４内でクリアされる。これ
により、オペコード３はＰＥ１でしか実行されない。次
のvelse 命令により、オペコード４はＰＥ２，ＰＥ３お
よびＰＥ４により実行される。vifeq Ｖ１，Ｖ４は、Ｐ
Ｅ２のＶＴビットをセットされたままにして、ＰＥ３と
ＰＥ４のＶＴビットをクリアする。ＰＥ１は命令を実行
する可能なＰＥリストから外れていることに留意するこ
と。この行動により、オペコード５はＰＥ２で実行され
る。次のvelse 命令によりＰＥ３およびＰＥ４がオペコ
ード６を実行する。vifeq Ｖ２，Ｖ４命令はＰＥ３のＶ
Ｔビットをセットして、ＰＥ４のＶＴビットをクリアす
る。これによりオペコード７は、ＰＥ３でしか実行され
ない。velse 命令によりＰＥ４がオペコード８命令を実
行する。最後にvendif命令がすべてのＰＥをvif 前の状
態に戻し、ＰＥ１，ＰＥ２，ＰＥ３およびＰＥ４がオペ
コード９を実行する。これが、vif-velse-vif-velse-ve
ndifタイプの構造を実行する基本的なメカニズムであ
る。表３．１４は、処理要素レジスタの内容を示す。 【０６４１】セクション３．７ マイクロコードにより
開始されたポート・ライト動作 アソシエーション・エンジンがラン・モードにいるとき
は、制御側のホストとアソシエーション・エンジン’な
どの他のシステム・コンポーネントの両方に関して効率
よく並行に情報を転送することを促進する４つの等しい
ポートがある。アソシエーション・エンジンは、ポート
を用いることにより複数のアソシエーション・エンジン
を接続させて協調して機能するように設計されている。
複数のアソシエーション・エンジンを接続するには、外
部論理は必要ない。例については、セクション３．８，
アソシエーション・エンジン・バス・コンフィギュレー
ションを参照のこと。 【０６４２】ポートは、アソシエーション・エンジンが
部分シナプス結果をアソシエーション・エンジン’に転
送して合計できるようにする簡単なメカニズムとなるよ
うに設計されている。この転送は本来ストリームのよう
であり、データの量はアソシエーション・エンジンのプ
ログラマにより制御することができる。ラン・モードで
は、すべての転送がホストからの同様のストリーム転送
であることに注意すること。転送されるデータの量は、
命令（バイトに関するスケーラ・ライト転送）またはス
ケーラ・レジスタの内容により制御される（たとえばベ
クタ・ライトはＰＥ（０）で始まりＰＥ（Ｐｎ）で終
る）。 【０６４３】データ転送の方向は、いつもライト動作で
あり、write マイクロコード命令により制御される。Ｅ
／Ｗバスの情報の流れは、次のようになる。スケーラ・
エンジンが計算状態を出ると、各デバイスはアソシエー
ション・エンジン４’デバイスにデータを送ろうとす
る。アソシエーション・エンジン０については、vwrite
命令が無条件に実行される。一方、アソシエーション・
エンジン１デバイスは、アソシエーション・エンジン０
を待たねばならない（同様にアソシエーション・エンジ
ン２とアソシエーション・エンジン３も）。このメカニ
ズムにより、アソシエーション・エンジン’デバイスを
もつ行の上にあるいくつかのアソシエーション・エンジ
ンの間で、データ移動の調整が行われる。このモニタ・
メカニズムは、セクション３．６．５．３，２つのアソ
シエーション・エンジン間での信号機伝達で述べられた
信号機伝達の例と非常に似ている。データ伝達はイース
ト−ウェストの転送だけに限られないことに注意するこ
と。ラン・モード中は、データは４つの方向のいずれに
も転送することができる。 【０６４４】未使用のニューロンをもつシステム（部分
的に用いられているアソシエーション・エンジン）で
は、ユーザは未使用のロケーションの値を管理して、そ
れらがニューラル・ネットワークの正常な動作と矛盾し
ないようにすることが求められる。 【０６４５】チェーン内の最後のアソシエーション・エ
ンジンがアソシエーション・エンジン’にデータを転送
するのを終了すると（アソシエーション・エンジン’
は、対応するアソシエーション・エンジンがいくつある
かを知っていなければならない）、アソシエーション・
エンジンの出力位相は完了する。このとき、アソシエー
ション・エンジン’は、とるべき行動を示すことができ
る。アソシエーション・エンジン／アソシエーション・
エンジン’システムは、アソシエーション・エンジン’
がコマンドおよびデータ情報を必要に応じてアソシエー
ション・エンジンに戻すことができる通信プロトコルを
もっていなければならない。 【０６４６】セクション３．８ アソシエーション・エ
ンジン・バス・コンフィギュレーション 本セクションでは、さまざまなバス・コンフィギュレー
ションでアソシエーション・エンジンを用いることがで
きるようにするバス・スイッチおよびタップ構造の背後
にある考え方を説明する。本セクションでは、さらに、
アソシエーション・エンジン・ポート機能で可能な種々
のバス・コンフィギュレーションについても説明する。 【０６４７】セクション３．８．１ アソシエーション
・エンジン・ポート・スイッチおよびタップ アソシエーション・エンジンは、あるポートに提示され
たデータを別のポートに（１クロック・サイクルの遅延
で）伝えることのできる汎用性のあるポート・スイッチ
およびタップ・メカニズムをもっている。ポート・スイ
ッチは、アソシエーション・エンジン・ポート制御レジ
スタ（ＰＣＲ）のＮＳＳビットおよびＥＷＳビットによ
り制御される。タップ・ビットも、このレジスタで制御
される。タップ制御関数により、あるポートに提示され
ているデータをチップ内のＩＤＲレジスタにロードする
ことができる。これにより、アソシエーション・エンジ
ンには、単純にデータを伝えたり、スヌープまたは捕捉
中にデータを伝える能力が与えられる。ＩＤＲをロード
するにはラン・モード・ローディング・メカニズムが用
いられることに留意されたい。詳細については、セクシ
ョン２．３．６，ポート制御レジスタ（ＰＣＲ）を参照
のこと。図１３２は、この機能をシンボリックに表した
ものである。 【０６４８】 セクション３．８．２ バス・ポート衝突およびエラー 起こりうる状況としては、一般に３つのタイプがある。
これらの状況のあるものは致命的と見なされ、スケーラ
・エンジンおよびベクタ・エンジンは例外処理を行う。
この状況を示すステータスに関してはセクション２．
３．７，アソシエーション・エンジン・ポート・モニタ
・レジスタ（ＡＰＭＲ）を、ポート・エラーに関する例
外処理の詳細についてはセクション３．６．４．４，ポ
ート・エラー例外を参照のこと。 【０６４９】セクション３．８．２．１ アソシエーシ
ョン・エンジン衝突条件 外部動作（アソシエーション・エンジンに書き込む）が
内部ライト動作と衝突すると衝突が起こる。制御ライン
（反転ｘＣＩおよび反転ｘＣＯ）のタイミングのおかげ
で、電気的な損傷が起こる前に条件を検出するための充
分な時間がある。 【０６５０】セクション３．８．２．２ アソシエーシ
ョン・エンジン競合条件 競合は、特定のアソシエーション・エンジン内部のスイ
ッチおよびタップの設定値により起こる。２つの外部ア
クセスが１つのアソシエーション・エンジンに対して行
われると競合が起こる。ラン・モードでは、すべての動
作のデスティネーションはＩＤＲであるので、外部ライ
ト動作を２つ行うとＩＤＲに関して競合することに留意
されたい。 【０６５１】セクション３．８．２．３ アソシエーシ
ョン・エンジン挟み込み 挟み込み条件は、移動中のデータ（閉じたスイッチを通
る）が、write 命令から来たデータに挟まれた状態であ
る。複数のアソシエーション・エンジンがデータ転送に
関して同期状態から抜けたときにこの状況が起こる。 【０６５２】セクション３．８．２．４ アソシエーシ
ョン・エンジン・スイッチ競合 接続スイッチが閉じられるのと同時に対向ポートに書き
込まれると、スイッチ競合が起こる。 【０６５３】セクション３．８．３ アソシエーション
・エンジン・リング・コンフィギュレーション このリング・コンフィギュレーションでは、２つのポー
トを用いてアソシエーション・エンジン群をリング・コ
ンフィギュレーションに接続する。図１３３に詳細を示
す。 【０６５４】リング・コンフィギュレーションでは、ポ
ート・スイッチを用いて、リングの異なる部分を分離し
て、システムの並行度を増やすことができる。スイッチ
およびタップ制御は、ホストによってもマイクロコード
・プログラムによっても変更することができることに留
意されたい。リング・コンフィギュレーションにより、
再コンフィギュレーション機能がもたらされる。リング
構造においては、ネットワークが時間と共に変化するよ
うに、マイクロコードとホストとを構築することができ
る。このようなダイナミックな再コンフィギュレーショ
ン機能がこの構造の主な特徴である。リングへのデータ
は、ノース・ポートまたはサウス・ポートにより供給す
ることもできる。 【０６５５】図１３４に、１つの可能なリング・コンフ
ィギュレーションを示す。この例では、フィードフォワ
ード・ネットワークに接続された６機のアソシエーショ
ン・エンジン・デバイスがある。アソシエーション・エ
ンジン０ないしアソシエーション・エンジン２が第１レ
イヤであり、アソシエーション・エンジン３ないしアソ
シエーション・エンジン５が第２レイヤとなっている。
この例からわかるように、計算およびデータの転送に関
してかなりの並行度が可能である。プロセスの計算およ
び集合位相については、第１レイヤが時刻ｎ＋１の入力
サンプルを処理して、一方で第２レイヤ（アソシエーシ
ョン・エンジン３ないしアソシエーション・エンジン
５）が時刻ｎに関する結果を計算することができる。同
様にデータの転送に関しては、アソシエーション・エン
ジン５が時刻ｎから結果を出力して、アソシエーション
・エンジン２が時刻ｎ＋１のデータを転送し、ホストが
時刻ｎ＋２の新しい入力フレームを入力することができ
る。図１３４に示された例では、スイッチおよびタップ
設定値によりレイヤの分割が可能で、タップ設定値はス
イッチ内でデータがどのように流れるか（またはどのデ
バイスがデータを受け取っているのか）を示す。 【０６５６】セクション３．８．４ 二次元アソシエー
ション・エンジン・コンフィギュレーション アソシエーション・エンジンは二次元相互接続用に設計
された。４つのポートがあるので１機のアソシエーショ
ン・エンジンを隣のアソシエーション・エンジンに相互
接続することは、前述のリング構造と同様である。これ
によりアレイに提示されたアプリケーションにより、行
に関しても列に関しても再コンフィギュレーションが可
能である。図１３５は、アソシエーション・エンジン群
の小さな二次元アレイを図示している。 【０６５７】セクション４ アソシエーション・エンジ
ン・バス動作 【０６５８】本セクションでは、アソシエーション・エ
ンジンのノース，イースト，サウスおよびウェスト・ポ
ートのタイミングの関係を説明する。本セクションは３
つの部分に分かれている。第１部は、アソシエーション
・エンジン・ホスト・アクセスに特有のタイミング（す
なわちランダム・アクセス・タイミングおよびストリー
ム・アクセス・タイミング）を扱う。本セクションの第
２部は、write 命令に応答するマスタ・デバイスとして
のアソシエーション・エンジンに特有のタイミングを扱
う。（このwritesのデスティネーションは常に、受信デ
バイスのＩＤＲレジスタである点に留意）。第３部は、
done（および反転ＢＵＳＹ），Ｒ／反転Ｓ，反転ＩＮＴ
Ｒ，反転ＲＥＳＥＴなどのその他のタイミングと１１４
９．１テスト・ポート・タイミングとを扱う。表４．１
は、タイミング図の一覧表である。 【０６５９】セクション４．１ アソシエーション・エ
ンジン・ポート・タイミング アソシエーション・エンジン・ポートは、ホストとアソ
シエーション・エンジン・サブシステムとの間の主要な
インターフェースを構成する。これらのポートを通じて
すべての初期化情報およびデータが伝えられる。アソシ
エーション・エンジン・ポートは完全に同期しており、
ＣＬＫ信号を用いてアソシエーション・エンジンとホス
ト・システムとの間の転送をクロックする。ポートの動
作は、Ｒ／反転Ｓ制御ラインに依存する。アソシエーシ
ョン・エンジンが実行するアクセスのタイプ（ホストま
たはアソシエーション・エンジン・マスタ）を決めるの
は、このラインである。Ｒ／反転Ｓが論理１のとき、ア
ソシエーション・エンジンはラン・モードにあり、Ｒ／
反転Ｓ信号が論理０であれば、アソシエーション・エン
ジンはストップ・モードにある。ラン・モードはアソシ
エーション・エンジンのマイクロプログラム実行のため
のもので、ストップ・モードはホスト・アクセスのため
のものである。各アソシエーション・エンジン・ポート
は、８ビット幅で、ランダム・アクセス・モードおよび
ストリーム・アクセス・モードの動作に対応する。特定
の動作に関しては、複数のポートがアソシエーション・
エンジンに対するアクセス／アソシエーション・エンジ
ンからのアクセスに加わる。 【０６６０】ポート信号とＣＬＫ信号との一般的な関係
は、ポートに対する入力信号および双方向入力信号のす
べてが、ＣＬＫ信号の立ち上がり端で内部ラッチされる
というものである。逆にすべての出力と双方向出力と
は、ＣＬＫの立ち下がり端でイネーブルになる。 【０６６１】アソシエーション・エンジンとホストとの
間のデータの転送には、次の信号が関わる： ・データ・バスｘＤ［７：０］ ・制御信号（反転ｘＣＩ，反転ｘＣＯ，Ｒ／反転Ｗ，Ｏ
Ｐ，反転ＥＮ，反転ＣＯＬ，反転ＲＯＷ） 【０６６２】アソシエーション・エンジンがストップ・
モードにあるときは、すべての制御信号は一方向であ
り、データｘＤ［７：０］信号は双方向である。ホスト
は、簡単なハンドシェーク・プロトコルを利用する制御
信号を発することによりアソシエーション・エンジン
へ、あるいはアソシエーション・エンジンからデータを
移動させて、正確なデータ移動を行う。Ｒ／反転Ｗおよ
びＯＰラインは、どのタイプの動作が実行されるかを制
御し、反転ＥＮ，反転ＲＯＷおよび反転ＣＯＬ信号は、
デバイス選択およびデータ経路決定制御として機能す
る。反転ｘＣＩおよび反転ｘＣＯラインは、アクティブ
になると、有効データがデータ・ライン上にあることを
示す。 【０６６３】アソシエーション・エンジンがラン・モー
ドにある場合は、制御信号反転ＥＮ，ＯＰおよびＲ／反
転Ｗは「無視される」。反転ｘＣＩおよび反転ｘＣＯラ
インが、ストップ・モードと同じ関数を実行する。信号
反転ＲＯＷおよび反転ＣＯＬは今度は双方向になり、ma
x およびmin 命令に関与する。ライト動作のみが許され
る（データはアソシエーション・エンジン・マスタから
流れる）。データ転送は、write 命令の制御下で行われ
る。マイクロプログラムの制御下で、write 命令が発さ
れ、これによりアソシエーション・エンジン・ポートか
ら隣のアソシエーション・エンジン・デバイスのＩＤＲ
にデータが転送される。タップおよびスイッチ設定値に
より、書き込まれたデータは隣のデバイスを通過する
か、あるいは隣のデバイスに入る。 【０６６４】アソシエーション・エンジン・デバイス
は、二次元アレイで機能するように設計されている。以
下の説明については、図１３６を参照のこと。ランダム
・モード・アクセスの場合は、アドレス情報はアレイの
ノース側およびウェスト側から、反転ＲＯＷ信号および
反転ＣＯＬ信号が両方ともアクティブになっているデバ
イスに流れる。反転ＲＯＷまたは反転ＣＯＬのどちらか
がアクティブになっている（両方ではない）デバイス
は、アドレス／データ移動には加わるが、それ自身でデ
ータを供給することはない。アクセスされたデータは、
サウス端へ流れるか、あるいはサウス端から選択された
デバイス（反転ＲＯＷと反転ＣＯＬの両方がアクティ
ブ）に流れる。 【０６６５】ストリーム・アクセスの場合は、データは
サウス端またはイースト端の一方から（両方ではない）
流れることができる。この場合は、ストリーミングの行
く先または元として列または行が選択される。ストリー
ム動作の場合は、アドレスが必要ない（内部で生成され
る）ので、データは選択されたデバイスにあるいはその
デバイスから流れ、アレイのサウス側またはイースト側
に進む。 【０６６６】以下のパラグラフは、ホストとアソシエー
ション・エンジン・バス・サイクルの両方に関して、ラ
ンダム・モードおよびストリーム・モードの動作のバス
・サイクルを説明している。以下のパラグラフで用いら
れるノーテイションの説明については、セクション１．
３，表記法を参照のこと。 【０６６７】 セクション４．１．１ ホスト・ランダム・アクセス 図１３７は、ホスト・ランダム・アクセス・モードのリ
ードおよびライト動作のタイミングを示す。ランダム・
アクセスについては、アドレス情報はノース・ポートお
よびウェスト・ポートからアソシエーション・エンジン
に流れ、データはサウス・ポートに流れるか、あるいは
サウス・ポートから流れる。以下の流れは、起こる動作
のシーケンスを説明している（ＯＰ＝＝１）。 【０６６８】クロック・サイクル２ Ｒ／反転Ｗ，反転ＲＯＷ，反転ＣＯＬ，ＯＰおよび反転
ＥＮ信号がアサートされて、ランダム・アクセス・リー
ドが起こることを示す。反転ＷＣＩおよび反転ＮＣＩ信
号がアサートされて、アドレス情報が次のクロック・サ
イクルに現れることを示す。 【０６６９】クロック・サイクル３ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、ノース・ポートおよびウェスト・ポートに入
ったアドレス情報のラッチングをイネーブルにする。ま
た、反転ＳＣＯが出されて、次のクロック・サイクルで
データがイネーブルになることを示す。 【０６７０】クロック・サイクル４ クロック・サイクルの最初で、アドレスが内部ラッチさ
れ、ロケーションがアクセスされるので、読まれたデー
タはＣＬＫ信号の立ち下がり端で出される。また、反転
ＳＣＯ信号は、ＣＬＫ信号の立ち下がり端でネゲートさ
れる。 【０６７１】クロック・サイクル５ ＣＬＫ信号の立ち下がり端で、ＳＤ信号から出されたデ
ータが３状態になる。 クロック・サイクル６ ポートは非アクティブである。 【０６７２】クロック・サイクル７ Ｒ／反転Ｗ，反転ＲＯＷ，反転ＣＯＬ，ＯＰおよび反転
ＥＮ信号がアサートされて、ホスト・ランダム・アクセ
ス・ライトが起こることを示す。反転ＷＣＩおよび反転
ＮＣＩ信号がアサートされ、アドレス情報が次のクロッ
ク・サイクルに現れることを示す。 【０６７３】クロック・サイクル８ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、ノース・ポートおよびウェスト・ポートに入
ったアドレス情報のラッチングをイネーブルにする。ま
た、反転ＳＣＯがアサートされて、次のクロック・サイ
クルでデータが有効になることを示す。 【０６７４】クロック・サイクル９ クロック・サイクルの最初で、アドレスおよび反転ＳＣ
Ｉ情報が内部ラッチされ、ロケーションがアクセスされ
るので、書き込まれたデータはＣＬＫ信号の立ち下がり
端でラッチされる。 【０６７５】クロック・サイクル１０ ＣＬＫ信号の立ち下がり端で、ＳＤ信号からに入ったデ
ータが３状態になる。 セクション４．１．２ ホスト・ランダム・アドレス転
送ウェストからイーストへ 図１３８は、ホスト・ランダム・アクセス・モード・ア
ドレス転送のタイミングを示す。このタイプの転送は、
アクセスされているデバイスが選択されたデバイスと同
じ行を共有するときに起こる。ランダム・アクセスに関
しては、アドレス情報はノース・ポートおよびウェスト
・ポートからアソシエーション・エンジンに流れ込み、
データはサウス・ポートから出入りすることに留意され
たい。以下の流れは、起こる動作のシーケンスを説明す
る（ＯＰ＝＝１）。 【０６７６】クロック・サイクル３ 反転ＲＯＷ，ＯＰおよび反転ＥＮ信号がアサートされ
て、ランダム・アクセス・モード転送が起こることを示
す。このデバイスについては、反転ＣＯＬ信号は非アク
ティブである。アドレスＡ１がＷＤライン上に入れら
れ、ＣＬＫ信号の次の立ち上がり端でラッチされる。こ
のアドレスのソースは、別のアソシエーション・エンジ
ン・デバイス（アレイ内部の）でも、アドレス情報をア
ソシエーション・エンジン・エッジ・デバイスに送って
いるホストでもよい。反転ＷＣＩ信号がアサートされ
て、アドレス情報が次のクロック・サイクルに現れるこ
とを示す。 【０６７７】クロック・サイクル４ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、ウェスト・ポートに入ったアドレス情報のラ
ッチングをイネーブルにする。また、反転ＥＣＯが出さ
れて、次のクロック・サイクルでデータがイネーブルに
なることを示す。 【０６７８】クロック・サイクル５ サイクルの最初でラッチされたアドレス情報が、ＣＬＫ
信号の立ち下がり端でＥＤ信号上に排出される。 【０６７９】クロック・サイクル６ サイクルの最初でラッチされたアドレス情報が、ＣＬＫ
信号の立ち下がり端でＥＤ信号上に出される。反転ＷＣ
Ｉ入力がネゲートされて、ＷＤ上のアドレス情報はもう
有効でないことを示す。 【０６８０】クロック・サイクル７ 制御信号反転ＲＯＷ，反転ＥＮおよびアドレス情報ＷＤ
がネゲートされて、次のサイクルが転送の最後のサイク
ルになることを示す。制御信号反転ＥＣＯは、前のサイ
クルでネゲートする反転ＷＣＩ信号に応答してネゲート
する。 【０６８１】クロック・サイクル８ ＣＬＫ信号の立ち下がり端で、ＥＤ信号から出されたデ
ータが３状態になる。 セクション４．１．３ ホスト・ランダム・アクセスお
よびデータ転送ノースとサウス 図１３９は、ホスト・ランダム・アクセス・モード転送
の２つのケースのタイミングを示す。最初のケース（ク
ロック・サイクル２ないし６）は、デバイスが選択され
たデバイスと同じ列を共有する場合である。このとき
は、アドレス情報はノース・ポートからサウス・ポート
に向かって下向きに流れる。第２のケース（クロック・
サイクル７ないし１１）でも、デバイスは同じ列を共有
するが、データは上向きまたは下向きに伝えられる。ア
ソシエーション・エンジン・デバイスに関する限り、伝
えられる情報のタイプ（アドレスまたはデータ）と方向
は、反転ＮＣＩまたは反転ＳＣＩ信号により純粋に決め
られる。 以下の流れは、起こる動作のシーケンスを示
す（ＯＰ＝＝１）。 【０６８２】クロック・サイクル２ 反転ＣＯＬ，ＯＰおよび反転ＥＮ信号がアサートされ
て、ランダム・アクセス・モード転送が起こることを示
す。このデバイスについては、反転ＲＯＷ信号は非アク
ティブである。アドレスＡ０がＮＤライン上に入れら
れ、ＣＬＫ信号の次の立ち上がり端でラッチされる。こ
のアドレスのソースは、別のアソシエーション・エンジ
ン・デバイス（アレイ内部の）でも、アドレス情報をア
ソシエーション・エンジン・エッジ・デバイスを駆動し
ているホストでもよい。反転ＮＣＩ信号がアサートされ
て、アドレス情報が次のクロック・サイクルに現れるこ
とを示す。 【０６８３】クロック・サイクル３ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、ノース・ポートに入ったアドレス情報のラッ
チングをイネーブルにする。また、反転ＳＣＯが出され
て、次のクロック・サイクルでデータがイネーブルにな
ることを示す。 クロック・サイクル４ サイクルの最初でラッチされたアドレス情報が、ＣＬＫ
信号の立ち下がり端でＳＤ信号上に出される。反転ＮＣ
Ｉ入力がネゲートされて、ＮＤのアドレス情報がもう有
効でないことを示す。 【０６８４】クロック・サイクル５ 制御信号反転ＲＯＷ，反転ＥＮおよびアドレス情報ＮＤ
がネゲートされて、次のサイクルが転送の最後のサイク
ルになることを示す。制御信号反転ＳＣＯは、前のサイ
クルでネゲートする反転ＮＣＩ信号に応答してネゲート
する。 【０６８５】クロック・サイクル６ ＣＬＫ信号の立ち下がり端で、ＳＤ信号から出されたデ
ータが３状態になる。 【０６８６】以下の説明では、データは上向きに流れる
ものとして説明される（ライト動作）。リード動作に関
しては、データ・リードのタイミングは、クロック・サ
イクル２ないし６で説明されたアドレス・タイミングと
同じである。 【０６８７】クロック・サイクル７ 反転ＣＯＬ，ＯＰおよび反転ＥＮ信号がアサートされ
て、ランダム・アクセス・モード転送が起こることを示
す。このデバイスについては、反転ＲＯＷ信号は非アク
ティブである。データＤ１がＳＤライン上に入れられ、
ＣＬＫ信号の次の立ち上がり端でラッチされる。このデ
ータのソースは、別のアソシエーション・エンジン・デ
バイス（アレイ内部の）でも、アドレス情報をアソシエ
ーション・エンジン・エッジ・デバイスを駆動している
ホストでもよい。反転ＳＣＩ信号がアサートされて、ア
ドレス情報が次のクロック・サイクルに現れることを示
す。 クロック・サイクル８ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、サウス・ポートに入ったアドレス情報のラッ
チングをイネーブルにする。また、反転ＮＣＯが出され
て、次のクロック・サイクルでデータがイネーブルにな
ることを示す。 クロック・サイクル９ サイクルの最初でラッチされたアドレス情報が、ＣＬＫ
信号の立ち下がり端でＮＤ信号上に出される。反転ＳＣ
Ｉ入力がネゲートされて、ＮＤのアドレス情報がもう有
効でないことを示す。 【０６８８】クロック・サイクル１０ 制御信号反転ＲＯＷ，反転ＥＮおよびデータ情報ＳＤが
ネゲートされて、次のサイクルが転送の最後のサイクル
になることを示す。制御信号反転ＮＣＯは、前のサイク
ルでネゲートする反転ＳＣＩ信号に応答してネゲートす
る。 【０６８９】クロック・サイクル１１ ＣＬＫ信号の立ち下がり端で、ＮＤ信号から出されたデ
ータが３状態になる。 セクション４．１．４ 早期終了のあるホスト・ランダ
ム・アドレス／データ転送ノース／サウス 図１４０は、セクション４．１．３，ホスト・ランダム
・アドレスおよびデータ転送ノースとサウスに説明され
た２つのケースのタイミングを示す。ここでの違いは、
反転ＥＮを用いて転送を早く終らせることである。前の
ケースは、反転ＥＮの時間がもっと長かった。この差の
理由は、アソシエーション・エンジンのアレイにとって
アドレスとデータの２つのコンポーネントを選択された
デバイス（反転ＲＯＷおよび反転ＣＯＬがアサート）で
収束させるのにかかる時間が長くなることがあるためで
ある。外部制御ハードウェアの複雑さにより、反転ＥＮ
ドライバ論理にさらに機能を追加することにより、ボー
ドはアクセス時間（アレイに対する）を節約することが
できる。簡単なケースは、すべてのアクセスを最悪の場
合の時間に合わせることである。この時間は、アソシエ
ーション・エンジン・アレイの最も右側にあるデバイス
にアクセスする時間となる。以下に、図１３９と図１４
０の差を説明する。 【０６９０】クロック・サイクル４ サイクルの最初でラッチされたアドレス情報が、ＣＬＫ
信号の立ち下がり端でＳＤ信号上に出される。反転ＮＣ
Ｉ入力がネゲートされて、ＮＤのアドレス情報がもう有
効でないことを示す。制御信号反転ＲＯＷ，反転ＥＮお
よびアドレス情報ＮＤがネゲートされて、次のサイクル
が転送の最後のサイクルになることを示す。 【０６９１】クロック・サイクル５ 制御信号反転ＳＣＯは、前のサイクルでネゲートする反
転ＮＣＩ信号に応答してネゲートする。ＣＬＫ信号の立
ち下がり端で、ＳＤ信号から出されたデータが３状態に
なる。 【０６９２】クロック・サイクル９ サイクルの最初でラッチされたデータ情報が、ＣＬＫ信
号の立ち下がり端でＮＤ信号上に出される。反転ＳＣＩ
入力がネゲートされて、ＳＤのアドレス情報がもう有効
でないことを示す。制御信号反転ＲＯＷ，反転ＥＮがネ
ゲートされて、次のサイクルが転送の最後のサイクルに
なることを示す。 【０６９３】クロック・サイクル１０ ＳＤ上のデータ情報と制御信号反転ＮＣＯは、前のサイ
クルでネゲートする反転ＳＣＩ信号に応答してネゲート
する。ＣＬＫ信号の立ち下がり端で、ＮＤ信号から排出
されたデータが３状態になる。 【０６９４】 セクション４．１．５ ホスト・ストリーム・リード 図１４１は、ホスト・ストリーム・アクセス・モード・
リードのタイミングを示す。ストリーム・リード転送
は、反転ＲＯＷおよび反転ＣＯＬ信号の両方がアサート
されているデバイスのチェーンから、データを取り込
む。以下のケースでは、２つのデバイスが同じ反転ＲＯ
Ｗ信号を共有している。「終了」デバイスは、アソシエ
ーション・エンジン・アレイの端部であるとする。スト
リーム・アクセスを開始するために、端部にあるデバイ
ス（デバイス＃１）は、反転ＥＮ信号がアサートしたと
きにウェスト・ポート・ストリーム制御入力反転ＷＣＩ
をアサートすることが求められる。これにより、特定の
アソシエーション・エンジンに対して、ストリーミング
のラインの最初のものであることを知らせる。 【０６９５】アソシエーション・エンジン・デバイス
は、ストリーミングの方向を制御するための内部制御レ
ジスタ・ビットＨＳＳＲ：ＨＳＰ［１：０］をもってい
る。ストリーミングは、サウス（ＨＳＰ［１：０］＝０
１）またはイースト（ＨＳＰ［１：０］＝１０）ポート
を通じて起こるが、両方を用いることはない。以下に説
明される流れでは、２機のアソシエーション・エンジン
のそれぞれが２バイトの情報をストリーミングするもの
とする（すなわちＤＣＲ１＝０２）。議論を簡単にする
ために、この説明の信号には上付き文字をつける。これ
は、どのデバイスがその信号に関係するかを示すための
ものである。たとえば、＼Ｘ＼ＴＯ（ＷＣＩ1 ）は、デ
バイス＃１に関わる反転ＷＣＩ入力である。以下の流れ
は、起こる動作のシーケンスを説明する（ＯＰ＝＝
０）。 【０６９６】クロック・サイクル２ Ｒ／反転Ｗ，反転ＲＯＷ，反転ＣＯＬ，ＯＰおよび反転
ＥＮ信号がアサートされて、ストリーム・アクセス・リ
ードが起こることを示す。反転ＷＣＩ1 信号がアサート
されて、アソシエーション・エンジン＃１がストリーミ
ングのチェーンの最初のものであることを示す。 【０６９７】クロック・サイクル３ サイクルの最初で、前述の制御信号が内部ラッチされ解
読されて、イースト・ポートに入ったアドレス情報のラ
ッチングをイネーブルにする。また、反転ＥＣＯ1 （反
転ＷＣＩ2 ）が排出されて、次のクロック・サイクルで
データがイネーブルになることを示す。 【０６９８】クロック・サイクル４ クロック・サイクルの最初で、反転ＷＣＩ2 情報が内部
ラッチされて、次のクロック・サイクルのデータに備え
る。アソシエーション・エンジン＃２は、反転ＷＣＩ2
がラッチされたのに応答して、＼Ｘ＼ＴＯ（ＥＣＯ2 ）
信号をＣＬＫ信号の立ち下がり端でアサートする。アソ
シエーション・エンジン＃１は、ＣＬＫ信号の立ち下が
り端でＥＤ1 のデータを排出する。 【０６９９】クロック・サイクル５ サイクルの最初で、アソシエーション・エンジン＃２は
アソシエーション・エンジン＃１からデータをラッチし
て、イースト・ポートに転送する。そこでそのデータは
ＣＬＫ信号の立ち下がり端で出される。アソシエーショ
ン・エンジン＃１は、反転ＥＣＯ1 信号をネゲートし、
アソシエーション・エンジン＃２に対してアソシエーシ
ョン・エンジン＃１がストリーム転送を終了した（アソ
シエーション・エンジン＃１が空である）ことを知らせ
る。ＣＬＫ信号の立ち下がり端で、アソシエーション・
エンジン＃１はＥＤ1 信号ラインに最後のデータを入れ
る。 【０７００】クロック・サイクル６ サイクルの最初で、アソシエーション・エンジン＃２は
アソシエーション・エンジン＃１から次のデータをラッ
チして、それをＣＬＫ信号の立ち下がり端でＥＤ2 信号
上に入れる。またサイクルの最初で、アソシエーション
・エンジン＃２は反転ＷＣＩ2 入力をラッチし、それを
解読して、アソシエーション・エンジン＃２が現在スト
リーム内のデータの供給側であることを判定する。アソ
シエーション・エンジン＃２は、反転ＥＣＯ2 信号をア
サート状態に維持する（アソシエーション・エンジン＃
２がデータを供給していることを示す）。 【０７０１】クロック・サイクル７ ＣＬＫの立ち下がり端で、アソシエーション・エンジン
＃２は、そのデータの最初のデータをストリーム転送に
供給する。 【０７０２】クロック・サイクル８ ＣＬＫ信号の立ち下がり端で、アソシエーション・エン
ジン＃２はそのデータの２番目のデータをストリーム転
送に供給する。また、ＣＬＫ信号の立ち下がり端で、反
転ＥＣＯ2 ラインがネゲートされて、次のクロック・サ
イクルがアソシエーション・エンジン＃２からのデータ
の最後のものであることを知らせる。反転ＲＯＷ，反転
ＣＯＬ，反転ＥＮ信号もこのサイクルでネゲートされ
て、次のクロック・サイクルが最後のサイクルであるこ
とを示す。 【０７０３】クロック・サイクル９ ＣＬＫ信号の立ち下がり端で、ＥＤ2 信号上に入れられ
たデータが３状態になる。 【０７０４】アソシエーション・エンジンのアレイを制
御する論理の複雑さによって、ストリーム転送の終了は
２つの方法で処理することができる。第１の方法は、制
御論理がストリームの期間を知っていることを必要とす
るので、反転ＥＮ，反転ＲＯＷ，反転ＣＯＬなどの制御
信号を正確な時刻にネゲートすることができる。２番目
の方法は、アレイの右（または下）端で、反転ＥＣＯ
（または反転ＳＣＯ）信号を、ストリームを終了するこ
とができるという表示として用いる。 【０７０５】セクション４．１．６ ホスト・ストリー
ム・ライト・アクセス 図１４２は、ホスト・ストリーム・ライト・アクセスの
タイミングを示す。ストリーム・ライト動作は、各アソ
シエーション・エンジン・デバイスで倍加されるデータ
を供給することができること（ＨＳＯＲレジスタの状態
による）に留意されたい。この主な目的は、各アソシエ
ーション・エンジンに独自のデータを供給することであ
る。ストリーム・ライト転送は、反転ＲＯＷおよび反転
ＣＯＬ信号の両方がアサートされているデバイスのチェ
ーンにデータを送る。以下に説明するケースでは、２つ
のデバイスが同じ反転ＲＯＷ信号を共有している。スト
リーム・ライト転送の場合は、データの流れは一方向で
ある。ストリーム・ライトの場合は、反転ＥＣＩ信号が
アサートされる（有効データがＥＤ信号にあることを示
す）まで、データは書き込まれない。そのためストリー
ム・ライトの場合は、反転ＥＣＩおよび反転ＷＣＯ（ノ
ース−サウス転送の場合は反転ＳＣＩ，反転ＮＣＯ）ス
トリーム制御信号が関わり、反転ＥＣＯおよび反転ＷＣ
Ｉ（反転ＳＣＯ，反転ＮＣＩ）信号は関わらない。 【０７０６】アソシエーション・エンジン・デバイス
は、ストリーミングの方向を制御する内部制御レジスタ
・ビットＨＳＳＲ：ＳＨＰ［１：０］をもっている。ス
トリーム・ライトは、サウス（ＨＳＰ［１：０］＝０
１）ポートまたはイースト（ＨＳＰ［１：０］＝１０）
ポートを通じて行われるが、２つのポートを同時に用い
ることはない。以下に説明する流れは、２つのアソシエ
ーション・エンジン・デバイスのそれぞれが２バイトの
情報を受け取ることを前提としている。第１デバイス
（アソシエーション・エンジン＃２）内のＨＳＯＲレジ
スタは値０ｘ００００を含み、第２デバイス（アソシエ
ーション・エンジン＃１）のＨＳＯＲは値０ｘ０００２
をもつ。ＯＡＲ／ＤＣＲレジスタとホスト・ストリーム
選択レジスタの内部設定値により、特定のアソシエーシ
ョン・エンジンは送信されたデータの断片しかロードし
ない。議論を簡単にするために、この説明での信号には
信号がどのデバイスに関係するかを示す上付き文字をつ
ける。たとえば、反転ＷＣＩ1 は、デバイス＃１に関わ
る反転ＷＣＩである。以下の流れは、起こる動作のシー
ケンスを説明する（ＯＰ＝＝１）。 【０７０７】クロック・サイクル２ Ｒ／反転Ｗ，反転ＲＯＷ，反転ＣＯＬ，ＯＰおよび反転
ＥＮ信号がアサートされて、ストリーム・ライト・アク
セスが起こることを示す。反転ＥＣＩ2 信号がアサート
されて、書き込まれるデータは次のクロック・サイクル
で有効になることを示す。 【０７０８】クロック・サイクル３ サイクルの最初で、前述の制御信号が内部ラッチされ解
読される。イースト・ポートに入ったデータＥＤ2 が、
アソシエーション・エンジン＃２に与えられる。また、
反転ＥＣＩ2 が前のクロック・サイクルでアサートされ
ることに応答して、反転ＷＣＯ2 がＣＬＫ信号の立ち下
がり端でアサートされる。デバイス・アソシエーション
・エンジン＃２ＨＳＯＲは、これで有効データをカウン
トしていた内部カウンタに一致する（このデバイスの値
は０）。アソシエーション・エンジン＃２は、ＤＣＲカ
ウントが０になるまでデータを受け入れる準備ができて
いる。 【０７０９】クロック・サイクル４および５ アソシエーション・エンジン＃２はデータをＷＤ2 ライ
ン上に入れ、アソシエーション・エンジン＃１に送る。
次のデータは、ＥＤ2 ラインに入れられる。 【０７１０】クロック・サイクル６ サイクルの最初で、アソシエーション・エンジン＃２は
次のデータをラッチする。また、制御信号反転ＥＣＩ2
がネゲートされて、最後のデータが次のクロック・サイ
クルのＥＤ2 ライン上に提示されることを示す。デバイ
ス・アソシエーション・エンジン＃１ＨＳＯＲは、これ
で有効データをカウントしていた内部カウンタに一致す
る。アソシエーション・エンジン＃１は、ＤＣＲカウン
トが０になるまでデータを受け入れる準備ができてい
る。 【０７１１】クロック・サイクル７ サイクルの最初で、アソシエーション・エンジン＃２
は、次のデータをラッチする。また制御信号反転ＲＯ
Ｗ，反転ＣＯＬ，反転ＥＮ，Ｒ／反転Ｗおよび反転ＷＣ
Ｏ2 がネゲートされて、ストリーム・ライトが次のクロ
ック・サイクルで終了することを示す。 【０７１２】クロック・サイクル８ クロック・サイクルの最初で、最後のデータがアソシエ
ーション・エンジン＃２によりラッチされて、内部に記
憶される。 【０７１３】セクション４．２ アソシエーション・エ
ンジン・マスタ動作 アソシエーション・エンジン・マイクロコードの制御下
で、アソシエーション・エンジンは４つのポートのどれ
からでもデータを書き出すことができる。これは、アソ
シエーション・エンジン・ライト動作に限られる（デー
タはアソシエーション・エンジンから別のアソシエーシ
ョン・エンジンに流れる）。これはwrite マイクロコー
ド命令のセットにより制御される。これらのライト・サ
イクルが唯一可能な転送で、ライト動作のデスティネー
ションはいつもＩＤＲレジスタである。 【０７１４】アソシエーション・エンジンは、ラン・モ
ードではマイクロコード・ライト動作を実行することし
かできない。これは、ライト動作が命令により始動され
るためである。アソシエーション・エンジンがラン・モ
ードにあるときは、制御信号反転ＥＮ，ＯＰおよびＲ／
反転Ｗは「無視される」。反転ｘＣＩおよび反転ｘＣＯ
ラインは、前の例と同じ関数を実行する。信号反転ＲＯ
Ｗおよび反転ＣＯＬは、今度は双方向になり、max およ
びmin ベクタ命令に加わる。ライト動作（データがマス
タから出る）だけが許される。データ転送は、write タ
イプ命令の制御下で行われる。 【０７１５】過激なマイクロプログラム動作やタイミン
グの不一致による電気的損傷を避けるために、アソシエ
ーション・エンジンはいつもデータを駆動するよりも１
クロック・サイクル前に、反転ｘＣＯラインを排出す
る。これによりバス上に電気的な競合が起こる前に同時
のライト動作やライト動作の不一致が検出できる。 【０７１６】スイッチおよびタップのアソシエーション
・エンジン内部設定値により、提示されるデータは、
１）閉じられたスイッチを通じて転送される，２）開放
スイッチにより転送が阻止される，３）閉じられたタッ
プによりＩＤＲレジスタにデータが入る，あるいは４）
開放タップのためにＩＤＲレジスタには影響を及ぼさな
い，のいずれかになる。 【０７１７】ポート信号とＣＬＫ信号との一般的な関係
は、ポートに対する入力または双方向入力信号はすべて
ＣＬＫ信号の立ち上がり端で内部ラッチされるというも
のである。逆に、出力と双方向出力とはすべてＣＬＫの
立ち下がり端でイネーブルになる。 【０７１８】アソシエーション・エンジンまたはホスト
と、動作中のアソシエーション・エンジンとの間のポー
ト上のデータ転送には、次の信号が関わる： ・データ・バスｘＤ［７：０］ ・制御信号反転ｘＣＩおよび反転ｘＣＯ 【０７１９】セクション４．２．１ 全有効データのア
ソシエーション・エンジン・ライト動作 図１４３は、アソシエーション・エンジン＃２とアソシ
エーション・エンジン＃１との間の４バイト転送のタイ
ミングを示す。write 命令の長さは、スケーラ・データ
・レジスタの１つの値により制御される。この例では、
このスケーラ・データ・レジスタに含まれる値は４であ
る。実際に実行される命令はvwrite Ｖ０，Ｇ０でもよ
い。またアソシエーション・エンジン＃１は、ウェスト
／イースト・スイッチが閉じられているので、イースト
・ポートに提示されたデータはウェスト・ポートに伝え
られる。アソシエーション・エンジン＃１では、イース
ト・タップが開いているので、デバイスに提示されたデ
ータは、アソシエーション・エンジン＃１に流れるに過
ぎず、内部ＩＤＲロケーションを変えることはない。 【０７２０】クロック・サイクル２ アソシエーション・エンジン＃２は、ライト命令の実行
に応答して、ＣＬＫ信号の立ち下がり端で反転ＷＣＯ2
出力をアサートする。この動作は、データが次のクロッ
ク・サイクルでＷＤ2 出力に提示されることを示す。 【０７２１】クロック・サイクル３ アソシエーション・エンジン＃２は、ＰＥ＃０のＶ０レ
ジスタの値を、ＣＬＫ信号の立ち下がり端のＷＤ2 ライ
ンに出す。また、アソシエーション・エンジン＃１は、
反転ＥＣＩ1 が前のクロック・サイクルでラッチおよび
解読されたことに応答して、ＣＬＫの立ち下がり端で反
転ＷＣＯ1 をアサートする。 【０７２２】ＣＬＫ４および５ これらのクロック・サイクルでは、データはクロック・
サイクルの最初でラッチされて、通過し、ＣＬＫの立ち
下がり端で出される。 【０７２３】クロック・サイクル６ write 命令（アソシエーション・エンジン＃２により開
始されたwrite ）の終了に応答して、反転ＷＣＯ2 ライ
ンがＣＬＫ信号の立ち下がり端でネゲートされる。ま
た、最後のデータがアソシエーション・エンジン＃２の
出力で駆動される（ＷＤ2 ）。 【０７２４】クロック・サイクル７ 反転ＥＣＩ1 信号に応答して、アソシエーション・エン
ジン＃１はＣＬＫ信号の立ち下がり端で反転ＷＣＯ1 信
号をネゲートし、最後のデータを出す。 【０７２５】セクション４．２．２ 部分有効データの
アソシエーション・エンジン・ライト動作 図１４４は、アソシエーション・エンジン＃２とアソシ
エーション・エンジン＃１との間の２バイト転送のタイ
ミングを示す。write 命令の長さは、スケーラ・データ
・レジスタの１つの値により制御される。この例では、
このスケーラ・データ・レジスタに含まれる値は４であ
る。実際に実行される命令はvwrite Ｖ０，Ｇ０でもよ
い。２個のバイトしか転送されない理由は、４個のＰＥ
のうち２個のＶＴビットがクリアされている（無効デー
タのためにデータを供給しない）ためである。またアソ
シエーション・エンジン＃１は、ウェスト／イースト・
スイッチが開いているので、イースト・ポートに提示さ
れたデータはウェスト・ポートには伝えられない。アソ
シエーション・エンジン＃１では、イースト・タップが
閉じているので、デバイスに提示されたデータは、アソ
シエーション・エンジン＃１のＩＤＲに書き込まれるだ
けである。アソシエーション・エンジン＃１のＩＤＲ
は、最初の２つのロケーションにこの動作で書き込まれ
る点に注意すること。ソースからの書き込みプロセスに
ギャップがある影響は、デスティネーションでデータ・
バイトの詰め込みという効果をもつ。 【０７２６】クロック・サイクル２ アソシエーション・エンジン＃２は、ライト命令の実行
に応答して、ＣＬＫ信号の立ち下がり端で反転ＷＣＯ2
出力をアサートする。この動作は、データが次のクロッ
ク・サイクルでＷＤ2 出力に提示されることを示す。 【０７２７】クロック・サイクル３ アソシエーション・エンジン＃２は、ＰＥ＃０のＶ０レ
ジスタの値を、ＣＬＫ信号の立ち下がり端のＷＤ2 ライ
ンに出す。また、反転ＷＣＯ2 信号は、内部状態に応答
してネゲートされるので、次のＰＥはＶＴビットがクリ
アされる。 【０７２８】ＣＬＫ４ ＷＤ2 が、ＣＬＫ信号の立ち下がり端で３状態になる。 【０７２９】クロック・サイクル５ 次のクロック・サイクルに送られるデータをもつアクテ
ィブなＰＥに応答して、反転ＷＣＯ2 がＣＬＫ信号の立
ち下がり端でアサートされる。 【０７３０】クロック・サイクル６ write 命令（アソシエーション・エンジン＃２により開
始されたライト）の終了に応答して、反転ＷＣＯ2 ライ
ンがＣＬＫ信号の立ち下がり端でネゲートされる。ま
た、最後のデータがアソシエーション・エンジン＃２の
出力で駆動される（ＷＤ2 ）。 【０７３１】セクション４．２．３ アソシエーション
・エンジン・ライト衝突タイミング 図１４５は、ポートの１つでのアソシエーション・エン
ジン衝突のタイミングを示す。衝突には２つのタイプが
ある。第１のタイプは、２つのアソシエーション・エン
ジンが同時にライト動作を行うことによるものである。
この場合は、反転ｘＣＩ信号（データを１クロック・サ
イクル進める）が両方ともアクティブになる。この状態
（たとえば、反転ＥＣＩおよび反転ＥＣＯがいずれもア
クティブ）は、ポート衝突が起こったことを表す。第２
のタイプは、ポート・ライト動作が進行中であって、同
じポートにwrite 命令が実行されたときに起こる。この
場合は、データはポートに入れられるが、反転ｘＣＩ信
号が再び用いられて、電気的損傷が起こらないうちに衝
突を検出する。 【０７３２】ポート衝突が（両方のアソシエーション・
エンジンにより）検出されると、例外処理が両デバイス
により実行される（１つが休止していて、データが通過
するだけであっても）。衝突例外ベクタがフェッチされ
て、衝突のための例外処理が開始され、適切なステータ
ス・ビットがセットされる。 【０７３３】クロック・サイクル２および３ これらの２つのクロック・サイクルが同時ポート衝突を
示す。 【０７３４】クロック・サイクル８ないし１１ これらのクロック・サイクルは、ライトが進行中であ
り、別のライトが実行されていることを示す。 【０７３５】セクション４．３ その他のタイミング アソシエーション・エンジンの残りの信号は、done，ラ
ン／ストップ，割込，リセットおよびユーザ・テスト関
数を扱う。以下の図が、これらのフィーチャのタイミン
グを示す。 【０７３６】Doneの表示（反転ＢＵＳＹ信号をアサート
する）は、２つのソースのいずれか一方から来ることが
ある。第１は、done命令が実行されると反転ＢＵＳＹ信
号をネゲートして、アソシエーション・エンジンを現在
のＰＣロケーションに保持する。これは、halt命令と似
ているが、反転ＢＵＳＹ出力をネゲートするという機能
が追加されている。第２は、アソシエーション・エンジ
ンが単一ステップ・モードの動作にいる場合は、反転Ｂ
ＵＳＹ信号が現在の命令の最後にネゲートする。（図１
４６参照。） 【０７３７】Ｒ／反転Ｓ信号は、アソシエーション・エ
ンジンに対して、ラン・モード（Ｒ／反転Ｓ＝１）にお
いてもストップ・モード（Ｒ／反転Ｓ＝０）において
も、どの状態にデバイスがあるかを知らせる。データが
「移動中」で、Ｒ／反転Ｓラインがストップ状態に移る
場合では、データは内部ロケーションに保持されて、転
送はそれがオフになったところから再開される。また、
Ｒ／反転Ｓ信号がラン・モードからストップ・モードに
移行し（１−＞０）ているときに命令が実行中の場合
は、充分な状態情報が残り、アソシエーション・エンジ
ンがラン・モード（Ｒ／反転Ｓ＝１）に戻ったときに実
行が再開される。 【０７３８】アソシエーション・エンジン割込は、任意
の数の内部条件により発生される。割込の詳細について
は、セクション２．３．２２，割込ステータス・レジス
タ＃１（ＩＳＲ１）およびセクション２．３．２４，割
込ステータス・レジスタ＃２（ＩＳＲ２）を参照のこ
と。 【０７３９】アソシエーション・エンジンのリセット・
シーケンスには、内部初期化関数を実行するために４つ
のクロック・サイクルが必要である。 【０７４０】アソシエーション・エンジンにもユーザが
アクセス可能なテスト・ポートが含まれており、これに
より広範囲のボード・テスト関数が可能になる。このテ
スト・ポートはＩＥＥＥ１１４９．１と互換性がある。
読者は、テスト・ポートの動作の詳細については、ＩＥ
ＥＥ１１４９．１文書を参照されたい。 【０７４１】セクション４．３．１ アソシエーション
・エンジン反転ＢＵＳＹ出力タイミング 図１４７は、アソシエーション・エンジン反転ＢＵＳＹ
信号のタイミングを示す。第１のケースは、done命令を
示す。第２のケースは、命令の終了が単一ステップ・モ
ードであることを示す。反転ＢＵＳＹラインは、開放さ
れたドレーン出力となっているので、すべてのアソシエ
ーション・エンジンがdone命令を実行すると、外部引き
上げ（external pull up）によりこの出力を高電圧にす
ることができる。 【０７４２】クロック・サイクル２ ＣＬＫ信号の立ち下がり端で、ＰＳＴＡＴラインが、ス
ケーラ命令が実行されていることを示す。 【０７４３】クロック・サイクル３ done命令が実行されることに応答して、ＣＬＫ信号の立
ち下がり端で反転ＢＵＳＹがネゲートされる。 【０７４４】クロック・サイクル４ 外部デバイスがランからストップにＲ／反転Ｓラインを
移行する。 【０７４５】クロック・サイクル５ サイクルの最初でＲ／反転Ｓ入力が解読されて、アクテ
ィブになる。これにより反転ＢＵＳＹ出力がアサートさ
れる。 【０７４６】クロック・サイクル６ サイクルの最初でＲ／反転Ｓラインが、ラン状態で解読
される。これは、done命令のすぐ後の命令でアソシエー
ション・エンジンを再始動する効果をもつ。 【０７４７】クロック・サイクル７ ＣＬＫ信号の立ち下がり端で、ＰＳＴＡＴラインは何か
の命令が実行されていることを示す。 【０７４８】クロック・サイクル８ ＣＬＫ信号の立ち下がり端で、反転ＢＵＳＹ信号がネゲ
ートされて、現在の命令が終了したことを示す。 【０７４９】クロック・サイクル１０および１１ Ｒ／反転Ｓラインがランからストップそしてランに移行
すると、アソシエーション・エンジンが再始動される。
これは次に実行される命令をイネーブルにする。 【０７５０】セクション４．３．２ ラン／ストップ介
入のあるアソシエーション・エンジン・ライト・タイミ
ング 図１４８は、アソシエーション・エンジンが動作の途中
で停止された場合のアソシエーション・エンジン・ライ
ト動作のタイミングを示す。 【０７５１】クロック・サイクル２ アソシエーション・エンジン＃２は、write 命令の実行
に応答して、ＣＬＫ信号の立ち下がり端で反転ＷＣＯ2
出力をアサートした。この動作は、次のクロック・サイ
クルでＷＤ2 出力にデータが提示されることを示す。 【０７５２】クロック・サイクル３ アソシエーション・エンジン＃２は、ＰＥ＃０のＶ０レ
ジスタの値を、ＣＬＫ信号の立ち下がり端のＷＤ2 ライ
ンに出す。また、アソシエーション・エンジン＃１は、
前のクロック・サイクルで反転ＥＣＩ1 がラッチされ解
読されたことに応答して、ＣＬＫ信号の立ち下がり端で
反転ＷＣＯ1 をアサートした。 【０７５３】クロック・サイクル４ このクロック・サイクルの最初でデータがラッチされ、
伝えられ、ＣＬＫ信号の立ち下がり端で出される。また
外部デバイスがＲ／反転Ｓ信号をアサートして、ストッ
プ・モードに入るべきであることを知らせる。 【０７５４】クロック・サイクル５ サイクルの最初で、Ｒ／反転Ｓ信号がアサートされてい
ると解読される。ＣＬＫ信号の立ち下がり端で、すべて
の反転ＷＣＯ出力がネゲートし、すべてのＷＤ出力が３
状態になる。 【０７５５】クロック・サイクル６ 外部デバイスがＲ／反転Ｓ入力をネゲートする。 【０７５６】クロック・サイクル７ サイクルの最初でＲ／反転Ｓ入力がネゲートされている
と解読される。ＣＬＫ信号の立ち下がり端で、反転ＷＣ
Ｏ出力がアサートされ、次のクロック・サイクルでデー
タが提示されることを示す。 【０７５７】クロック・サイクル８ アソシエーション・エンジン＃１は、ＰＥ＃０からＶ０
（Ｒ／反転Ｓがストップ・モードになったときに内部保
持されていた）を再びＷＤ1 に提示して、アソシエーシ
ョン・エンジン＃２は、ＣＬＫ信号の立ち下がり端で、
ＰＥ＃１からＶ０をもう一度ＷＤ2 に提示する。 【０７５８】クロック・サイクル９ このクロック・サイクルの最初でデータがラッチされ、
伝えられ、ＣＬＫ信号の立ち下がり端で出される。 【０７５９】クロック・サイクル１０ write 命令の終了（アソシエーション・エンジン＃２）
に応答して、反転ＷＣＯ2 ラインがＣＬＫ信号の立ち下
がり端でネゲートされる。また最後のデータがアソシエ
ーション・エンジン＃２の出力（ＷＤ2 ）で駆動され
る。 【０７６０】クロック・サイクル１１ 反転ＥＣＩ1 信号に応答して、アソシエーション・エン
ジン＃１はＣＬＫ信号の立ち下がり端で反転ＷＣＯ1 信
号をネゲートし、最後のデータを出す。 【０７６１】セクション４．３．３ 割込タイミング 図１４９は、アソシエーション・エンジン割込発生のタ
イミングを示す。以下の流れは、発生して割込条件でホ
ストをクリアにするイベントのシーケンスを説明する。 【０７６２】クロック・サイクル４ ＣＬＫ信号の立ち下がり端で、割込を発生するような何
らかの内部アソシエーション・エンジン条件が真とな
る。これは、ＡＩＣＲのステータス・ビットの設定値で
あることが多い。詳細については、セクション２．３．
２２，割込ステータス・レジスタ＃１（ＩＳＲ１）およ
びセクション２．３．２４，割込ステータス・レジスタ
＃２（ＩＳＲ２）を参照のこと。 【０７６３】クロック・サイクル５ ＣＬＫ信号の立ち下がり端で、反転ＩＮＴＲ信号がアサ
ートされ、ホストに対して割込が起こったことを知らせ
る。割込のマスキングの詳細については、セクション
２．３．２３，割込マスク・レジスタ＃１（ＩＭＲ１）
およびセクション２．３．２５，割込マスク・レジスタ
＃２（ＩＭＲ２）を参照のこと。 【０７６４】クロック・サイクル７および８ このタイミング図は、割込に応答するためにホストが２
サイクルを必要としていることを前提とする。 【０７６５】クロック・サイクル９ ＣＬＫ信号の立ち上がり端で（サイクルの初期で）、ホ
ストは割込ステータス・レジスタ（ＩＳＲ）にアクセス
して、割込条件をクリアする。これは図１３７に図示さ
れるランダム・アクセス・モードの動作で行われること
が多い。 【０７６６】クロック・サイクル１０ ＣＬＫ信号の立ち下がり端で、ＩＮＴＲ出力がネゲート
されて、割込条件がクリアされた、あるいはディスエー
ブルになったことを示す。 【０７６７】 セクション４．３．４ リセット・タイミング 図１５０は、アソシエーション・エンジンのリセット・
シーケンスのタイミングを示す。リセット・シーケンス
は、内部レジスタをそのデフォルト状態に初期化するた
めにアソシエーション・エンジンにより用いられる。以
下の流れは、リセット・シーケンスのイベントを説明す
る。ウォーム・リセットでは、反転ＲＥＳＥＴ信号が少
なくとも３クロック・サイクルの間アサートされること
が必要である。コールド・リセットの場合は、反転ＲＥ
ＳＥＴ信号は、電力が安定してから少なくとも３クロッ
ク・サイクルの間アサートされることが必要である。反
転ＲＥＳＥＴ信号入力は、高ゲインのシンクロナイザを
有して、ＣＬＫ信号の立ち上がり端のピンの状態を決め
る。 【０７６８】クロック・サイクル２ このクロック・サイクルの間に、反転ＲＥＳＥＴ入力信
号は下がる。クロック・サイクル＃３で反転ＲＥＳＥＴ
信号の内部同期されたバージョンをアサートするために
は、反転ＲＥＳＥＴ入力をＣＬＫ信号の立ち上がり端よ
り少し前にアサートしなければならない。 【０７６９】クロック・サイクル３ 反転ＲＥＳＥＴ入力がＣＬＫ信号の立ち上がり端の準備
時間要件を満足すると、反転ＲＥＳＥＴ入力の内部同期
されたバージョン（rsync ）がアサートする。rst 信号
をアサートすることにより、このイベントによりシステ
ムのリセット・シーケンスを開始する。 【０７７０】クロック・サイクル６ 反転ＲＥＳＥＴ入力はクロック・サイクル＃６のどこか
でネゲートし、内部同期されたバージョンもネゲートす
るには、ＣＬＫ信号の立ち上がり端によりネゲートされ
なければならない。 【０７７１】クロック・サイクル７ 反転ＲＥＳＥＴ入力がＣＬＫ信号の立ち上がり端の準備
時間要件を満足すると、反転ＲＥＳＥＴ入力の内部同期
されたバージョン（rsync ）がネゲートする。このネゲ
ーションにより内部リセット・シーケンスが開始され
る。 【０７７２】クロック・サイクル１０ リセット・シーケンスの最後で、内部システム・リセッ
ト（rst ）がネゲートされて、アソシエーション・エン
ジン・システムはユーザ初期化の用意ができる。 【０７７３】セクション４．３．５ ＩＥＥＥ１１４
９．１テスト・アクセス・ポート（ＴＡＰ）タイミング 図１５１は、ユーザがアクセス可能なテスト・ポートの
タイミングを示す。このテスト・ポートは、ＩＥＥＥ１
１４９．１基準に準拠している。１１４９．１インター
フェースの動作を制御する内部状態および状態の移行の
詳細については、ユーザはＩＥＥＥ１１４９．１文書を
参照されたい。ここで示されるタイミング図は、ＴＣＫ
クロック信号に関してＴＡＰとシステム・ピンとの間の
関係を説明する。 【０７７４】クロック・サイクル４および８ すべてのＴＡＰ入力（ＴＤＩ，ＴＭＳ）とシステム入力
（および双方向入力）がＴＣＫ信号の立ち上がり端でラ
ッチされる。 【０７７５】クロック・サイクル３，７および１１ すべてのＴＡＰ出力（ＴＤＯ）とシステム出力（および
双方向出力）が、ＴＣＫ信号の立ち下がり端でイネーブ
ルになる。 【０７７６】セクション５ 特定のトピックスの概要 「アサートする」および「ネゲートする」という用語は
それぞれ、信号，ステータス・ビットまたは同様の装置
を、論理的に真または論理的に偽の状態にすることを指
すために用いられる。論理的に真の状態が論理レベル１
であれば、論理的に偽の状態は論理レベル０になる。ま
た論理的に真の状態が論理レベル０であれば、論理的に
偽の状態は論理レベル１になる。 【０７７７】「バス」という用語は、データ，アドレ
ス，制御またはステータスなどの１つ以上の種々のタイ
プの情報を転送するために用いられる複数の信号を指す
ために用いられる。数字の前にシンボル「＄」またはシ
ンボル「０ｘ」がある場合は、その数字が１６進数また
は１６を底にした形で表されていることを示す。同様に
数字の後に「Ｈ」がつくと、その数字は１６進数または
１６を底にした形で表されていることを示す。数字の前
に「％」というシンボルがある場合は、その数字が２進
数または２を底にした形で表されることを示す。 【０７７８】データ・プロセッサ１０は、命令を記憶す
ることができるが、１つ以上の命令が記憶される様式は
変わることがある。たとえば、命令を記憶するために、
データ・プロセッサ１０は命令キャッシュ２０（図７８
参照）を有することも、ランダム・アクセス・メモリ
（ＲＡＭ）または読み込み専用メモリ（ＲＯＭ）などの
任意のタイプのオンボード・メモリ（たとえばＣＭＡ１
４）を有することもある。あるいは、データ・プロセッ
サ１０は外部ソースから命令を受信して、命令を解読す
ることができるように、受信した命令をバッファまたは
ラッチ回路に短い間記憶することもある。このように命
令の記憶は、恒久的である場合も、一時的である場合
も、きわめて短時間である場合もある。 【０７７９】図面では、同一図内での複数のデータ・プ
ロセッサ１０は、参照番号１０．１，１０．２，１０．
３などを用いて記される（例として図１６を参照）。デ
ータ・プロセッサ１０．１，１０．２，１０．３など
は、ハードウェアについてもソフトウェアについても同
じものである場合、ハードウェアについては同じである
がソフトウェアについては異なっている場合、ハードウ
ェアについてもソフトウェアについても異なっている場
合がある。１０．ｘという用語は、データ・プロセッサ
１０．１，１０．２，１０．３などの任意の１機を指
す。また「アソシエーション・エンジン」または「Ａ
Ｅ」という用語はデータ・プロセッサ１０．ｘを指すた
めに用いられる。 【０７８０】同様に、データ処理システム５５の種々の
実施例は、５５．１，５５．２，５５．３などと示され
る（図１６参照）。５５．ｘという言葉は、データ処理
システム５５．１，５５．２，５５．３などの任意の１
機を指すために用いられる。データ処理システム５７の
種々の実施例は、５７．１，５７．２，５７．３などと
示される。５７．ｘという言葉は、データ処理システム
５７．１，５７．２，５７．３などの任意の１機を指す
ために用いられる。図１６では、データ処理システム５
７はデータ処理システム５５の一部であっても、あるは
データ処理システム５７はそれ自身完全なシステムとし
てのスタンドアロン装置であってもよい。このように任
意のデータ処理システム５７は、データ処理システム５
５の一部となりうる。多くのアプリケーションでは、外
部ＣＰＵ５４を用いるが、これは必須ではない。ＣＰＵ
５４はオンボード・メモリ（図示せず）をもっているこ
とがあり、これによりＲＡＭ５６，ＲＯＭ５８およびデ
ィスク６０は必要がなくなることもある。さらにＣＰＵ
５４がデータ・プロセッサ１０．ｘに直接インターフェ
ースすることができる場合は、インターフェース論理６
２は必要ない。導体６１は、データ・プロセッサ１０．
ｘの種々のイースト・ポートとウェスト・ポートとを結
合するために用いられる。導体６３は、データ・プロセ
ッサ１０．ｘの種々のノース・ポートとサウス・ポート
とを結合するために用いられる。 【０７８１】セクション２．５および表２．３４を見る
と、表２．３４にリストアップされた命令を指す場合に
本書ではマイクロコード，命令およびマイクロコード命
令という用語が交換可能に用いられている。表２．３４
にリストアップされた命令は、アセンブリ言語レベルで
データ・プロセッサ１０をプログラミングするためにソ
フトウェアのプログラマが用いる命令である。 【０７８２】セクション５．１ 飽和保護 本発明の一定の命令は「飽和する」命令である。セクシ
ョン２．５．９，セクション２．５．１９．１および用
語集の定義に、「オーバーフロー」および「飽和」とい
う用語が論じられている。「オーバーフロー」とは、レ
ジスタに記憶される値がそのレジスタが記憶することの
できる最大値を越えている状況を指す（たとえば８ビッ
トのレジスタに％１０００００００１を記憶させようと
する）。「飽和」または「飽和保護」とは、オーバーフ
ローを処理する方法を指し、レジスタ内の値が上位境界
値または下位境界値と置き換えられる。たとえば、８ビ
ットの符号なしの最大境界値を＄ＦＦに置き換える。 【０７８３】図１５３では、本発明の図示された実施例
において、特定の非予備スケーラ命令も飽和命令であ
る。これらは「add 」, 「addsx 」, 「sub 」, 「subs
x 」,「neg 」および「abs 」である。同様に特定の非
予備ベクタ命令も飽和命令である。これらは「vadd」,
「vaddsx」, 「vsub」, 「vsubsx」, 「vneg」および
「vabs」である。これらの飽和命令は、オーバーフロー
があるといつも飽和する（すなわちスケーラ飽和命令に
ついてＳＶビット２１４がアサートされ、ＶＶビット１
０６がベクタ飽和命令についてアサートされた場合）。
ＳＶビット２１４は、スケーラ・プロセス制御レジスタ
（ＳＰＣＲ）２０８に位置している（図５４参照）。Ｖ
Ｖビット１０６は、ベクタ・プロセス制御レジスタ（Ｖ
ＰＣＲ）１０２に位置している（図７４参照）。 【０７８４】飽和スケーラ命令に関しては、オーバーフ
ロー値ＳＶビット２１４がアサートされると、算術演算
動作の結果は上位境界または下位境界により置き換えら
れる。対応するオーバーフロー方向ビットであるＳＰＣ
Ｒレジスタ２０８に位置するＳＤビット２１６が、オー
バーフローが正の方向であったか負の方向であったかを
決定する。オーバーフローの方向により、上位境界また
は下位境界のどちらの境界値がデータ処理動作の結果と
置き替わるために用いられるかが決まる。符号ビットで
ある算術演算制御レジスタ（ＡＣＲ）１７２に位置する
ＳＳＧＮビット１７４は、数字に符号があるかないかを
示す。符号があるかないかにより、上位境界および下位
境界の値が決まる。 【０７８５】飽和ベクタ命令に関しては、オーバーフロ
ー値ＶＶビット１０６がアサートされると、算術演算動
作の結果は上位境界または下位境界により置き換えられ
る。対応するオーバーフロー方向ビットであるＶＰＣＲ
レジスタ１０２に位置するＶＤビット１０８が、オーバ
ーフローが正の方向であったか負の方向であったかを決
定する。オーバーフローの方向により、上位境界または
下位境界のどちらの境界値がデータ処理動作の結果と置
き替わるために用いられるかが決まる。符号ビットであ
る算術演算制御レジスタ（ＡＣＲ）１７２に位置するＶ
ＳＧＮビット１７６は、数字に符号があるかないかを示
す。符号があるかないかにより、上位境界および下位境
界の値が決まる。 【０７８６】「sat 」および「vsat」命令は、飽和以外
のことは実行しない特殊な飽和命令である。「sat 」お
よび「vsat」命令は特に、延長算術演算動作に便利であ
る。一般に、１つの非予備命令が後に続く１つ以上の予
備命令は、延長算術演算動作を実行するために用いられ
る。非予備命令が飽和命令である場合は、非予備飽和命
令により作成された多重バイト結果のうち１バイトは、
オーバーフローがあった場合はすでに調整されている。
しかし、結果が飽和した場合、多重バイト結果の残りの
バイトには不正確な値が含まれる。「sat 」および「vs
at」命令は、多重バイト算術演算動作に対する飽和保護
を行う。 【０７８７】図１５２は、「sat 」命令を用いてスケー
ラ・エンジン２６のレジスタに対する飽和保護が行える
例を示す。「vsat」命令は、ベクタ・エンジン９のレジ
スタに関して同じ飽和関数を実行する。図１５２に示す
例では、命令の目的はレジスタ・グループ（Ｇ０，Ｇ
１，Ｇ２）に記憶されている３バイトのデータ値を、レ
ジスタ・グループ（Ｇ３，Ｇ４，Ｇ５）に記憶されてい
る３バイトのデータ値に加えて、レジスタ・グループ
（Ｇ３，Ｇ４，Ｇ５）に記憶されている３バイトの結果
がオーバーフローがあった場合に飽和するようにするこ
とである。 【０７８８】 addp Ｇ２，Ｇ５ 予備Ｇ２をＧ５に加える （不飽和add 動作） addp Ｇ１，Ｇ４ 予備Ｇ１をＧ４に加える （不飽和add 動作） add Ｇ０，Ｇ３ 非予備Ｇ０をＧ３に加える （飽和add 動作） sat Ｇ４ Ｇ４に飽和保護を実行 （オーバーフローに基づいてＧ４の値を修正） sat Ｇ５ Ｇ５に飽和保護を実行 （オーバーフローに基づいてＧ５の値を修正） 【０７８９】「add Ｇ０，Ｇ３」命令の実行の終了時に
は、レジスタ・グループ（Ｇ３，Ｇ４，Ｇ５）には部分
的に飽和した結果が含まれ、オーバーフロー値ＳＶビッ
ト２１４はオーバーフローがあったことを示す。対応す
るオーバーフロー方向ビット，ＳＤビット２１６は、オ
ーバーフローが正の方向であったことを示す。符号ビッ
トＳＳＧＮビット１７４は、この例では数字に符号がな
いことを示す。「satＧ４」命令は、オーバーフロー値
とオーバーフロー方向ビットと符号ビットとを用いて飽
和が正の方向に起こったことと、上位境界値＄ＦＦをレ
ジスタＧ４に記憶して誤った結果＄３４と置き替えねば
ならないこととを判断する。「sat Ｇ５」命令は、オー
バーフロー値とオーバーフロー方向ビットと符号ビット
とを用いて飽和が正の方向に起こったことと、上位境界
値＄ＦＦをレジスタＧ５に記憶して誤った結果＄３３と
置き替えねばならないこととを判断する。 【０７９０】セクション５．２ データ・プロセッサ間
の通信：スイッチとタップ 図１３２と図７８を見ると、スイッチ４２によりデータ
はデータ・プロセッサ１０を流れることができ、タップ
４０によりデータはデータ・プロセッサ１０に受信され
ラッチされる。図１６では、タップとスイッチを用い
て、データ・プロセッサ１０のアレイを用いるシステム
内でのスケーリングを可能にすることができる。スイッ
チは、転送されているデータがデータ・プロセッサ１０
による内部介入なしにデータ・プロセッサ１０を横断す
ることを可能にする。タップは、データ・プロセッサ１
０のポートに到着したデータがデータ・プロセッサ１０
の入力データ・レジスタ（ＩＤＲ）１８にコピーされる
ことを可能にする。 【０７９１】データ・プロセッサ１０がアレイ内で隣接
していない場合に、２機（またはそれ以上）のデータ・
プロセッサ１０が通信するためには、データ・プロセッ
サ１０をつなぐスイッチは閉じていなければならない
（すなわち導電モードにある）。これでスイッチによ
り、あるデータ・プロセッサ１０は他のデータ・プロセ
ッサ１０に対して、２機の通信を行うデータ・プロセッ
サ１０の間にあるデータ・プロセッサを介入せずにデー
タを送ることができる。好適な実施例においては、タッ
プによりデータ・プロセッサ１０は、任意のポートにつ
いたデータを捕捉することができる。 【０７９２】ポート（ノース，サウス，イーストおよび
ウェスト）の数と、スイッチ（４２．１，４２．２）の
数と、タップ（４０．１，４０．２，４０．３，４０．
４）の数とは互いに独立していることに注意すること。
本発明の代替の実施例では、さまざまな数のポート，ス
イッチおよびタップを持つことができる。たとえば、デ
ータ・プロセッサ１０は、より少ない数またはより多く
の数のポートを持つことができ、各ポートに１つのタッ
プがある必要はなく、１つのポートを複数のスイッチに
結合してもよい。各スイッチはタップや他のスイッチと
は独立して動作することができ、各タップはスイッチや
他のタップとは独立して動作することができる。 【０７９３】好適な実施例に図示されたスイッチは双方
向であるが、一方向スイッチを用いることもできる。た
とえば１つの双方向スイッチの代わりに、２つの一方向
スイッチを用いてもよい。一方向スイッチが用いられる
場合には、データの流れの方向を決めるために用いるこ
とのできる別の制御ビットを追加してもよい。スイッチ
は、任意のタイプのアナログまたはデジタル回路構成、
たとえば合成論理または逐次論理を用いて実現すること
ができる。実際にスイッチとタップを構築するために必
要な特定の回路構成は、当業者には周知である。 【０７９４】図示された実施例においては、スイッチが
導電モードにある（接続されている）ときは、デジタル
・データはスイッチの一端からスイッチの他端へと転送
される。そのためスイッチを通じて、あるポートから他
のポートへとデータを伝えることができる。スイッチが
非導電モードにある（接続が分離されている）ときは、
デジタル・データはスイッチの一端からスイッチの他端
へと転送されない。そのために、スイッチを通じてある
ポートから他のポートへとデータを伝えることができな
い。 【０７９５】図２６，表２．１０および図７８を見る
と、ポート制御レジスタ（ＰＣＲ）５２は、スイッチお
よびタップを制御するために用いられる制御ビットを含
む。ＰＣＲ５２のビット０〜６は、データ・プロセッサ
１０により実行される特定の命令によるシステム・リセ
ットと、外部プロセッサ（たとえば図１６のＣＰＵ５
４）からのホスト・アクセスとにより変更することがで
きる。転送されているデジタル・データそのものは、経
路決定情報を持つ必要がないことに留意されたい。その
ためデジタル・データそのものは、どのデータ・プロセ
ッサ（群）１０がデジタル・データを受信およびラッチ
するかを示す必要はない。 【０７９６】データ・プロセッサ１０が命令を実行して
いる間に、ソフトウェア・プログラムがＰＣＲ５２のビ
ット０〜６をダイナミックに修正できることに留意され
たい。ソフトウェア・プログラムは、命令キャッシュ２
０内またはオンボード・メモリ（図示せず）に位置する
データ・プロセッサ１０内の内部プログラムであって
も、ＣＰＵ５４，ＲＡＭ５６，ＲＯＭ５８またはディス
ク６０のいずれかに位置する外部プログラムであっても
よい。データ・プロセッサ１０は、ポート間でのデータ
転送を行うために、いかなる命令も実行する必要がない
こと、アクティブ制御を行使する必要がないことに留意
されたい。 【０７９７】ＰＣＲ５２の制御ビットにより、データ・
プロセッサ１０の通信構造を種々のシステム・コンフィ
ギュレーションのために変更したり、データ・プロセッ
サ１０が命令を実行している間にダイナミックに変更す
ることができる。そのため、スイッチおよびタップ・ア
ーキテクチャはユーザに対して、単独のハードウェア接
続またはハードウェア導体を変更する必要なしに、ソフ
トウェアを通じてデータ・プロセッサ１０のアレイを全
体的に再コンフィギュレーションする能力を提供する。 【０７９８】図１３２では、ノース・ポート・ピン４４
が、スイッチ回路４２．１を介してサウス・ポート・ピ
ン４８に選択的に結合され、ウェスト・ポート・ピン５
０がスイッチ回路４２．２を介してイースト・ポート・
ピン４６に選択的に結合されている。ノース・ポート・
ピン４４は、タップ回路４０．１を介して入力データ・
レジスタ（ＩＤＲ）１８に選択的に結合されている。イ
ースト・ポート・ピン４６は、タップ回路４０．２を介
して入力データ・レジスタ（ＩＤＲ）１８に選択的に結
合されている。サウス・ポート・ピン４８は、タップ回
路４０．３を介して入力データ・レジスタ（ＩＤＲ）１
８に選択的に結合されている。ウェスト・ポート・ピン
５０は、タップ回路４０．４を介して入力データ・レジ
スタ（ＩＤＲ）１８に選択的に結合されている。 【０７９９】 セクション５．３ 多重ポート・データ・プロセッサ 図１５４，図１５５，図１５６，図１５７，図１５８，
図１５９および図１６０では、データ・プロセッサ１０
は２つの動作モードのいずれか１つ、すなわち「ストッ
プ」モードおよび「ラン」モードにいることができる。
「ストップ」モードは、「ホスト」モードとも呼ばれ
る。本発明の図示された実施例においては、動作モード
はデータ・プロセッサ１０に対する入力により選択され
る。Ｒ／反転Ｓ集積回路ピン８０（図１８参照）の論理
レベルを用いて、データ・プロセッサ１０がストップ・
モードにあるのか、ラン・モードにあるのかを判断す
る。ストップ・モードでは、外部からアクセスできるデ
ータ・プロセッサ１０内のすべてのレジスタが外部アク
セス可能である；またデータ・プロセッサ１０は命令を
実行していない。ラン・モードでは、外部からアクセス
できるデータ・プロセッサ１０内のすべてのレジスタ
は、ＩＤＲレジスタ１８（図７８参照）を除き、外部ア
クセスに用いることはできない。またデータ・プロセッ
サ１０は命令をフェッチし、解読して、実行することが
できる。 【０８００】図示された実施例のノース，サウス，イー
ストおよびウェスト・ポートは、動作モードにより異な
る目的を果たし、異なる機能を行う。同様に信号と集積
回路ピンも、動作モードにより異なる目的を果たし、異
なる機能を行うものがある（表２．２参照）。 【０８０１】ラン・モードでは、行列選択信号よりも、
スイッチおよびタップを用いてポートを通じた通信を制
御する。本発明の図示された実施例では、スイッチ４
２．１と４２．２とが、タップ４０．１，４０．２，４
０．３，４０．４（図１３２参照）と共に用いられて、
データ・プロセッサ１０が他の外部データ・プロセッサ
１０との通信および／またはラン・モードでのホスト・
データ・プロセッサ５４との通信を行うことを可能にす
る。図示された実施例では、反転ＲＯＷ集積回路ピン８
２と反転ＣＯＬ集積回路ピン８４（図１８参照）は、ラ
ン・モードで列または行選択信号を受信するために用い
られない。 【０８０２】ストップ・モードでは、スイッチおよびタ
ップよりも、行列選択信号が用いられてポートを通じた
通信を制御する。図示された実施例では、列選択信号は
反転ＣＯＬピン８４により受信され、行選択信号は反転
ＲＯＷピン８２により受信される。本発明の図示された
実施例においては、ストップ・モードでは、スイッチ４
２．１と４２．２はタップ４０．１，４０．２，４０．
３，４０．４（図１３２参照）と共に用いられない。 【０８０３】ストップ・モードでは、データ・プロセッ
サ１０は列選択信号と行選択信号とを用いて、情報を伝
えるか否か、また情報を記憶する、あるいは情報を引き
出すか否かを決める。行選択ピンも列選択ピンもアサー
トされていない場合は、データ・プロセッサ１０は情報
を伝えることもしない。しかし行選択ピン（反転ＲＯＷ
ピン８２）または列選択ピン（反転ＣＯＬピン８４）の
どちらか一方だけがアサートされている場合は、データ
・プロセッサ１０は情報を伝えるが、情報を記憶した
り、オリジナル・ソースとして機能することはしない。
また行選択信号と列選択信号の両方がアサートされてい
る場合は、データ・プロセッサ１０は情報を伝え、情報
を格納するか、情報のオリジナル・ソースとして機能す
る。 【０８０４】データ・プロセッサ１０がストップ・モー
ドにあるときは、選択できるアクセス・モードは２つあ
る：すなわちランダム・アクセス・モードとストリーム
・アクセス・モードである。アクセス・モードにより、
データ・プロセッサ１０内部のリソースがアクセスされ
る方法が決まる。本発明の図示された実施例では、アク
セス・モードはデータ・プロセッサ１０に対する入力に
よって選択される。ＯＰ集積回路ピン９４（図１８参
照）の論理レベルを用いて、データ・プロセッサ１０が
ランダム・アクセス・モードでアクセスされるか、スト
リーム・アクセス・モードでアクセスされるかが決定さ
れる。 【０８０５】ランダム・アクセス・モードでは、データ
・プロセッサ１０内のどの単独の内部アドレス・ロケー
ションがアクセスされるかを指定するには、アドレスを
外部からデータ・プロセッサ１０に供給しなければなら
ない。外部から供給されたアドレスは、ノース・ポート
とウェスト・ポートの両方でデータ・プロセッサ１０に
受信される。図示された実施例では、ランダム・アクセ
ス・モードを用いて一度に１つのデータ・プロセッサ１
０にしかアクセスしない。 【０８０６】ストリーム・アクセス・モードでは、デー
タ・プロセッサ１０に対してアドレスが外部から供給さ
れることはない。その代わりに、データ・プロセッサ１
０は情報転送のためのアドレスを１つ以上内部で生成し
なければならない。またデータ・プロセッサ１０がスト
リーム・アクセス・モードにあるときには、任意のバイ
ト数のデータをデータの「ストリーム」として、データ
・プロセッサ１０内外に転送することができる。図示さ
れた実施例では、ストリーム・アクセス・モードを用い
て、一度に１つ以上のデータ・プロセッサ１０にアクセ
スすることができる。 【０８０７】データ・プロセッサ１０がストップ・モー
ドのあるときには、いくつかのレジスタが特殊な関数を
実行することも、あるいは用いられるだけの場合もあ
る。本発明の図示された実施例では、データ・プロセッ
サ１０がストップ動作モードにあり、ストリーム・アク
セス・モードにある場合は、オフセット・アドレス・レ
ジスタ＃１（ＯＡＲ１）９６，オフセット・アドレス・
レジスタ＃２（ＯＡＲ２）９８，深さ制御レジスタ＃１
（ＤＣＲ１）９７，深さ制御レジスタ＃２（ＤＣＲ２）
９９，ホスト・ストリーム選択レジスタ（ＨＳＳＲ）１
００およびホスト・ストリーム・オフセット・レジスタ
（ＨＳＯＲ）２２２が用いられる。 【０８０８】セクション５．４ データ・プロセッサに
おける延長動作 データ・プロセッサによく見られる問題点は、１つの算
術演算論理ユニット（ＡＬＵ）のサイクル内で使用可能
なＡＬＵにより対応できるものよりも幅の広い、すなわ
ちビット数の多いデータに関して算術計算を実行しなけ
ればならないことである。たとえば、１６ビットのＡＬ
Ｕを用いて２個の３２ビットのデータ値を加算すること
が求められることも珍しいことではない。従来技術によ
るデータ・プロセッサは、１つの「キャリー」または
「拡張」ビットを設け、２つのバージョンの計算命令を
設けて、キャリー・ビットを命令に対する入力として用
いる（たとえば「加算」と「キャリーのある加算」，
「減算」と「ボローのある減算」，「右へのシフト」と
「拡張のある右へのシフト」など）か否かを指定するこ
とによりこのような拡張算術演算に対応するのが普通で
ある。この従来の方法は、限られた範囲の動作には充分
であるが、その他の延長動作には充分に対応しない。拡
大された範囲の延長動作に効率的に対応する方法が必要
とされた。 【０８０９】従来の技術による単一拡張ビット法により
充分に対応できない延長動作の例としては、次のような
ものがある：（１）異なる長さを持つ２個の２の補数の
加算（短いほうの数を符号拡張しなければならない）；
（２）異なる長さを持つ２個の２の補数の減算（短いほ
うの数を符号拡張しなければならない）；（３）２個の
延長された数の最小値の計算（符号つきの場合もなしの
場合もある）；（４）２個の延長された数の最大値の計
算（符号つきの場合もなしの場合もある）；（５）２個
の延長された数の比較（符号つきの場合もなしの場合も
ある）とその結果を用いた条件分岐またはその他の条件
付き動作の制御；および（６）延長疑似乱数の計算。 【０８１０】拡大された範囲の延長動作に効率的に対応
する方法が必要とされた。本発明は、拡大された範囲の
延長動作に効率的に対応するだけでなく、加算，減算お
よびシフト動作にも対応する。本発明には、データ・プ
ロセッサにより実行される新規の命令と、この新しい命
令を実行するためのデータ・プロセッサの回路構成とが
含まれる。 【０８１１】本発明は延長動作を実行する新しい命令を
用いる。新規の命令は、２つのバージョンの命令、すな
わち「予備」バージョンの命令と「非予備」バージョン
の命令とを用いて実際に実現することができる。本発明
においては、異なるバージョンの新規命令を用いて、命
令の結果として拡張ビットがどのように修正されるかを
決める；異なるバージョンの命令は、１つの拡張ビット
が入力として用いられるか否かを決定するために用いら
れることはない。従来の技術では、異なるバージョンの
命令を用いて１つの拡張ビットを、命令の出力ではな
く、命令に対する入力として用いるか否かを指定してい
たことに注目されたい。さらに、新規の命令は、それぞ
れが異なる命令のために異なる関数を行う２個の拡張ビ
ットを用いる。固定されたキャリー・ビットまたはボロ
ー・ビットはなく、固定されたシフト拡張ビットもな
い。 【０８１２】図５４，表２．２９，図７４および表２．
３１では、ある実施例において、データ・プロセッサ１
０が２個の拡張ビット、すなわちＸ０，Ｘ１を有する。
「Ｘ０」，「ｘＸ０」という用語は、スケーラ・エンジ
ン２６内のスケーラ・プロセス制御レジスタ（ＳＰＣ
Ｒ）２０８に位置するＳＸ０ビット２１０またはベクタ
・エンジン９内のベクタ・プロセス制御レジスタ（ＶＰ
ＣＲ）１０２に位置するＶＸ０ビット１０４のいずれか
を表すために交換可能に用いられる。同様に、「Ｘ
１」，「ｘＸ１」という用語は、スケーラ・エンジン２
６のＳＰＣＲレジスタ２０８に位置するＳＸ１ビット２
１２またはベクタ・エンジン９のＶＰＣＲレジスタ１０
２に位置するＶＸ１ビット１０５のいずれかを表すため
に交換可能に用いられる。 【０８１３】データ・プロセッサ１０により実行される
命令の多くは、拡張ビットＸ０およびＸ１の両方を無条
件にデフォルト状態（図示された実施例においては論理
状態０）にクリアして、「ナル」拡張データを知らせ
る。しかし、「予備」命令と呼ばれる特定の命令は選択
的に拡張ビットを修正することがある。延長計算は、通
常１つ以上の予備命令を用いる。各予備命令は、選択的
に拡張ビットを修正して、その後の命令のための拡張デ
ータを生成する。通常は、一連の１つ以上の予備命令の
後には、１つの非予備命令が続く。この非予備命令が拡
張ビットをそのデフォルトまたはネゲートされた状態に
戻す。図示された実施例ではこれは論理０状態である。 【０８１４】予備命令も非予備命令も、拡張ビットを入
力として用いるが、デフォルト拡張ビット・コード％０
０を入力としては無視するように設計されている。拡張
データの解釈は、実行されている延長動作の種類に依存
する。これについては以下に説明する。さまざまなカテ
ゴリの拡張動作と新しい命令とを説明する。説明のため
に、ＡＬＵは１バイト幅と想定する。しかし、同じ拡張
方法を任意の幅のＡＬＵに適用することができる点に注
目することが重要である。 【０８１５】加算および減算動作について説明する。加
算および減算動作に関しては、拡張ビットＸ０がキャリ
ーまたはボロー情報を表す；拡張ビットＸ１は拡張デー
タを生成する予備命令のためのソース・オペランドの符
号ビットを表す。拡張ビットＸ１のこの符号情報はその
後の「加算符号拡張」命令により用いられて、長さの短
いほうの数を符号拡張して、異なる長さを持つ符号を持
つ２個の２の補数の加算を正確に終了する。 【０８１６】図１６１は、４つの命令「addp」，「add
p」，「addsxp」および「addsx 」の列の実行を示す
が、これらは異なる長さを有する符号を持つ２個の２の
補数の加算動作を実行するために用いられる。図１６１
は、レジスタ・ペア（Ｇ１，Ｇ０）に含まれる２バイト
の数の、４個のレジスタ・グループ（Ｇ５，Ｇ４，Ｇ
３，Ｇ２）に含まれる４バイトの数への加算を示す。こ
の加算動作の結果は、レジスタ・グループ（Ｇ５，Ｇ
４，Ｇ３，Ｇ２）に入れられる。４命令コード・シーケ
ンスは、以下の順序でデータ・プロセッサ１０により実
行される。 【０８１７】 addp Ｇ０，Ｇ２ ；Ｇ０をＧ２に予備加算 （拡張ビットを生成） addp Ｇ１，Ｇ３ ；Ｇ１をＧ３に予備加算 （拡張ビットを生成） addsxp Ｇ４ ；Ｇ４に符号拡張予備加算 （拡張ビットを生成） addsx Ｇ５ ；Ｇ５に符号拡張加算 （拡張ビットをクリア） 【０８１８】結果の計算はサンプル値を用いて図１６１
に示されている。最初に、２個の拡張ビットＸ０，Ｘ１
はその前の非予備命令によりネゲートされているか、あ
るいはデフォルト状態に置かれているものとする。拡張
ビットＸ０は加算動作に関してはキャリー・ビットとし
て働き、減算動作に関してはボロー・ビットとして働く
ことに注目されたい。拡張ビットＸ１は、それを生成す
る予備命令のソース・オペランドの符号ビットまたは最
上位ビットを反映する。「addp」命令は、着信Ｘ１ビッ
トを無視して、Ｘ０ビットをキャリー入力として用い
る。２番目の「addp」命令のＸ１出力は、レジスタＧ１
にある短いほうのソース・オペランドの符号ビットを反
映する。拡張ビットＸ１のこの符号情報は、「addsxp」
命令により用いられて、＄００に対して適切な符号拡張
値、図示された例では＄ＦＦを選択する。「addsxp」命
令は拡張ビットＸ１を変更しないままの状態に残すの
で、同様に後続の「addsx 」命令は正しい符号拡張値を
選択することができる。 【０８１９】セクション２．５．９，セクション２．
５．１９．１および用語集の飽和の定義を参照すると、
「オーバーフロー」および「飽和」という用語が説明さ
れている。「オーバーフロー」とは、レジスタに記憶さ
れる値がそのレジスタが記憶することのできる最大値を
越えている状況を指す（たとえば８ビットのレジスタに
＄１ＦＦを記憶させようとする）。「飽和」とは、オー
バーフローを処理する方法を指し、レジスタ内の値が上
位境界値または下位境界値と置き換えられる。たとえ
ば、８ビットの符号なしの最大境界値を＄ＦＦに置き換
える。 【０８２０】非予備命令「add 」および「vadd」は飽和
命令で、予備命令「addp」および「vaddp 」は不飽和命
令である。スケーラ「add 」命令に関しては、オーバー
フロー値であるＳＰＣＲレジスタ２０８のＳＶビット２
１４がアサートされると、加算動作の結果が上位境界ま
たは下位境界と置き換えられる。対応するオーバーフロ
ー方向ビットであるＳＰＣＲレジスタ２０８のＳＤビッ
ト２１６により、オーバーフローが正の方向であったか
負の方向であったかが決まる。オーバーフローの方向
は、データ処理動作の結果を上位境界と下位境界のどち
らの境界値で置き換えるかを決める。符号ビットである
算術演算制御レジスタ（ＡＣＲ）１７２に位置するＳＳ
ＧＮビット１７４は、その数字に符号があるかないかを
示す。数字に符号があるかないかにより、上位境界およ
び下位境界の値が決まる。 【０８２１】ベクタ「vadd」命令に関しては、オーバー
フロー値であるＶＰＣＲレジスタ１０２内にあるＶＶビ
ット１０６がアサートされると、加算動作の結果が上位
境界または下位境界と置き換えられる。対応するオーバ
ーフロー方向ビット、ＶＰＣＲレジスタ１０２のＶＤビ
ット１０８により、オーバーフローが正の方向であった
か負の方向であったかが決まる。オーバーフローの方向
は、データ処理動作の結果を上位境界と下位境界のどち
らの境界値で置き換えるかを決める。符号ビット、算術
演算制御レジスタ（ＡＣＲ）１７２のＶＳＧＮビット１
７６は、その数字に符号があるかないかを示す。数字に
符号があるかないかにより、上位境界および下位境界の
値が決まる。 【０８２２】最小値動作および最大値動作を説明する。
最小値動作および最大値動作に関しては、多重バイト計
算は最上位バイトで始まり、最下位バイトまで進む。多
重バイト最小値および最大値動作の間は、２個の拡張ビ
ットを用いて次の条件を区別する：（１）ソース・オペ
ランドがデスティネーション・オペランドを越えること
がすでにわかっており、その後行われる、より下位のバ
イトの比較の結果が関連しなくなる；（２）デスティネ
ーション・オペランドが、ソース・オペランドを越える
ことがすでにわかっており、その後行われる、より下位
のバイトの比較が関連しなくなる；および（３）ソース
・オペランドとデスティネーション・オペランドとが高
次のバイトではこれまでのところ等しく、より下位のバ
イトの比較を続けて、どちらのオペランドが大きいかを
決定しなければならない。 【０８２３】比較と条件付きテストについて説明する。
多重バイト比較に基づくテストでは、計算は最上位バイ
トで始まり、最下位バイトまで進む。最小値動作および
最大値動作に関するものと同じ３つの条件を区別するた
めに、拡張ビットが用いられる。本発明のある実施例に
おいては、１つのタイプの比較予備命令をいくつかのタ
イプの異なる非予備条件付き命令と共に用いて、等し
い，大きい，小さいなどの異なる条件動作基準をテスト
する。 【０８２４】疑似乱数生成について説明する。疑似乱数
生成動作に関しては、右シフト線形帰還シフト・レジス
タ・タイプの技術である多重バイト計算は最上位バイト
から始まり、予備命令を用いて最下位バイトまで進むこ
とを前提とする。最後に、最上位バイトの最上位ビット
の最終調整を行うために、１つの非予備命令の実行が必
要になる。疑似乱数計算中は、１つの拡張ビットが多重
バイト右シフト動作のキャリー・ビットとして働き、他
の拡張ビットは「１のタリー」動作がこれまで奇数個の
１にあったか偶数個の１にあったかを示す。あるいは、
等価の左シフト線形帰還シフト・レジスタ・タイプの技
術を、最下位バイトから最上位バイトまで進む多重バイ
ト計算に用いることもできる。この場合は、最下位ビッ
トに対する最終調整は、終了の非予備命令として「add
」命令により実行することができる。 【０８２５】図１６２，図１６３および図１６４は、さ
まざまな予備命令および非予備命令の実行に関わるステ
ップを示す。本発明の代替の実施例には、これより多く
の数，少ない数または異なる予備命令および非予備命令
があることもある。図１６２は、あるシフト命令の実行
に関するステップを示す。図１６３は、ある比較命令の
実行に関するステップを示す。図１６４は、ある算術演
算命令の実行に関するステップを示す。本発明の図示さ
れた実施例では、左シフト予備命令「lshftp」が、add
予備命令「addp」を用いて実現されている点に注目され
たい。 【０８２６】セクション５．５ データ・プロセッサに
おけるデータ移動動作 ベクタを用いるデータ・プロセッサによく起こる問題
は、ベクタの要素の和または合計を計算する必要がある
ことである。アプリケーションによっては、スケーラ結
果（すなわちすべてのベクタ要素の合計）だけが必要に
なることがある。また、累積和のベクタを計算しなけれ
ばならないアプリケーションもある。ベクタ要素を１つ
の全体集合値または蓄積部分集合のベクタに合成する必
要は、加算だけに限られない。最小値および最大値など
の他の集合動作もアプリケーションによっては必要にな
る。ベクタ要素を１つの全体集合値に合成するためのよ
り効果的な方法とメカニズムが必要になる。 【０８２７】従来の技術と同様に、本発明はベクタの要
素の総和を計算する；さらに、本発明は同時に累積和の
ベクタも計算する。本発明においては、ベクタの要素の
総和は蓄積和ベクタの最終コンポーネントであることに
注目されたい。本発明は、従来の技術に比べて費用効果
が優れている方法で、高速のＳＩＭＤ式（単一命令複数
データ式）並行計算を用いる。本発明は新しい命令と、
その新しい命令を実行するための関連の回路構成とを含
む。 【０８２８】従来の技術には、ベクタの要素の和を計算
するために「回帰倍加（recursivedoubling）」と呼ば
れる並行アルゴリズムがある。図１６５（従来の技術）
は、８個の要素を持つベクタの要素の和を計算するため
にこの回帰倍加アルゴリズムをどのように実現するかを
示す。処理要素＃０は値「Ａ」を記憶するところから始
まり、処理要素＃１は値「Ｂ」を記憶するところから始
まり、処理要素＃２は値「Ｃ」を記憶するところから始
まり、処理要素＃３は値「Ｄ」を記憶するところから始
まり、処理要素＃４は値「Ｅ」を記憶するところから始
まり、処理要素＃５は値「Ｆ」を記憶するところから始
まり、処理要素＃６は値「Ｇ」を記憶するところから始
まり、処理要素＃７は値「Ｈ」を記憶するところから始
まることに留意されたい。 【０８２９】図１６５の左から２番目の列に図示される
ように、ベクタ要素が対になり、各対に関して第１組の
中間和が計算される。この第１組の中間和は並行処理ハ
ードウェアで同時に計算される。左から３番目の列に
は、第１組の中間和が同様に対になり合計されて、第２
組の中間和が、４個の元のベクタ・コンポーネントのグ
ループにつき１つずつ作成される。左から４番目の列で
は、第２組の中間和が同様に対になり、合計されて、ベ
クタの要素の総和すなわち「Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋
Ｇ＋Ｈ」を１つ作成する。 【０８３０】この従来の技術による回帰倍加アルゴリズ
ムは、従来のＳＩＭＤ式並行コンピュータ上で実行する
ようにプログラミングされており、アルゴリズムの各ス
テップには次のようなサブステップが必要になる：すな
わち［サブステップ＃１］前回のステップから得られた
合計のベクタのコピーを作る（あるいはこれが第１ステ
ップの場合は元のベクタのコピー）；［サブステップ＃
２］このベクタのコピーをベクタのシフトされていない
コピーに関して２(i-1) だけシフトする（「ｉ」はステ
ップ番号；このシフトは２(i-1) 要素位置だけシフトさ
せるものであって、各要素内で(i-1) ビット位置だけシ
フトさせるものではない点に注意）；および［サブステ
ップ＃３］ベクタのシフトされていないコピーをシフト
されたコピーのベクタに加えることによりベクタ加算を
実行する。図１６５では、アルゴリズムの第１ステップ
は３つのサブステップ１，２，３を必要とする。アルゴ
リズムの第２ステップは３つのサブステップ４，５，６
を必要とする。そして、アルゴリズムの第３ステップは
３つのサブステップ７，８，９を必要とする。 【０８３１】しかし、従来技術によるこの回帰倍加アル
ゴリズムは、次のような欠点を持つ。第１にアルゴリズ
ムの各ステップについていくつかの命令が必要である
（図１６５に図示）。第２に、上記サブステップ＃１に
より作成されるベクタの複写により第２ベクタ・レジス
タまたは同等のベクタ一時空間が消費される。第３に、
従来のＳＩＭＤプロセッサでは、上記サブステップ＃２
のベクタ・シフト動作は２(i-1) 個の連続ステップを必
要とするか、あるいは１つのステップで多重プレースの
シフトを実行することができる比較的高価な相互接続ネ
ットワークを処理要素が通過することが必要になる。そ
して最後に、従来技術による回帰倍加アルゴリズムの多
くは、総計（すなわちベクタの要素の総和）しか作成せ
ず、あるアプリケーションに必要とされる蓄積和のベク
タを作成しない。 【０８３２】本発明は、ベクタ・オペランドのデータ移
動動作を実行する便利な方法とメカニズムとを実現す
る。この方法とメカニズムは、データ移動動作と種々の
タイプの計算とを任意に組み合わせることもできる。 【０８３３】本発明の図示された実施例では、ベクタ・
オペランドの種々のデータ移動動作を実行するために次
の命令が用いられる：「dadd」，「daddp 」，「dmi
n」，「dminp 」，「dmax」，「dmaxp 」，「dsrot 」
および「drotmov 」。「drotmov命令については表２．
４２，図８５およびセクション２．５．１１．１を参照
のこと。「dsrot 」命令については表２．４２，表２．
４３およびセクション２．５．１１．２を参照のこと。
「dadd」，「daddp 」，「dmin」，「dminp 」，「dma
x」および「dmaxp 」命令については、表２．４４，表
２．４６およびセクション２．５．１２．２を参照のこ
と。 【０８３４】セクション５．５．１ 命令「dadd」，
「daddp 」，「dmin」，「dminp 」，「dmax」および
「dmaxp 」 本発明は、「下向きadd 」と呼ばれるネモニック「dad
d」を有する新規のＳＩＭＤコンピュータ命令を設ける
ことにより、従来の回帰倍加アルゴリズムの欠点を克服
する。「dadd」命令には、下向きシフトの量を指定する
ものとベクタ・レジスタ番号を指定するものの２つのフ
ィールドが含まれる（表２．４４参照）。 【０８３５】図１６６，図１６７，図１６８および図１
６９では、命令「dadd ＃Ｎ, vreg2」が次のように機能
する。加算は処理要素（ＰＥ）１６の半分、すなわち、
それぞれの処理要素番号のビット位置「Ｎ」のものにし
か行われない（最下位ビット位置を０とカウントす
る）。このタイプの各処理要素は、上の処理要素から伝
えられた値をローカル・ベクタ・データ・レジスタ１２
８（図７３参照）に加える。ノーテイションＶ［ｘ］と
Ｖｎはいずれも、任意のベクタ・データ・レジスタ１２
８を表すために用いられる。このタイプではない処理要
素は、Ｖ［ｘ］レジスタの値を変わらないままにする。
処理マスクであるＶＴビット１１０（図７４および表
２．３１参照）を通常の方法で用いて任意の処理マスク
に記憶する結果を抑制することができる。そうでない場
合はＶ［ｘ］レジスタ１２８が修正される。マルチプレ
クサ（ＭＵＸ）３１０，３１２，３１４，３１６，３１
８，３２０，３２２，３２４は、処理要素１６が転送さ
れるデータ値のソースとして機能するか否か、または代
わりに処理要素１６が受信したデータ値を伝えるか否か
を選択するために用いられる。 【０８３６】処理要素１６がその処理要素番号の「Ｎ」
個の最下位ビットにすべて１を持っていると、そのＶ
［ｘ］レジスタの値は下の処理要素に伝えられる。処理
要素１６がビット位置「Ｎ」に１を持っていると、上の
処理要素から受信した値を伝える。「Ｎ」が０の場合
は、各処理要素はＶ［ｘ］レジスタの値を下の処理要素
に伝える。ＶＴビット１１０は、処理要素が下の隣接要
素にどの値を与えるかについては影響を持たない。最後
の処理要素が最初の処理要素に値を伝えるか否かという
ことは関係ない。これは上から第１処理要素に伝えられ
た値は、どのような「Ｎ」値が指定されていても用いら
れることがないためである。 【０８３７】処理要素「＃（ｘ＋１）］がその計算の結
果を記憶しない場合（すなわちビット位置「Ｎ」が
０）、処理要素［＃ｘ］は上から、すなわち処理要素
［＃（ｘ−１）］からデータを伝えるか、あるいはＶ
［ｘ］レジスタ１２８からデータを得る。このため、デ
ータを伝えるためにいくつかの処理要素が必要になり、
データを引き出すためにいくつかの処理要素が必要にな
り、他の処理要素は下の処理要素がビット位置「Ｎ」に
０を持つためにそのいずれかを行うことができる。 【０８３８】次の例は、「dadd」命令をベクタ・データ
・レジスタ１２８，Ｖ［０］に４回用いて、１６要素の
ベクタを元の要素の蓄積和と効果的に入れ替える方法を
示す。「dadd」命令を「Ｍ」回用いると、２M 処理要素
境界で始まる合計２M 要素のサブベクタを充分に合計で
きる。また、「dadd」命令を同じようにＭ回用いると、
２M 境界で始まる２M の連続要素よりも少ないサブベク
タを合計するには充分である点にも注目されたい。最後
に、「処理マスク」、すなわち図示された実施例ではＶ
Ｔビット１１０を用いて、グループ内の要素に関する計
算結果に影響を与えずに、２M 要素のグループのそこで
要素の修正を抑制することができることにも注目された
い。 【０８３９】命令 dadd #0, V0 dadd #1, V0 dadd #2, V0 dadd #3, V0 【０８４０】 ＰＥ＃ 初期値 dadd #0 後 dadd #1 後 0000 X0 X0 X0 0001 X1 (X0)+X1 X0+X1 0010 X2 X2 (X0+X1)+X2 0011 X3 (X2)+X3 (X0+X1)+X2+X3 0100 X4 X4 X4 0101 X5 (X4)+X5 X4+X5 0110 X6 X6 (X4+X5)+X6 0111 X7 (X6)+X7 (X4+X5)+X6+X7 1000 X8 X8 X8 1001 X9 (X8)+X9 X8+X9 1010 X10 X10 (X8+X9)+X10 1011 X11 (X10)+X11 (X8+X9)+X10+X11 1100 X12 X12 X12 1101 X13 (X12)+X13 X12+X13 1110 X14 X14 (X12+X13)+X14 1111 X15 (X14)+X15 (X12+X13)+X14+X15 【０８４１】 ＰＥ＃ dadd #2 後 0000 X0 0001 X0+X1 0010 X0+X1+X2 0011 X0+X1+X2+X3 0100 (X0+X1+X2+X3)+X4 0101 (X0+X1+X2+X3)+X4+X5 0110 (X0+X1+X2+X3)+X4+X5+X6 0111 (X0+X1+X2+X3)+X4+X5+X6+X7 1000 X8 1001 X8+X9 1010 X8+X9+X10 1011 X8+X9+X10+X11 1100 (X8+X9+X10+X11)+X12 1101 (X8+X9+X10+X11)+X12+X13 1110 (X8+X9+X10+X11)+X12+X13+X14 1111 (X8+X9+X10+X11)+X12+X13+X14+X15 【０８４２】 ＰＥ＃ dadd #3 後 0000 X0 0001 X0+X1 0010 X0+X1+X2 0011 X0+X1+X2+X3 0100 X0+X1+X2+X3+X4 0101 X0+X1+X2+X3+X4+X5 0110 X0+X1+X2+X3+X4+X5+X6 0111 X0+X1+X2+X3+X4+X5+X6+X7 1000 (X0+X1+X2+X3+X4+X5+X6+X7)+X8 1001 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9 1010 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10 1011 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10+X11 1100 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10+X11+X12 1101 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10+X11+X12+X13 1110 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10+X11+X12+X13+X14 1111 (X0+X1+X2+X3+X4+X5+X6+X7)+X8+X9+X10+X11+X12+X13+X14+X15 【０８４３】「dadd」命令のために用いられる処理要素
１６間でのデータ移動は、複雑な相互接続ネットワーク
を必要とせず、単一プレース・シフトのゆっくりとした
複数回の実行も必要としないことに注目されたい。命令
「dadd ＃Ｎ，Ｖｎ」は、（２N ）番目毎の要素を下の
２N 個の要素にコピーするだけでよいので、処理要素１
６間の簡単な最も近い近隣要素との通信法で充分であ
る。各処理要素は、上隣の処理要素から伝えられたデー
タを受け取る。また各処理要素は、その処理要素のロー
カル記憶部（すなわちベクタ・データ・レジスタ１２
８）からのデータまたは上の処理要素から受け取ったデ
ータのコピーを下隣の要素に渡す。マイクロシーケンサ
（図７８参照）により、各命令についてどの程度の伝播
遅延時間が許されるかが決まる。最も長い下向き伝播経
路は、２N に比例し、「Ｎ」は「dadd」命令のフィール
ドでマイクロシーケンサ２２により受信される点に注目
されたい。 【０８４４】「dadd」命令を拡張して、多重ワード・ベ
クタ要素および／または飽和算術演算を処理することが
できる。予備命令「daddp 」は非予備命令「dadd」に関
して上述されたのと同じようにシフトおよび加算を実行
する。「dmin」，「dminp 」，「dmax」および「dmaxp
」命令も、「dadd」命令と同じように機能するが、異
なるのは実行される計算が加算ではなく最小値または最
大値の比較であることである。「dadd」，「daddp 」，
「dmin」，「dminp 」，「dmax」および「dmaxp命令に
ついては、表２．４４，表２．４６およびセクション
２．５．１２．２を参照のこと。 【０８４５】セクション５．５．２ 命令「dsrot 」 「dadd」命令は、ベクタ加算と下向きローテイションを
組み合わせて（すなわち処理要素１６の両端でベクタ要
素をシフトする）、効率的な回帰倍加式の合計を行う。
最小値および最大値などの他のよく用いられる集合動作
についても、同様の命令が設けられているが、未来のユ
ーザがほしがるようなすべての可能な集合動作について
別々の命令を仮定し設けることは実用的ではない。汎用
性を大きくするために、「下向きの密度の小さいローテ
イト」命令「dsrot 」が設けられ、ユーザが他の集合動
作に関して妥当に効率的な回帰倍加アルゴリズムをプロ
グラミングすることができるようにした。この命令は、
密度の小さい多重プレース下向き円形シフトを実行す
る。 【０８４６】表２．４２，セクション２．５．１１．２
および表２．４３では、命令「dsrot ＃Ｎ, vreg2 」は
次のように機能する。各処理要素１６は、上の処理要素
からローカルＶｎレジスタに伝えられた値をコピーす
る。処理マスクＶＴビット１１０を通常の方法で用い
て、任意の処理要素に結果を記憶することを抑制する。
処理要素がその処理要素番号の「Ｎ」この最下位ビット
にすべて１を持っていると、そのベクタ・データ・レジ
スタ（Ｖｎ）１２８（図７３を参照）から伝えられた値
を、下の処理要素に伝える；そうでない場合は、上の処
理要素から受け取った値を送る。 【０８４７】「Ｎ」が０の場合、それぞれの処理要素
は、Ｖｎレジスタの値を下の処理要素に渡す。ＶＴビッ
ト１１０は、処理要素が下隣にどの値を渡すかについて
は影響を持たない。最後の処理要素は、第１の処理要素
に円形に値を伝える。チェーン内でどの処理要素１６が
最後の要素として機能するかは、処理要素選択レジスタ
（ＰＥＳＲ）２２０（図２５参照）により指定される。 【０８４８】以下の例は、１６個の処理要素からなる円
形チェーンで「dsrot 」命令により実行される機能を示
す。 【０８４９】 ＰＥ＃ 初期値 dsrot #0, Vn後 0000 X0 X15 0001 X1 X0 0010 X2 X1 0011 X3 X2 0100 X4 X3 0101 X5 X4 0110 X6 X5 0111 X7 X6 1000 X8 X7 1001 X9 X8 1010 X10 X9 1011 X11 X10 1100 X12 X11 1101 X13 X12 1110 X14 X13 1111 X15 X14 【０８５０】 ＰＥ＃ 初期値 dsrot #1, Vn後 0000 X0 X15 0001 X1 X15 0010 X2 X1 0011 X3 X1 0100 X4 X3 0101 X5 X3 0110 X6 X5 0111 X7 X5 1000 X8 X7 1001 X9 X7 1010 X10 X9 1011 X11 X9 1100 X12 X11 1101 X13 X11 1110 X14 X13 1111 X15 X13 【０８５１】 ＰＥ＃ 初期値 dsrot #2, Vn後 0000 X0 X15 0001 X1 X15 0010 X2 X15 0011 X3 X15 0100 X4 X3 0101 X5 X3 0110 X6 X3 0111 X7 X3 1000 X8 X7 1001 X9 X7 1010 X10 X7 1011 X11 X7 1100 X12 X11 1101 X13 X11 1110 X14 X11 1111 X15 X11 【０８５２】 ＰＥ＃ 初期値 dsrot #3, Vn後 0000 X0 X15 0001 X1 X15 0010 X2 X15 0011 X3 X15 0100 X4 X15 0101 X5 X15 0110 X6 X15 0111 X7 X15 1000 X8 X7 1001 X9 X7 1010 X10 X7 1011 X11 X7 1100 X12 X7 1101 X13 X7 1110 X14 X7 1111 X15 X7 【０８５３】「dsrot 」命令は、「回帰倍加」式集合の
データ移動部分のみを行う。しかしベクタ計算と共に
「dsrot 」命令を用いることにより、ソフトウェア命令
ルーチンを書き込んで、所望の集合動作を実行すること
ができる。「dsrot 」命令は、「dadd」および「daddp
」命令を実現するために用いられるのと同じ、安価な
最近の隣接要素との通信法で実現することができる点に
注目されたい。 【０８５４】また、特殊なケースの「dsrot 」命令を用
いて、すべてのベクタ要素値が移動する密度の大きい
（密度の小さいのと反対の）ローテイションを実行する
ことができる点にも注目されたい。命令「dsrot #0, V
n」は、ベクタ・レジスタＶｎのすべての要素に関し
て、１プレース下向きローテイションを実行する。すべ
てのベクタ要素の多重プレース下向きローテイション
は、この命令を複数回実行することにより実行できる。
この種の密度の大きいローテイション動作は、あるアプ
リケーションでは有用である。本発明の代替の実施例で
は、下向きシフトの代わりに上向きシフトを用いること
ができる点に注目されたい。 【０８５５】セクション５．６ 多重レベル条件付き実
行 セクション５．６．１ 命令「vif 」，「velse 」およ
び「vendif」 本発明は、命令の条件付き実行を、最小限の回路構成量
しか必要としないが大きなソフトウェア汎用性をもたら
す直接的な方法で実現することを可能にする。３つの条
件付き命令タイプ、すなわち「vif 」，「velse 」およ
び「vendif」が用いられる。命令名の最初につく「v 」
は、この命令がベクタ命令であることを示す。「vif 」
命令タイプは、実際には「vif 」というネモニック形式
を有し、条件テストを含む命令のセットである。「vif
」命令のセットは、次の個別命令を含む。 【０８５６】 「vif 」命令 条件 vifeq 等しい vifge より大きいまたは等しい vifgt より大きい vifle より小さいまたは等しい viflt より小さい vifne 等しくない vifnv オーバーフローがない vifv オーバーフローがある 【０８５７】すべての条件付き命令のリストについて
は、表２．４７を参照のこと。本発明の代替の実施例に
おいては、「vif 」タイプの命令により多くの、あるい
はより少ない、あるいは異なる条件を入れることができ
る。また本発明の代替の実施例においては、追加のまた
は異なる条件付き命令タイプを用いることができる。 【０８５８】本発明は、各処理要素１６内に２つのビッ
ト、すなわちＶＴビット１１０およびＶＨビット１１２
も用いる。ＶＴビット１１０およびＶＨビット１１２
は、両方ともベクタ・プロセス制御レジスタ（ＶＰＣ
Ｒ）１０２に位置する。ＶＰＣＲレジスタ１０２は図７
４に図示され、表２．３１とセクション２．３．４７の
本文に説明される。本発明の代替の実施例では、イネー
ブル値またはマスク値を表すために２ビット以上のビッ
ト（ＶＴビット１１０）を用いてもよい。同様に、代替
の実施例では、履歴値を表すために２ビット以上のビッ
ト（ＶＨビット１１２）を用いてもよい。ＶＨビット１
１２は履歴値または履歴ビットと呼ばれるが、これはＶ
Ｔビット１１０の履歴または以前の論理状態を示すため
である。 【０８５９】表２．４８は、「vif 」，「velse 」およ
び「vendif」命令の実行の結果のＶＴビット１１０およ
びＶＨビット１１２に関する次状態移行表を示す。Ｑｎ
と記された列は指定された命令が実行される前のＶＴビ
ット１１０およびＶＨビット１１２の現在の論理状態を
表す（指定された条件付き命令に関しては右端の列を参
照）。Ｑｎ＋１と記された列は、指定された条件付き命
令の実行の結果としてのＶＴビット１１０およびＶＨビ
ット１１２の次の論理状態を表す（指定された条件付き
命令に関しては右端の列を参照）。左端の列にリストア
ップされた状態移行番号は、図８７に図示された１０個
の丸で囲んだ状態移行に対応する。 【０８６０】図８７は、「vif 」，「velse 」および
「vendif」命令の実行によるＶＴビット１１０およびＶ
Ｈビット１１２の状態移行図である。「vif 」命令の実
行は、ＶＴビット１１０の現在の論理状態に依存する。
「vif 」命令の一部である条件テストは、それぞれの処
理要素１６により個別に実行される。処理要素１６は、
条件付き命令の実行が始まるときにその処理要素１６の
ＶＴビット１１０がアサートされた場合に、「vif 」命
令の実行に加わるに過ぎない。「velse 」および「vend
if」命令は、ＶＴビット１１０の現在の論理状態とは独
立して実行される点に注意されたい。 【０８６１】イネーブル値（ＶＴビット１１０）と履歴
値（ＶＨビット１１２）との組合せにより、回路構成レ
ベルでソフトウェア・プログラミング構造を実現するこ
とができる。たとえば「if」，「elseif」，「else」お
よび「endif 」の高レベルのソフトウェア・コマンドを
用いる高レベルのソフトウェア構造は、「vif 」，「ve
lse 」および「vendif」命令と共にイネーブル値（ＶＴ
ビット１１０）および履歴値（ＶＨビット１１２）を用
いると、回路構成レベルで実現することができる。各処
理要素１６は、ソフトウェア命令の「if」，「elseif」
および「else」部分のうち１つだけに加わる。履歴値
は、処理要素１６がソフトウェア命令の「if」または
「elseif」部分の１つに加わったか否かを示す。「if」
および「else」構造が「elseif」構造なしに用いられる
と、ＶＴビット１１２は必要ない点に注目されたい。 【０８６２】きわめて一般的な高レベル構造を実現する
には、シーケンス内の第１命令は「vif 」命令となり、
シーケンスの最後の命令は「vendif」命令となる。簡単
なシーケンスでは、「vif 」命令と「vendif」命令との
間に「velse 」命令を１つしか持たないものもある。も
っと複雑なシーケンスでは、表３．１３に示されるよう
に、複数の「velse 」−「vif 」命令の対の後に「vend
if」命令がつくこともある。 【０８６３】「vif 」，「velse 」および「vendif」命
令は、汎用レジスタを用いてＶＴビット１１０およびＶ
Ｈビット１１２の連続コピーを保持することによりネス
トすることができる点に注目されたい。表２．４７で
は、左シフト命令「vlshftt 」および[vlshfth」と右ロ
ーテイト命令「vrotrt」および「vrotrh」を用いて、Ｖ
Ｔビット１１０とＶＨビット１１２の連続コピーをスタ
ックし、スタックを解除することができる。 【０８６４】その他の命令にも、暗黙の「vendif」構造
を持つものがある。たとえば、「repeat」および「repe
ate 」命令もＶＴビット１１０およびＶＨビット１１２
を修正する。また「dskip 」および「dsikpe」命令もＶ
Ｔビット１１０およびＶＨビット１１２を修正する。表
２．６５は、どの命令がＶＴビット１１０およびＶＨビ
ット１１２の論理状態とは独立して実行され、どの命令
がＶＴビット１１０およびＶＨビット１１２の論理状態
に依存しているのかを示す。 【０８６５】表３．１３，表３．１４およびセクション
３．６．５．４の本文は、「vif 」，「velse 」および
「vendif」命令をＶＴビット１１０およびＶＨビット１
１２と共に用いる命令の条件付き実行の例を示す。 【０８６６】セクション５．６．２ 命令「dskip 」お
よび「dskipe」 表２．５２は、「dskip 」および「dskipe」命令の動作
を簡単に定義する。「dskip 」命令は、指定されたスケ
ーラ・レジスタの内容を減分して、スケーラ・レジスタ
の新しい内容が＄ＦＦ（１０進数の−１の２の補数の表
現に等しい）である場合に、次の命令の実行をスキップ
する。「dskipe」命令は、「dskip 」命令と同じステッ
プを実行する。さらに「dskipe」命令は、「vendif」命
令と同じステップ、すなわち：（１）ＶＴビット１１０
がアサートされていることを確認する；および（２）Ｖ
Ｈビット１１２がネゲートされていることを確認する；
を実行する。図１７０は、「dskip 」および「dskipe」
命令の実行中に実行されるステップの流れ図を示す。 【０８６７】「dskipe」命令は、「dskip 」命令と同じ
ステップを実行する。しかし、さらに「dskipe」命令
は、「vendif」命令と同じステップ、すなわちＶＴビッ
ト１１０のセットとＶＨビット１１２のネゲートとを実
行する。そのために、「dskipe」命令は、ＶＴビット１
１０およびＶＨビット１１２がそのデフォルトまたはリ
セット状態に戻っていることを確認することに注意を払
う。これにより「dskip命令の代わりに「dskipe」命令
を用いると、ＶＴビット１１０およびＶＨビット１１２
はデフォルト状態に戻ることができる。「dskipe」命令
を用いると、「dskip 」命令の前に「vendif」命令を実
行する必要がなくなる。多くのアプリケーションでは、
「dskip 」命令または「dskipe」命令の後の次の命令
は、プログラムの流れに変更を行うような命令となる
（たとえばジャンプ命令）。また、プログラムの流れが
変更される前に、ＶＴビット１１０およびＶＨビット１
１２がデフォルト状態に戻っていることを確認すること
が必要な場合が多い。 【０８６８】本発明は、データ値を減分することにより
スケーラ・レジスタのデータ値を調整するが、本発明の
代替の実施例ではその他の種々の調整方法を用いること
がある。たとえば、算術演算ユニットを用いて調整値の
加算または減算を行うことがある。調整値は１より大き
い数字でもよい。たとえば、調整値は２の累乗であって
も、あるいは負の数であってもよい。あるいは、デクリ
メンタの代わりにインクリメンタを用いることもでき
る。データ値を、所定の値になるまで増分してもよい。
図示された実施例の所定の値は２の補数の形をとった１
０進数の−１（１６進数では＄ＦＦ）であるが、任意の
所定の値を用いることができる。たとえば、所定の値と
して０を用いてもよい。また、比較テストは、等しいか
否かのテストでなく、以下（より小さいか等しい）であ
るか否かのテストでもよい。同様に、比較テストは、等
しいか否かのテストでなく、以上（より大きいか等し
い）であるか否かのテストでもよい。 【０８６９】セクション５．６．３ 命令「repeat」お
よび「repeate 」 表２．５２は、「repeat」および「repeate 」命令の動
作を定義する。「repeat」および「repeate 」命令によ
り、次の「Ｎ」個の命令がスキップされるか、次の
「Ｎ」個の命令が命令のループとして「Ｍ」回実行され
る。 【０８７０】図１７１，図１７２，図８８ないし図９２
およびセクション２．５．１７では、「repeat」命令お
よび「repeate 」命令により、同じステップが実行され
るが、次のような違いがある。「repeate 」命令は、ル
ープの最後の命令として、暗黙の「vendif」命令を追加
する。そのために、ループ内の最後の明確な命令が実行
を終了するたびに、すべてのＶＴビット１１０とすべて
のＶＨビット１１２がクリアされる。これにより命令の
ループの最後で「repeate 」命令は、ＶＴビット１１０
およびＶＨビット１１２をそのデフォルトまたはリセッ
ト値に戻す。 【０８７１】明確な（explicit）または暗黙の（implie
d ）「vendif」命令を実行するにはいくつかの方法があ
る。たとえば、現在の論理状態に関わらず、すべてのＶ
Ｔビット１１０を強制的にアサートされた論理状態にし
て、すべてのＶＨビット１１２を強制的にネゲートされ
た論理状態にすることができる。あるいは、現在アサー
トされていないＶＴビット１１０だけをアサートされた
論理状態にして、現在ネゲートされていないすべてのＶ
Ｈビット１１２を強制的にネゲート状態にすることもあ
る。 【０８７２】図５１では、マイクロシーケンサ制御レジ
スタ（ＭＣＲ）１８８は、ＲＥＬＦビット１９８とＲＰ
ＬＦビット２００を持っている。ＲＥＬＦビット１９８
は、「repeate 」ループが現在実行されているか否かを
示す。ＲＰＬＦビット２００は、「repeat」ループが現
在実行されているか否かを示す。 【０８７３】本発明の図示された実施例では、次のレジ
スタを用いて「repeat」および「repeate 」命令により
開始されるループを実現する：（ａ）リピート開始レジ
スタ（ＲＢＲ）１８０（図６５参照）；（ｂ）リピート
終了レジスタ（ＲＥＲ）１８２（図６６参照）；および
（ｃ）リピート・カウントレジスタ（ＲＣＲ）１８４
（図６７参照）。本発明の代替の実施例においては、よ
り多くのレジスタ、より少ないレジスタまたは異なるレ
ジスタを用いて、「repeat」および「repeate 」命令に
より開始されるループを実行するために必要なパラメー
タを記憶してもよい。 【０８７４】セクション５．７ データ・プロセッサ・
アーキテクチャ ファジー論理，ニューラル・ネットワークおよびその他
の並行アレイ指向アプリケーションなどのアプリケーシ
ョンには、ＳＩＳＤプロセッサを用いると最もよく実行
できるデータ処理作業と、ＳＩＭＤプロセッサを用いる
と最もよく実行できるデータ処理作業とを利用する傾向
があるものがある。本発明は、ＳＩＳＤ（単一命令単一
データ）プロセッサの利点と、ＳＩＭＤ（単一命令複数
データ）プロセッサの利点とを組み合わせている。 【０８７５】図７８では、データ・プロセッサ１０は、
制御信号をベクタ・エンジン回路構成９とスケーラ・エ
ンジン回路構成２６とに供給することのできるマイクロ
シーケンサ２２を１機持っている。ベクタ命令が実行さ
れている間は、マイクロシーケンサ２２はベクタ・エン
ジン９に制御信号を送り、スケーラ命令が実行されてい
る間は、マイクロシーケンサ２２はスケーラ・エンジン
２６に制御信号を送る。データ・プロセッサ１０は、一
度に１つしか命令を実行することができないので、デー
タ・プロセッサ１０はベクタ命令とスケーラ命令とを並
行に実行することはない。しかし、本発明のある実施例
では、パイプライン化により少量の命令のオーバーラッ
プが許される。 【０８７６】図７８では、ベクタ・エンジン９，入力デ
ータレジスタ（ＩＤＲ）１８，リセット回路１５，命令
キャッシュ２０，マイクロシーケンサ２２，制御レジス
タ２４，スケーラ・エンジン２６，ノース・ポート２
８，サウス・ポート３０，イースト・ポート３２および
ウェスト・ポート３４はすべて、バス１３という導体を
介して互いに双方向結合されている。バス・スイッチ１
１が、グローバル・データ・バス３８とブロードキャス
ト・バス３６との間に結合される。マイクロシーケンサ
２２は、バス２３を介してベクタ・エンジン９に双方向
結合され、制御情報およびステータス情報を転送する。
マイクロシーケンサ２２は、バス２５を介してスケーラ
・エンジン２６に双方向結合され、制御およびステータ
ス情報を転送する。図７８および図８１では、マイクロ
シーケンサ２２は命令解読回路構成１９，制御回路構成
２１，休止回路構成３９，レジスタ３７４および算術演
算論理ユニット（ＡＬＵ）３７２を有し、これらはすべ
て導体３７６および導体３７８を介して互いに双方向結
合されている。 【０８７７】本発明においては、１つの集積回路上にあ
る１つのデータ・プロセッサ１０が、１つのオンボード
・マイクロシーケンサ２２を用いてスケーラ命令とベク
タ命令の両方を実行することができる。１つの集積回路
上にあるこの１つのデータ・プロセッサ１０は、外部プ
ロセッサからの制御なしに機能することもできる。実際
には、完全なソフトウェア・プログラムを形成する一連
の命令を含むオンボードＲＯＭをデータ・プロセッサ１
０が持っているとすると、データ・プロセッサ１０はあ
るアプリケーションで用いられる単独のデータ・プロセ
ッサとして機能することができる。 【０８７８】セクション５．８ 着信データをデータ・
プロセッサにロードする 多くのファジー論理，ニューラル・ネットワークおよび
その他の並行アレイ指向アプリケーションは、集積回路
がさまざまなパターンの着信データを選択および記憶す
ることができるような融通のきくデータ記憶法を必要と
する。データを送信するデバイスではなく、データを受
信する集積回路にとっては、適切なビットのデータを選
択し、集積回路内に所望の配列でそれを記憶することが
望ましい。また、着信データの選択および記憶に要する
ソフトウェアの経費を最小限に抑えることも望ましい。
このデータ記憶技術は、ニューラル・ネットワーク・ア
プリケーションではかなり用いられているが、広範囲の
他のアプリケーションにも用いられている。 【０８７９】本発明のある実施例においては、データ・
プロセッサ１０は、情報を入力データレジスタ（ＩＤ
Ｒ）１８に記憶するために２種類の充てんモードを持
つ。第１の充てんモードはインデックス充てんモード
（入力インデックス付けモードとも呼ばれる）と呼ば
れ、図２７および図１７３に図示される。第２の充てん
モードは、タッグ充てんモードと呼ばれ（入力タグ付け
モードとも呼ばれる）、図２８および図１７４に図示さ
れる。図１７５は、ＩＤＲ１８に関して充てんモードを
実現するために用いられる回路構成を示す。 【０８８０】充てんモード・ビット（ＦＭ）７５は、Ｐ
ＣＲレジスタ５２（図２６および表２．１０参照）に位
置して、どの充てんモードが用いられるかを決める。本
発明の代替の実施例では、より多くのモード、より少な
いモードまたは他のモードを用いることもあり、また１
つ以上の制御ビットを用いてどのモードが用いられるか
を選択することもある。本発明のある実施例において
は、充てんモードはデータ・プロセッサ１０が「ラン」
モードの動作にいるときに用いられ、データ・プロセッ
サ１ーが「ストップ」モードの動作にいるときには用い
られない。ラン・モードの動作中は、データはあるデー
タ・プロセッサ１０．ｘから他のデータ・プロセッサ１
０．ｘにブロードキャスト・データ転送を用いて転送さ
れる。ブロードキャスト・データ転送のデスティネーシ
ョンは、常に受信側データ・プロセッサ１０．ｘのＩＤ
Ｒ１８である。 【０８８１】インデックス充てんモードは、連続的なま
たは逐次的なデータ入力をＩＤＲ１８にロードするため
に用いられる。図２７とそれに伴う本文が、本発明のあ
る実施例が４つの制御値をどのように用いてインデック
ス充てんモードでＩＤＲ１８の充てんを調整するかを示
す。図示された実施例においては、４つの制御値のそれ
ぞれは異なるレジスタに位置する。本発明の代替の実施
例では、より多くの、より少ない、あるいは異なる制御
値を用いる場合もある。さらに、レジスタに記憶された
制御値とは異なる方法で、制御値が設けられる場合もあ
る。 【０８８２】図１７３は図２７に対応して、データ・プ
ロセッサ１０によりそのポートの１つで受信されるデー
タ値のストリームの例を示す。ＩＤＲ初期オフセット・
レジスタ（ＩＯＲ）１３０には、タイミング値を指定す
る初期オフセット・ビット（ＩＯビット）１４０が含ま
れる。タイミング値は、データ・ストリーム中のどの時
点でＩＤＲレジスタ１８がデータ値を受信し記憶し始め
るかを決定する。本発明のある実施例においては、ＩＯ
Ｒレジスタ１３０は、ポートで受信される有効データ・
バイトをカウントするクロック・サイクル・タイム値を
含み、ＩＯＲレジスタ１３０のカウントがポートで受信
された有効データ・バイトの数と一致したときにイネー
ブル・デバイスとして機能する。 【０８８３】ＩＤＲポインタ・レジスタ（ＩＰＲ）１３
２には、ポインタ値を指定するポインタ・ビット（ＰＴ
Ｒビット）１４２が含まれる。ポインタ値は、ＩＤＲ１
８のどこに着信データが記憶されるかに影響を与える。
ＩＤＲカウント・レジスタ（ＩＣＲ）１３６は、カウン
ト値を指定するカウント・ビット（ＣＮＴビット）１４
６を含む。カウント値は、ＩＤＲ１８にいくつのバイト
が記憶されるかに影響を与える。ＩＤＲロケーション・
マスク・レジスタ（ＩＬＭＲ）１３４には、マスク値を
指定するマスク・ビット（Ｍビット）１４４が含まれ
る。マスク値は、データ値がＩＤＲ１８にどのようにロ
ードされるかに影響を与える。 【０８８４】図１７５では、本発明のある実施例がシャ
ドウＩＰＲレジスタ１３５とシャドウＩＣＲレジスタ１
３９とを用いる。シャドウ・レジスタにより、ＩＰＲレ
ジスタ１３２とＩＣＲレジスタ１３６とはユーザがどの
ような値をプログラミングしてもそれを記憶し続けるこ
とができる。ＩＤＲ充てん動作の最初に、ＩＰＲレジス
タ１３２に記憶された値がシャドウＩＰＲレジスタ１３
５にロードされ、ＩＣＲ１３６レジスタに記憶されてい
る値が、シャドウＩＣＲレジスタ１３９にロードされ
る。これで、シャドウＩＰＲレジスタ１３５とシャドウ
ＩＣＲレジスタ１３９とに記憶されている値は、ＩＤＲ
１８のデータ充てん中に修正することができるが、ＩＰ
Ｒレジスタ１３２およびＩＣＲ１３６レジスタに記憶さ
れている初期値は修正されない。回路構成１３３には、
シャドウＩＰＲレジスタ１３５と増分回路構成１３７と
が含まれる。回路構成１４３には、シャドウＩＣＲレジ
スタ１３９と減分回路構成１４１とが含まれる。 【０８８５】シャドウＩＰＲレジスタ１３５は常に、次
の空いているＩＤＲ１８ロケーションを指示する。ＩＬ
ＭＲレジスタ１３４の値は、シャドウＩＰＲレジスタ１
３５の値と論理的に合成されて、ＩＤＲ１８内のどのロ
ケーションに書き込まれるかを決定する。たとえば、Ｉ
ＬＭＲレジスタ１３４のマスク値が＄００の場合、ＩＤ
Ｒ１８のあるロケーションがＩＤＲ充てん動作中に書き
込まれる。ＩＬＭＲレジスタ１３４のマスク値が＄０１
の場合は、ＩＤＲ１８の次の２個の使用可能なロケーシ
ョンが同じデータ値を受け取り、記憶する。ＩＣＲレジ
スタ１３６のカウント値は、ＩＤＲ１８にいくつのデー
タ値が記憶されるかを決める。しかし、実際にいくつの
データが記憶されるかを決定する際には、カウント値と
マスク値の大きいほうの値により、いくつのデータ値が
実際にＩＤＲ１８に書き込まれるかが決まる。図１７３
も示されるように、１つの着信データ値を２つ以上のＩ
ＤＲ１８ロケーションに書き込むことができることに注
目されたい。 【０８８６】タッグ充てんモードは、ＩＤＲ１８に連続
していないデータ入力をロードするために用いられる。
ＩＤＲ初期オフセット・レジスタ（ＩＯＲ）１３０に記
憶されている１つのタイミング値を用いる代わりに、タ
ッグ充てんモードは入力タッグ・レジスタ（ＩＴＲ）１
３８と呼ばれるレジスタのセットを用いる。それぞれの
ＩＴＲレジスタ１３８には１組のＩＴＲビット１４８が
含まれ、各組のＩＴＲビット１４８がタイミング値を指
定する。各タイミング値は、着信データ・ストリーム中
にいつＩＤＲ１８がデータ値を受信して記憶するかを決
める。ＩＴＲレジスタ１３８により、データ・プロセッ
サ１０は、着信データ値がＩＤＲレジスタ１８に選択的
に記憶される特定の順序を指定することができる。図１
７４は図２８に対応して、ポートの１つでデータ・プロ
セッサ１０により受信されるデータ値のストリームの例
を示す。 【０８８７】図１７５では、本発明のある実施例におい
て、着信データがデータ・プロセッサ１０のポートの１
つに受信されると、カウンタ１５６が増分される。カウ
ンタ１５６の値がＩＴＲビット１４８の現在値に一致す
ると、着信データ値はＩＤＲ１８にロードされる。この
プロセスは、すべての入力サンプルがＩＤＲ１８にロー
ドされるまで続くか、あるいはＩＣＲレジスタ１３６に
含まれるカウント値になるまで続く。本発明のある実施
例では、減分回路構成１４１のアンダーフロー条件をＩ
ＤＲアドレス発生および制御回路構成１５４に対する制
御入力信号として用いることに注目されたい。 【０８８８】ＩＤＲアドレス発生および制御回路構成１
５４は、ＩＤＲローディング回路構成１５３と共に、Ｉ
ＤＲレジスタ１８のローディングを調整する関数を実行
する。ＩＤＲアドレス発生および制御回路構成１５４
は、着信データ値を記憶するＩＤＲ１８ロケーションの
アドレスを発生する。回路構成１５０は一般に「いつ」
ＩＤＲレジスタ１８がロードされるかを指定するために
用いられ、回路構成１５１は一般にＩＤＲレジスタ１０
の「どこに」着信データ値が記憶されるかを指定するた
めに用いられ、回路構成１５２は一般に、ＩＤＲレジス
タ１８に「いくつの」データ値が記憶されるかを指定す
るために用いられる。 【０８８９】本発明のある実施例においては、６４個の
ＩＴＲレジスタ１３８があり、それぞれのＩＴＲレジス
タ１３８は、２バイトの値を記憶することができる。Ｉ
ＯＲレジスタ１３０と同様に、ＩＴＲレジスタ１３８は
ブロードキャストされている入力データがいつ選択され
てＩＤＲ１８ロケーションに記憶されるかを決める。そ
の他の３つのレジスタ、ＩＤＲポインタ・レジスタ（Ｉ
ＰＲ）１３２と、ＩＤＲカウント・レジスタ（ＩＣＲ）
１３６と、ＩＤＲロケーション・マスク・レジスタ（Ｉ
ＬＭＲ）１３４はすべて、両方の充てんモードについて
同じ目的のために働く。タッグ充てんモードは、完全に
接続されていないニューラル・ネットワークまたは受信
フィールドの概念を採用するパラダイムを実現するため
の強力な方法を提供することに注目されたい。 【０８９０】セクション５．９ データ・プロセッサの
ための休止技術およびメカニズム図１７６および図１７
７は、ベクタ命令とスケーラ命令の両方に関してデータ
・コヒーレンシと同期とを確保するデータ・コヒーレン
シ技術を示す。このデータ・コヒーレンシ技術により、
データ・プロセッサ１０の命令の内部実行とデータ・プ
ロセッサ１０の外部ソースによるレジスタのローディン
グとの調和をはかることができる。 【０８９１】本発明のある実施例においては、入力デー
タ・レジスタ（ＩＤＲ）１８をデータ・プロセッサ１０
に対する入力ベクタとして用いることができる。スケー
ラ動作とベクタ動作の両方をＩＤＲ１８を用いて実行す
ることができる。オペランドのアドレッシング・モード
は、その動作がスケーラ動作であるのか、ベクタ動作で
あるのかを決める（セクション２．５．５参照）。休止
メカニズムを用いて、データ・コヒーレンシを確保す
る。休止メカニズムにより、すべての有効データ入力が
ＩＤＲ１８内に入るまで、ＩＤＲ１８を参照する命令を
待たせることができる。 【０８９２】シェルフと各シェルフ内の処理要素１６の
説明については、図７９を参照のこと。本発明の図示さ
れた実施例においては、ＶＴビット１１０およびＶＩＤ
ビット１１４は両方とも各処理要素１６内のベクタ・プ
ロセス制御レジスタ（ＶＰＣＲ）１０２に位置する。本
発明の他の実施例では、ＶＴビット１１０とＶＩＤビッ
ト１１４とをＩＤＲ１８の一部として配置するなど代替
の構造を用いることがある。 【０８９３】図示された実施例においては、各ＩＤＲ１
８ロケーションと各処理要素１６との間には１対１の対
応関係がある。このため、各処理要素１６に関しては、
対応するイネーブル値（ＶＴビット１１０）と、対応す
る有効性値（ＶＩＤビット１１４）とがある。本発明の
代替の実施例においては、イネーブル値は単独のイネー
ブル・ビット（ＶＴビット１１０）より大きい場合もあ
り、有効性値が単独の有効ビット（ＶＩＤビット１１
４）よりも大きい場合もある。また、命令がＩＤＲ１８
をデスティネーションとしてライト動作を実行する場合
には、対応するＶＴビット１１０がアサートされている
ＩＤＲ１８ロケーションのみが実際には書き込まれる点
に留意されたい。そのためＶＴビット１１０は、それぞ
れにＶＴビット１１０がアサートされている処理要素１
６をイネーブルにするイネーブル値、またはそれぞれの
ＶＴビット１１０がネゲートされている処理要素１６を
マスク・アウトすなわちディスエーブルにするマスク値
のいずれかとして見なされる。 【０８９４】図１７８ないし図１８０は、このデータ・
コヒーレンシ技術の用途のいくつかの例を示す。図１７
８および図１７９は、ＩＤＲ１８へのアクセスを要する
スケーラ命令に対するデータ・プロセッサ１０の応答を
示す。図１７８は、データ・プロセッサ１０が休止しな
い場合を示し、図１７９はデータ・プロセッサ１０が休
止する場合を示す。図１８０は、入力データ・レジスタ
（ＩＤＲ）１８へのアクセスを要し、データ・プロセッ
サ１０を休止させるベクタ命令に対するデータ・プロセ
ッサ１０の応答を示す。 【０８９５】図１７８においては、スケーラ命令は、そ
の有効ビットがアサートされている（すなわちＶＩＤビ
ット１１４が処理要素＃２に関して論理１である）ＩＤ
Ｒロケーション、この例ではＩＤＲ［２］にアクセスす
る。アサートされた有効ビットは、対応するＩＤＲロケ
ーションに記憶されている値が有効であり、スケーラ命
令の間に用いることができることを示す。すなわち有効
ビットはすでに使用可能であり、スケーラ命令の実行を
続けることができる。グローバル休止信号１２６はネゲ
ートされたままの状態であるが、これはマイクロシーケ
ンサ２２に対して、スケーラ命令の実行を遅延なしに継
続することができることを知らせるものである。対応す
るイネーブル値、ＶＴビット１１０は、スケーラ命令に
は用いられないことに留意されたい。 【０８９６】しかしながら、図１７９では、スケーラ命
令は、その有効ビットがネゲートされている（すなわち
ＶＩＤビット１１４が処理要素＃２に関して論理０であ
る）ＩＤＲロケーション、この例ではＩＤＲ［２］にア
クセスする。ネゲートされた有効ビットは、対応するＩ
ＤＲロケーションに記憶されている値が有効ではなく、
スケーラ命令の間に用いることができないことを示す。
そのためデータ・プロセッサ１０は、外部データソース
が有効データ値をポートを介してＩＤＲ［２］に書き込
むまで、スケーラ命令の実行を遅延しなければならな
い。グローバル休止信号１２６はアサートされたままの
状態であるが、これはマイクロシーケンサ２２に対し
て、有効データが受信されるまでスケーラ命令の実行を
遅延しなければならないことを知らせるものである。 【０８９７】対応するイネーブル値、ＶＴビット１１０
はスケーラ命令には用いられないことにここでも注目さ
れたい。本発明のある実施例においては、外部データ・
ソースは直接ＶＩＤビット１１４に書くことができ、そ
のために、ＩＤＲ１８に書き込まずにＶＩＤビット１１
４をアサート状態にすることができる。外部データ・ソ
ースは、ホスト・プロセッサ５４または別のデータ・プ
ロセッサ１０．ｘでもよいことに注目されたい。 【０８９８】図１８０では、ＩＤＲ１８にアクセスする
命令はベクタ命令である。ここではイネーブル値、ＶＴ
ビット１１０が用いられる。各処理要素１６のイネーブ
ル値（ＶＴビット１１０）により、その処理要素１６が
ベクタ命令の実行中に関与するか否かが決まる。ＶＴビ
ット１１０がネゲートされている場合は、その特定の処
理要素１６は関与しない。 【０８９９】そのために、イネーブル値がネゲートにな
っているＩＤＲ１８ロケーションはいずれも関与するこ
とはなく、その有効性値は関係しない（すなわち「無視
される」とラベルがつけられる）。しかし、イネーブル
値がアサートされているＩＤＲ１８ロケーションはすべ
て関与して、その有効性値は関連する（すなわち「関係
する」とラベルがつけられる）。そのため図１８０で
は、処理要素＃１，＃６２はＶＴビット１１０がネゲー
トされているので関与しない。また、処理要素＃０，＃
２，＃３，＃６３は、ＶＴビット１１０がアサートされ
ているので関与する。 【０９００】さらに図１８０について続けると、ここで
は有効性値（ＶＩＤビット１１４）が用いられる。ベク
タ命令はＶＴビット１１０がアサートされているすべて
のＩＤＲ１８ロケーションにアクセスしようとする。し
かしいくつかのＩＤＲ１８ロケーション、この例ではＩ
ＤＲ［３］，ＩＤＲ［６３］は関与してはいるが、有効
データをもっていない。そのため、ＶＩＤビット１１４
は、処理要素＃３および＃６３に関してネゲートされた
ままである。その結果、処理要素＃３，＃６３はそれぞ
れのベクタ休止信号１２４をアサートする（図８０参
照）。任意の処理要素１６から休止信号がアサートされ
ると、グローバル休止導体１２６はアサート状態に入れ
られる。本発明のある実施例においては、グローバル休
止導体１２６は、ワイアＯＲまたはワイアＡＮＤコンフ
ィギュレーションで用いられる。 【０９０１】図８０に示された本発明の特定の実施例に
おいては、休止発生論理１１６は、２つのローカル休止
信号、すなわちスケーラ休止信号１２２とベクタ休止信
号１２４を発生する。スケーラ休止信号１２２とベクタ
休止信号１２４は、回路１２１により論理的に合成され
て、グローバル休止信号１２６を作成する。図示された
実施例においては、スケーラ休止信号１２２は、処理要
素１６を利用する動作がスケーラを参照するときに用い
られ、ベクタ休止信号１２４は、処理要素１６を利用す
る動作がベクタを参照するときに用いられる。本発明の
代替の実施例では、グローバル休止信号１２６を異なる
方法で発生することもある。 【０９０２】グローバル休止信号１２６により信号がア
サートされると、マイクロシーケンサ２２に対して、デ
ータ・プロセッサ１０は休止して、有効データが受信さ
れてＩＤＲ［３］およびＩＤＲ［６３］に記憶されるま
で現在のベクタ命令の実行を遅延させるべきであること
が知らされる。有効データが受信されＩＤＲ［３］に記
憶されると、処理要素＃３のＶＩＤビット１１４がアサ
ートされ、処理要素＃３のベクタ休止信号１２４がネゲ
ートされる。そして、有効データが受信されてＩＤＲ
［６３］に記憶されると、処理要素＃６３のＶＩＤビッ
ト１１４がアサートされて、処理要素＃６３のベクタ休
止信号１２４がネゲートされる。ベクタ休止信号１２４
をアサートする処理要素１６はもはやなく、そのために
グローバル休止導体１２６はネゲート状態に戻る。 【０９０３】ＶＴビット１１０がアサートされている処
理要素１６のそれぞれのＶＩＤビット１１４がアサート
されていると、処理要素１６はどれもベクタ休止信号１
２４をアサートしないことになり、グローバル休止導体
１２６はネゲート状態に留まる。この場合は、関与して
いる処理要素１６のそれぞれに対応するＩＤＲ１８ロケ
ーションには、すでに有効データが含まれているので、
休止する必要はない。 【０９０４】ＶＩＤビット１１４のアサーションとネゲ
ーションに関しては、本発明の異なる実施例は、ＶＩＤ
ビット１１４を変更するための広範囲のメカニズムから
選択することがある。本発明の代替の実施例では、１つ
以上の次のようなメカニズムを、用いることがある。第
１は、特定の命令または命令タイプが直接ＶＩＤビット
１１４を変更する。第２は、アドレッシング・モードが
ＶＩＤビット１１４を変更することもある。たとえば、
本発明のある実施例においては、ＩＤＲ１８がソース・
レジスタであるベクタ命令に関して２つの特殊なアドレ
ッシング・モードがある。「ＩＤＲ」アドレッシング・
モードが用いられると、ＶＩＤビット１１４はベクタ命
令の実行により影響を受けない。一方で、「ＩＤＲＣ」
アドレッシング・モードが用いられると、ＶＩＤビット
１１４はベクタ命令の実行によりネゲートされる。第３
に、データ・プロセッサ１０のリセットにより、ＶＩＤ
ビット１１４が変更される。第４に、ＩＤＲ１８ロケー
ションに対するライト・アクセスを用いて、対応するＶ
ＩＤビット１１４をアサートすることができる。第５
に、直接ＶＩＤビット１１４に対するライト・アクセス
を用いてその論理状態を変更することがある。ＶＩＤビ
ット１１４に影響を及ぼす他のメカニズムも用いること
ができる。 【０９０５】 セクション５．１０ 最大値と最小値の決定 セクション５．１０．１ 命令「comax 」，「rowma
x」，「locmax」，「colmin」，「rowmin」および「loc
min」 ファジー論理，ニューラル・ネットワークおよびその他
の並行アレイ指向アプリケーションに関しては、ベクタ
・オペランドについてもスケーラ・オペランドについて
も、最大値および最小値を決定することのできる簡単で
迅速な技術およびメカニズムが必要である。この技術お
よびメカニズムは、比較しなければならない種々の数の
データ値を扱うことができるものでなければならない。
また、この技術およびメカニズムは、集積回路の境界を
越えて最大値および最小値の決定を実行することができ
るものでなければならない。値そのものだけでなく最小
値または最大値のロケーションを決定することが重要で
あることも多い。最小値および最大値決定のこの技術
は、ニューラル・ネットワーク・アプリケーションでは
かなり用いられるものであるが、他の広範なアプリケー
ションにおいても用いられる。 【０９０６】本発明のある実施例においては、データ・
プロセッサ１０は最大値決定を行うために１つ以上の
「colmax」，「rowmax」または「locmax」命令を実行す
ることができる。同様に、データ・プロセッサ１０は最
小値決定を行うために１つ以上の「colmin」，「rowmi
n」または「locmin」命令を実行することができる。本
発明の代替の実施例では、より多くの、より少ない、ま
たは異なる比較命令を用いることがある。 【０９０７】図１８１では、ワイアＯＲライン１５８と
記された比較ラインまたは比較導体が、ベクタ・エンジ
ン９の各処理要素１６に結合されている。各処理要素１
６は、各処理要素１６内のベクタ・プロセス制御レジス
タ（ＶＰＣＲ）１０２にある対応するＶＴビット１１０
を有する（ＶＴビット１１０については、図７９，図７
４および表２．３１を参照のこと）。図１８１は、６３
個の処理要素１６を示すが、本発明の代替の実施例では
任意の数の処理要素１６を用いることもできる。最小値
／最大値ピン選択回路構成１６４と、行制御ピン回路構
成１６０と、列制御ピン回路構成１６２とが用いられ
て、比較導体１５８を図示された集積回路ピンのそれぞ
れ、すなわち行制御ピン反転ＲＯＷ８２と列制御ピン反
転ＣＯＬ８４のそれぞれに選択的に結合させる。これに
より回路１７０は一般的に、比較導体１５８を集積回路
ピン８２，８４に選択的に結合するか、あるいは分離す
るためのスイッチとして機能する。 【０９０８】図１８５および図１８６は、比較命令が実
行されるときに実行されるステップを図示する。本発明
のある実施例においては、比較命令そのものの特定のオ
ペコードにより、反転ＣＯＬピン８４および反転ＲＯＷ
ピン８２のどちらかが比較導体１５８に結合されるか否
かが決まる。たとえば、図示された実施例においては、
「colmax」および「colmin」命令は反転ＣＯＬピン８４
を比較導体１５８に結合させるだけであり、「rowmax」
および「rowmin」命令は反転ＲＯＷピン８２を比較導体
１５８に結合させるだけであり、「locmax」および「lo
cmin」命令はいずれのピンも比較導体１５８に結合させ
ない。 【０９０９】図１８１では、マイクロシーケンサ２２が
比較命令を解読して、結合すべきピンがある場合に、ど
ちらのピンをその命令のために比較導体１５８に結合さ
せるかを決める。次にマイクロシーケンサ２２は、最小
値／最大値ピン選択回路構成１６４に制御信号を送る。
最小値／最大値ピン選択回路構成１６４は、この制御信
号を用いて行制御ピン回路構成１６０に対する制御信号
および列制御ピン回路構成１６２に対する制御信号をア
サートするか、あるいはネゲートするかを選択的に決め
る。行制御ピン回路構成１６０が最小値／最大値ピン選
択回路構成１６４からアサートされた制御信号を受信す
ると、行制御ピン回路構成１６０は、比較導体１５８を
反転ＲＯＷピン８２に結合させる。列制御ピン回路構成
１６２が最小値／最大値ピン選択回路構成１６４からア
サートされた制御信号を受信すると、列制御ピン回路構
成１６２は、比較導体１５８を反転ＣＯＬピン８４に結
合させる。 【０９１０】その結果、図１８４に図示されるような他
のデータ・プロセッサ１０．ｘの集積回路ピンに、比較
導体１５８を結合することができる。これにより内部比
較導体１５８は、列導体１６６および行導体１６８など
の外部比較導体に結合することができる。そのため、集
積回路内部ならびに複数の集積回路のピン境界の両側で
比較を行うことができる。 【０９１１】図１８２および図１８３は、「locmax」命
令の実行例を図示する。図１８２では、第１列は各処理
要素に最初に記憶された任意の８ビット値を示す。この
例では、イネーブル・ビット（ＶＴビット１１０）の初
期値は、集積回路＃８ないし＃６３に関しては０であ
る。そのため、処理要素＃０ないし＃７だけがイネーブ
ルになり、命令の実行に関与する。 【０９１２】第１ステップとして、イネーブルになった
各処理要素、この例では＃０ないし＃７は、第１データ
・ビットをワイアＯＲライン１５８に入れる。本発明の
図示された実施例においては、第１データ・ビットは常
に、各処理要素に記憶されたデータ値の最上位ビット
（ＭＳＢ）であり、その次の各ビットは次に上位のビッ
トである。しかし、本発明の代替の実施例では、データ
・ビットの順序および選択に関して異なる方法を用いる
ことがある。 【０９１３】図示された実施例の比較導体１５８はワイ
アＯＲラインであるので、比較ライン１５８は論理レベ
ル１がライン上で駆動されない限り、論理０の状態のま
まである。ワイアＡＮＤラインを代わりに用いることも
できる。ワイアＡＮＤラインに関しては、論理レベル０
がライン上で駆動されない限り、このラインは論理１の
状態に留まる。図１８３は、各ステップの後の、すなわ
ち各グループのデータ・ビットがワイアＯＲライン１５
８に入れられた後のワイアＯＲライン１５８の論理状態
を示す。 【０９１４】「locmax」命令については、各処理要素が
ワイアＯＲライン１５８に入れた論理値と、その結果得
られたラインの実際の論理状態とを比較する。図８０に
よれば、シフト，補足および検出回路構成１１７がこの
関数を実行する。処理要素が論理０をラインに入れ、０
を読み返した場合は、その処理要素のＶＴビット１１０
はアサートされたままの状態になる。同様に、処理要素
が論理１をラインに入れ、１を読み返した場合は、その
処理要素のＶＴビット１１０はアサートされたままの状
態になる。しかし、処理要素が論理０をラインに入れ、
１を読み返した場合は、その処理要素のＶＴビット１１
０はネゲートされて、ディスエーブルとなったその処理
要素はもはや比較命令の実行には関与しない。ワイアＯ
Ｒラインについては、処理要素がライン１に論理１を入
れて、０を読み返すことはできないので留意すること。 【０９１５】図１８２に図示された例では、処理要素＃
０ないし＃７に記憶された各データ値の最上位ビットは
論理０である。そのため、イネーブルされた各処理要素
は、ワイアＯＲライン１５８上に論理０を入れる。これ
によりワイアＯＲライン１５８は論理０状態に留まる。
それぞれの処理要素は、その処理要素がライン上に入れ
た値（この場合は０）と、その結果得られたラインの実
際の値（この場合も０）とを比較する。各処理要素はラ
インに論理０を入れて、０を読み返したので、各処理要
素のＶＴビット１１０はアサートされたままになる。各
処理要素のＶＴビット１１０の値を図１８２の第２列に
図示する。これにより、第１ステップの後では、各処理
要素のＶＴビット１１０の値は論理１のままである。 【０９１６】第２ステップとして、イネーブルになった
各処理要素、この例でも処理要素＃０ないし＃７は、第
２データ・ビットである次に上位のビットをワイアＯＲ
ライン１５８に入れる。各処理要素は、ワイアＯＲライ
ン１５８に入れた論理値とその結果得られた実際のライ
ンの論理状態とを比較する。処理要素＃０，＃２，＃
３，＃４，＃６は、ラインに論理１を入れて、１を読み
返したので、これらの処理要素のＶＴビット１１０はア
サートされたままである。しかし処理要素＃１，＃５，
＃７は、ラインに論理０を入れて１を読み返したので、
これらの処理要素のＶＴビット１１０はネゲートされ
る。これにより処理要素＃０，＃２，＃３，＃４，＃６
はイネーブルのままであり、処理要素＃１，＃５，＃７
はディスエーブルになり、比較命令の実行にはもう関与
しない。各ワイアＯＲステップ語の各処理要素のＶＴビ
ット１１０を、図１８２の第２列に図示する。 【０９１７】最後のワイアＯＲステップが終った後のＶ
Ｔビット１１０の望ましい値が、図１８２の右端の列に
図示される。右端の列の望ましい結果は、中間の列のス
テップ８に図示された実際の結果と一致する。処理要素
＃２，＃４はいずれも最大値、この場合は％０１０１０
００を含むので、命令の最後に処理要素＃２，＃４のＶ
Ｔビット１１０だけがアサートされることが望ましい。
このように、比較命令を用いて、最大値を含まないすべ
ての処理要素をディスエーブルにすることができる。Ｖ
Ｔビット１１０を用いて、最大値を含む処理要素（群）
のロケーションを決定することができる。また、ＶＴビ
ット１１０がアサートされている任意の処理要素から、
比較命令の最後に最大値そのものを検索してもよい。 【０９１８】本発明の図示された実施例においては、ワ
イアＯＲステップの数はプログラミング可能である。命
令のビット・フィールドが、ワイアＯＲステップの数を
指定するために用いられる。たとえば、各処理要素が
「Ｎ」ビット幅のデータ値を持っているとすると、命令
のビット・フィールドをプログラミングすることによ
り、ユーザは１ビットから「Ｎ」ビットのどこでも比較
するように選択することができる。本発明の代替の実施
例では、命令ビット・フィールドの代わりにレジスタ・
ビット・フィールドまたはデフォルト値を用いて比較す
るビットの数を指定することもある。 【０９１９】図８０では、ビット修正回路構成１１８が
シフト，補足および検出回路構成１１７に結合されてい
る。シフト，補足および検出回路構成１１７は、処理要
素がいつ論理０をラインに入れ、１を読み返したかを検
出する。シフト，補足および検出回路構成１１７は、次
に制御信号をビット修正回路構成１１８にアサートす
る。ビット修正回路構成１１８がこのアサートされた制
御信号を受信すると、ビット修正回路構成１１８は、Ｖ
Ｔビット１１０をネゲートする。制御およびステータス
信号は、制御回路構成１１５とマイクロシーケンサ２２
との間で転送されることに注目されたい。また、制御回
路構成１１５は、処理要素１６を制御するために用いら
れる制御信号を発生することにも注目されたい。 【０９２０】図１８２および図１８３に示された例は、
符号なしのデータ値を用いた「locmax」命令の実行を扱
っている。このメカニズムと技術の変形を用いて、符号
つきの数または符号なしの数に関して動作する命令であ
って、最大値または最小値の位置を決定する命令を実行
することができる。符号つきの数のベクタの最大値の位
置を決定するには、上記の手順にステップを１つ追加し
て用いる。符号つきの数を２の補数の形で表すと、符号
つきの数それぞれの最上位ビットは符号ビットになる。
符号つきの数それぞれの符号ビットは、ワイアＯＲライ
ン１５８に入れる前に補足しなければならない。 【０９２１】符号つきの数のベクタの最小値も、すべて
のビットを補足することにより同様の方法で位置を決定
することができる。また２の補数である符号つきの数の
最小値は、符号ビットを除くすべてのビットを補足する
ことにより位置が決定できる。図８０には、シフト，補
足および検出回路構成１１７が、マイクロシーケンサ２
２に結合されて、ワイアＯＲライン１５８に出力される
データ・ビットがある場合は、どのビットを補足しなけ
ればならないかということに関する制御情報を受け取
る。次に、シフト，補足および検出回路構成１１７は、
必要な補足を行う。 【０９２２】本発明の図示された実施例においては、制
御レジスタ・ビット・フィールドを用いて、比較命令が
符号つきの値として比較されているデータ値を扱うの
か、符号なしの値として比較されているデータ値を扱う
のかを決定する。図２２では、算術演算制御レジスタ
（ＡＣＲ）１７２には、スケーラ符号つきの／符号なし
のビット（ＳＳＧＮ）１７４とベクタ符号つきの／符号
なしのビット（ＶＳＧＮ）１７６とが含まれる。ＶＳＧ
Ｎビット１７６を用いて、比較命令の間に用いられるベ
クタ・データ値が符号つきの数と見なされるのか、符号
なしの数と見なされるのかを決める。 【０９２３】本発明の図示された実施例は、１つの比較
命令につき８データ・ビットの最大幅しか扱わないが、
比較命令を最上位バイトから２回以上実行することによ
り、８ビットより広いベクタ・データ値を処理すること
ができる。本発明の代替の実施例では、８ビットよりも
幅の広いデータ値も狭いデータ値も扱うことがある。 【０９２４】図１８２および図１８３に図示された例
は、「locmax」命令の実行を扱っている。「rowmax」命
令の実行は、「locmax」命令の実行と似ているが、比較
導体１５８がさらに反転ＲＯＷピン８２に結合される点
が異なる。また、「colmax」命令の実行は、「locmax」
命令の実行と似ているが、比較導体１５８がさらに反転
ＣＯＬピン８４にも結合される点が異なる。 【０９２５】同様に「rowmin」命令の実行は、「locmi
n」命令の実行と似ているが、比較導体１５８がさらに
反転ＲＯＷピン８２にも結合される点が異なる。また、
「colmin」命令の実行は、「locmin」命令の実行と似て
いるが、比較導体１５８がさらに反転ＣＯＬピン８４に
も結合される点が異なる。 【０９２６】図１８４では、比較動作に用いられるワイ
アＯＲライン１５８は、データ・プロセッサ１０．ｘ内
部だけで用いられることも、あるいは集積回路ピンを介
して多重チップ動作のための外部ワイアＯＲラインに接
続されることもある。データ・プロセッサ１０．ｘは、
図１８４に図示されるような二次元アレイ内でデータ・
プロセッサ１０．ｘの行または列をまたいで行われる多
重チップの最大値または最小値ロケーション動作を支援
する。複数のワイアＯＲライン１６６，１６８が用いら
れる。一般には、各行に１つの外部ワイアＯＲラインが
あり、各列に１つの外部ワイアＯＲラインがある。 【０９２７】本実施例では、各データ・プロセッサ１
０．ｘは、１つのワイアＯＲ行ライン１６８に結合する
１つの反転ＲＯＷピン８２と、１つのワイアＯＲ列ライ
ン１６６に結合する１つの反転ＣＯＬピン８４とを有す
る。これらの列導体１６６と行導体１６８は、データ・
プロセッサ１０．ｘがラン・モードの動作出命令を実行
するときに実行される、行と列に基づいた多重チップ動
作のためのワイアＯＲラインとして機能する。ストップ
・モードの動作の場合は、反転ＲＯＷピン８２および反
転ＣＯＬピン８４はチップ選択と同様の方法で用いられ
る。 【０９２８】セクション５．１０．２ 命令「vmaxp
」，「vmax」，「vminp 」と「vmin」，「maxp」，「m
ax 」，「minp」と「min 」 ファジー論理，ニューラル・ネットワークおよびその他
の並行アレイ指向アプリケーションについては、ベクタ
・オペランドおよびスケーラ・オペランドの両方に関し
て、最大値および最小値の決定を行うことができる簡単
で迅速な技術およびメカニズムが必要とされる。この技
術およびメカニズムは、符号つきの数（２の補数）と符
号なしの数の両方に関して最大値および最小値の決定を
実行できるものでなければならない。また、この技術お
よびメカニズムは、延長（多重バイト）オペランドにつ
いても最大値および最小値の決定を実行できるものでな
ければならない。最小値および最大値決定の方法は、ニ
ューラル・ネットワーク・アプリケーションでかなり用
いられるが、他の広範なアプリケーションでも用いられ
る。 【０９２９】図７７では、ベクタ・エンジン９がベクタ
最大値命令および最小値命令、すなわち「vmaxp 」，
「vmax」，「vminp 」および「vmin」の実行に関わる。
表２．４４は、ベクタ最大値命令およびベクタ最小値命
令を説明する。表２．３６は、ソース・レジスタ（すな
わち「vreg1 」）としてどのレジスタを用いることがで
きるかをリストアップし、表２．３７は、デスティネー
ション・レジスタ（すなわち「vreg2D」）としてどのレ
ジスタを用いることができるかをリストアップしてい
る。セクション２．５．１２．３および表３．７も、ベ
クタ最大値命令およびベクタ最小値命令を説明する。 【０９３０】図７９および図８０では、ベクタ最大値お
よびベクタ最小値命令の比較部分が、算術演算論理ユニ
ット（ＡＬＵ）１１９により実行される。比較関数は、
加算，減算および比較命令に関して同じＡＬＵ１１９が
用いられるので、最小値および最大値命令に関して回路
構成を追加する必要はほとんどない。本発明の代替の実
施例においては、任意のタイプの比較器回路構成を用い
て比較関数を実行することができる。 【０９３１】符号ビットである算術演算制御レジスタ
（ＡＣＲ）１７２内に位置するＶＳＧＮビット１７６
は、ベクタ最大値および最小値命令に用いられるデータ
値が、符号つきの数として扱われるのか、それとも符号
なしの数として扱われるのかを決定する。ベクタ・エン
ジン９には２個の拡張ビット、すなわちベクタ・プロセ
ス制御レジスタ（ＶＰＣＲ）１０２内にあるＶＸ０ビッ
ト１０４およびＶＸ１ビット１０５がある。これら２つ
の拡張ビットは、延長最小値および最大値動作を含む延
長動作に対応するために用いられる。この２つの拡張ビ
ットは、延長計算の間を除き、通常はデフォルト状態に
クリアされている。 【０９３２】図７８では、スケーラ・エンジン２６がス
ケーラ最大値およびスケーラ最小値命令、「maxp」，
「max 」，「minp」および「min 」の実行に関わってい
る。表２．５１は、ベクタ最大値およびベクタ最小値命
令を説明する。表２．３８は、どのレジスタがソース・
レジスタ（すなわち「sregS 」）として用いられ、どの
レジスタがデスティネーション・レジスタ（すなわち
「sregD 」）として用いられるのかをリストアップして
いる。 【０９３３】図８０には、スケーラ最大値およびスケー
ラ最小値命令の比較部分が、算術演算論理ユニット（Ａ
ＬＵ）３０４により実行される。比較関数は、加算，減
算および比較命令に用いられるのと同じＡＬＵ３０４に
より実行されるので、最小値および最大値命令のための
追加の回路構成はほとんど必要ない。本発明の代替の実
施例においては、任意のタイプの比較器回路構成を用い
て比較関数を実行することもできることに注目された
い。 【０９３４】符号ビットである算術演算制御レジスタ
（ＡＣＲ）１７２内に位置するＳＳＧＮビット１７４
は、スケーラ最大値および最小値命令に用いられるデー
タ値が、符号つきの数として扱われるのか符号なしの数
として扱われるのかを決定する。スケーラ・エンジン２
６には２個の拡張ビット、すなわちＳＰＣＲレジスタ２
０８にあるＳＸ０ビット２１０およびＳＸ１ビット２１
２がある。これら２つの拡張ビットは、延長最小値およ
び最大値動作を含む延長動作に対応するために用いられ
る。この２つの拡張ビットは、延長計算の間を除き、通
常はデフォルト状態にクリアされている。 【０９３５】図１６３は、ベクタとスケーラの最小値お
よび最大値命令を含む、種々の比較命令の実行中にデー
タ・プロセッサ１０により行われるステップを示す。 【０９３６】本発明においては、２個の１バイト・オペ
ランドの最小値または最大値を計算するためには１つの
命令しか必要ではない。たとえば、１つの命令「min Ｇ
０，Ｇ１」を用いて、レジスタＧ０，Ｇ１（図８２のＧ
［ｎ］レジスタ３０２参照）に記憶されている２個の１
バイト・オペランドの最小値を計算することができる。
結果、すなわち２個の値の小さいほうの値は、レジスタ
Ｇ１に記憶される。また、拡張ビットＳＸ０ ２１０お
よびＳＸ１ ２１２は、命令が開始される前にそのデフ
ォルト値、図示された実施例では％００になっているこ
とが必要であることにも留意されたい。 【０９３７】以下のステップは、「min 」命令の間に実
行される。ＡＬＵ３０４は、ＳＳＧＮビット１７４によ
り指定されたとおりに、符号つきの算術演算または符号
なしの算術演算のいずれかを用いて２個のデータ値を比
較する。ＡＬＵ３０４は、デスティネーション・データ
値からソース・データ値を減ずる。ＡＬＵ３０４は、減
算動作がボローを必要としたか否かを示すボロー値を生
成する。減算の結果が負の値である場合は、ボロー値が
アサートされる。減算の結果が正の値である場合は、ボ
ロー値はネゲートされる。 【０９３８】ＡＬＵ３０４は、ボロー信号上にボロー値
を出力し、この信号は制御回路構成３０８により受信さ
れる。次に制御回路構成３０８は、１つ以上の制御信号
をＡＬＵ３０４の出力にあるマルチプレクサ（図示せ
ず）に送り、ＡＬＵ３０４に対して小さいほうのデータ
値を結果として選択するように命令する。結果、すなわ
ち小さいほうの値は、デスティネーション・レジスタに
転送され、そこに記憶される。「min 」命令は「非予
備」命令であるので、拡張ビットＳＸ０ ２１０，ＳＸ
１ ２１２を無条件にデフォルト状態にクリアする。制
御回路構成３０８とビット修正回路構成３０６が、スケ
ーラ・プロセス制御レジスタ（ＳＰＣＲ）２０８内のビ
ットの論理状態を変更するために用いられる。 【０９３９】１つ以上の予備命令の列に、１個の非予備
命令が続くと、通常は延長オペランドの最小値または最
大値を計算するために用いられる。たとえば、次のよう
な一連の命令を用いて、ソース・レジスタ・グループ
（Ｇ２，Ｇ１，Ｇ０）とデスティネーション・レジスタ
・グループ（Ｇ５，Ｇ４，Ｇ３）の２個の３バイト数の
最小値を計算することができる。結果、すなわち２個の
３バイト値の小さいほうの値はレジスタ・グループ（Ｇ
５，５４，Ｇ３）に記憶されることに留意されたい。ま
た、拡張ビットＳＸ０ ２１０，ＳＸ１ ２１２は、最
初の命令「minp２，Ｇ５」が開始される前にデフォルト
状態になっていることが必要とされることにも留意され
たい。 【０９４０】 minp Ｇ２，Ｇ５ ；min 予備Ｇ２からＧ５ （拡張ビットを発生） minp Ｇ１，Ｇ４ ；min 予備Ｇ１からＧ４ （拡張ビットを発生） min Ｇ０，Ｇ３ ；min Ｇ０からＧ３ （拡張ビットをデフォルト状態に戻す） 【０９４１】予備命令「minp」は、最上位バイトに適用
され、非予備命令「min 」は最後の最下位バイトに適用
されることに留意されたい。第１命令「minp Ｇ２，Ｇ
５」は、拡張ビットＳＸ０ ２１０，ＳＸ１ ２１２が
命令の最初ではデフォルト状態にあるという事実を用い
て、最上位バイトを扱うと判断する。結果として、「mi
np Ｇ２，Ｇ５」命令は、ＳＳＧＮビット１７４に指定
されたとおりに、符号つきの数または符号なしの数のい
ずれかを用いてＧ２とＧ５を比較する。 【０９４２】「minp Ｇ２，Ｇ５」命令は、小さいほう
のオペランド・バイトを結果として選択して、拡張ビッ
トＳＸ０ ２１０，ＳＸ１ ２１２を選択的に修正し
て、比較の結果を示す（表２．５９参照）。レジスタＧ
２に記憶されているデータ値がレジスタＧ５に記憶され
ているデータ値よりも小さい場合は、レジスタＧ２が結
果として選択され、拡張ビットＳＸ０ ２１０，ＳＸ１
２１２は％０１に等しくなるように選択的に修正され
る。レジスタＧ２に記憶されているデータ値がレジスタ
Ｇ５に記憶されているデータ値よりも大きい場合は、レ
ジスタＧ５が結果として選択され、拡張ビットＳＸ０
２１０，ＳＸ１ ２１２は％１０に等しくなるように選
択的に修正される。レジスタＧ２に記憶されているデー
タ値がレジスタＧ５に記憶されているデータ値と等しい
場合は、どちらかのデータ値が結果として選択され、拡
張ビットＳＸ０ ２１０，ＳＸ１ ２１２は％１１に等
しくなるように選択的に修正される。 【０９４３】第２命令「minp Ｇ１，Ｇ４」は、拡張ビ
ットＳＸ０ ２１０，ＳＸ１ ２１２が命令の最初では
デフォルト状態にないという事実を用いて、最上位バイ
トを扱わないと判断する。 【０９４４】拡張ビットＳＸ０ ２１０，ＳＸ１ ２１
２の着信値が％０１の場合は、レジスタ・グループ（Ｇ
２，Ｇ１，Ｇ０）に記憶されている３バイト値はレジス
タ・グループ（Ｇ５，Ｇ４，Ｇ３）に記憶されている３
バイトのデータ値よりも小さいという判断がすでになさ
れている。そのためレジスタＧ１に記憶されているデー
タ値が結果として選択され、拡張ビットＳＸ０ ２１
０，ＳＸ１ ２１２は％０１のままになる。 【０９４５】拡張ビットＳＸ０ ２１０，ＳＸ１ ２１
２の着信値が％１０の場合は、レジスタ・グループ（Ｇ
２，Ｇ１，Ｇ０）に記憶されている３バイト値はレジス
タ・グループ（Ｇ５，Ｇ４，Ｇ３）に記憶されている３
バイト値よりも大きいという判断がすでになされてい
る。そのためレジスタＧ４に記憶されているデータ値が
結果として選択され、拡張ビットは％１０のままにな
る。 【０９４６】拡張ビットＳＸ０ ２１０，ＳＸ１ ２１
２の着信値が％１１の場合は、レジスタ・グループＧ１
に記憶されているデータ値が、レジスタＧ４に記憶され
ているデータ値と符号なしの算術演算を用いて比較され
る。このバイトは最上位バイトではないので、３バイト
数に符号があっても符号ビットを含まないことに留意さ
れたい。「minp Ｇ１，Ｇ４」命令は、小さいほうのデ
ータ値を結果として選択し、比較の結果により拡張ビッ
トＳＸ０ ２１０，ＳＸ１ ２１２を％０１，％１０ま
たは％１１に選択的に修正する（表２．５９参照）。 【０９４７】最後の命令「min Ｇ０，Ｇ３」は、非予備
命令であり、前出の「minp Ｇ１，Ｇ４」と同じように
機能するが、拡張ビットＳＸ０ ２１０，ＳＸ１ ２１
２をデフォルト状態％００に戻す点だけが異なる。 【０９４８】上記の例は、スケーラ命令「min 」および
「minp」を用いているが、ベクタ命令「vmin」および
「vminp 」に関しても、それぞれイネーブルになった処
理要素１６内で同じステップが実行される。 【０９４９】最大値を決定する計算では、スケーラ命令
「max 」および「maxp」と、ベクタ命令「vmax」および
「vmaxp 」が用いられる。最大値命令の機能は最小値命
令の機能にとても似ているが、小さいほうの値ではなく
大きいほうの値が結果として選択され、デスティネーシ
ョン・レジスタに記憶される点だけが異なる。 【０９５０】図１８７は、ソース・レジスタ・グループ
（Ｇ２，Ｇ１，Ｇ０）とデスティネーション・レジスタ
・グループ（Ｇ５，Ｇ４，Ｇ３）にある２個の３バイト
の符号なしの数の最大値を計算するために用いることの
できる一連の命令の例を示す。結果、すなわち２個の３
バイト値の大きいほうの値はレジスタ・グループ（Ｇ
５，５４，Ｇ３）に記憶されることに留意されたい。ま
た、拡張ビットＳＸ０２１０，ＳＸ１ ２１２は、最初
の命令「maxp Ｇ２，Ｇ５」が開始される前にデフォル
ト状態になっていることが必要とされることにも留意さ
れたい。また、符号ビットＳＳＧＮ１７４は％１に等し
く、これはデータ値が符号なしの数として扱われること
を示すことにも留意されたい。 【０９５１】 maxp Ｇ２，Ｇ５ ；max 予備Ｇ２からＧ５ （拡張ビットを発生） maxp Ｇ１，Ｇ４ ；max 予備Ｇ１からＧ４ （拡張ビットを発生） max Ｇ０，Ｇ３ ；max Ｇ０からＧ３ （拡張ビットをデフォルト状態に戻す） 【０９５２】図１８８は、ソース・レジスタ・グループ
（Ｇ２，Ｇ１，Ｇ０）とデスティネーション・レジスタ
・グループ（Ｇ５，Ｇ４，Ｇ３）にある２個の３バイト
の符号つきの数の最大値を計算するために用いることの
できる一連の命令の例を示す。結果、すなわち２個の３
バイト値の大きいほうの値はレジスタ・グループ（Ｇ
５，５４，Ｇ３）に記憶されることに留意されたい。ま
た、拡張ビットＳＸ０２１０，ＳＸ１ ２１２は、最初
の命令「maxp Ｇ２，Ｇ５」が開始される前にデフォル
ト状態になっていることが必要とされることにも留意さ
れたい。また、符号ビットＳＳＧＮ１７４は％０に等し
く、これはデータ値が符号つきの数（２の補数）として
扱われることを示すことにも留意されたい。 【０９５３】 maxp Ｇ２，Ｇ５ ；max 予備Ｇ２からＧ５ （拡張ビットを発生） maxp Ｇ１，Ｇ４ ；max 予備Ｇ１からＧ４ （拡張ビットを発生） max Ｇ０，Ｇ３ ；max Ｇ０からＧ３ （拡張ビットをデフォルト状態に戻す） 【０９５４】セクション５．１１ 係数メモリ・アレイ
（ＣＭＡ）１４に対する反転アクセス図７８および図１
８９の本発明の図示された実施例においては、係数メモ
リ・アレイ（ＶＨ）１４は６４行６４列に配列されたバ
イト幅の記憶回路のアレイである。本発明の代替の実施
例では、異なる数の行と異なる数の列とを有することも
ある。各処理要素１６は、一度にＶＨ１４内の１行に結
合され、そのため各処理要素１６は一度に６４バイトの
情報にアクセスすることができる。 【０９５５】ＶＨ１４および処理要素１６により必要と
される半導体面積を最小限に抑えるために、処理要素１
６は実際には２つの部分に分割される。処理要素１６の
第１部分はＶＨ１４の第１サイドに物理的に位置する。
処理要素１６の第２部分はＶＨ１４の別のサイドに物理
的に位置する（図１８９参照）。 【０９５６】図１８９に示されるようにＶＨ１４の行を
交互に配置することにより、各処理要素１６をメモリの
別の行に物理的に結合させることが可能になる。これに
より、各処理要素１６は、２倍のメモリ・ロケーション
にアクセスできる。各メモリ・ロケーションは、バイト
幅の記憶回路の１つに相当する。さらに、ＶＨ１４と処
理要素１６との間のインターフェースに影響を与えず
に、処理要素１６の半分（すなわち２つの部分のうちの
１つ）を取り出すことができる。また処理要素１６間の
通信は、処理要素ＰＥ［ｎ］が処理要素ＰＥ［６３−
ｎ］とデータを交換できるように改善される。たとえ
ば、処理要素ＰＥ［０］は、処理要素ＰＥ［６３］とデ
ータを交換することができ、処理要素ＰＥ［３０］は処
理要素ＰＥ［３３］とデータを交換することができる。 【０９５７】選択回路２０４は、ＶＨ１４とＰＥ［０］
ないしＰＥ［３１］を含む処理要素１６の部分との間に
結合される。選択回路２０６は、ＶＨ１４とＰＥ［３
２］ないしＰＥ［６３］を含む処理要素１６の部分との
間に結合される。選択回路２０４と選択回路２０６とを
用いて、２行のうちどちらの行が処理要素１６に結合さ
れて、処理要素１６によりアクセスされるかを選択す
る。 【０９５８】ＶＨ１４内での行の物理的なレイアウトに
より、処理要素ＰＥ［０］を電気導体をほとんど経由せ
ずにＶＨ１４の行６３に結合させて、必要な半導体面積
を最小限に抑えることができる。処理要素ＰＥ［ｎ］
は、それ自身に対応するメモリ行（行ｎ）にアクセスす
ることができ、さらに処理要素ＰＥ［ｎ］は処理要素Ｐ
Ｅ［６３−ｎ］（行６３−ｎ）に対応するメモリ行にも
アクセスすることができる。 【０９５９】メモリ・アクセスは、スケーラ・エンジン
内のポインタ・レジスタのポインタ値を用いて、ＶＨ１
４のどの列にアクセスするかを選択する（図６９および
図８２のグローバル・ポインタ・レジスタＰ［０］〜Ｐ
［７］３００を参照のこと）。ポインタ値は、０から１
２７までが有効である。最上位ビット（図示された実施
例ではビット６）が用いられて、対応する行と対応しな
い行との間の選択を行う。最上位ビットがネゲートされ
ている場合は、対応する行が処理要素１６により用いら
れる。最上位ビットがアサートされている場合は、対応
しない行が処理要素１６により用いられる。処理要素Ｐ
Ｅ［ｎ］の対応する行は行「ｎ」であり、処理要素ＰＥ
［ｎ］の対応しない行は行「６３−ｎ」である。すべて
の処理要素１６はそれに対応する行に書き込むか、ある
いはすべての処理要素１６が対応しない行に書き込むの
で、同一のメモリ・ロケーションに対して同時にライト
が起こることは回避される。 【０９６０】プログラマの立場から、対応しない行をベ
クタを反転させるための方策として用いることができ
る。処理要素１６がバイト値を対応しない行の１つ以上
の列に書き込んで、対応する行内の同じ１つ以上の列か
らバイト値を読むと、ベクタの反転が起こる。ここで処
理要素ＰＥ［６３］は最初は処理要素ＰＥ［０］に記憶
されていた値を記憶して、処理要素ＰＥ［０］は今度
は、最初は処理要素ＰＥ［６３］に記憶されていた値を
記憶する。処理要素１６がＣＭＡ１４の対応する行にも
対応しない行にもアクセスすることができるという事実
は、データ移動動作（たとえば下向きシフト動作）や、
ＶＴビット１１０をイネーブル・ビットとして用いるこ
とができるという事実と連携させると特に有用である。
【図面の簡単な説明】 【図１】４２ｘ３５フィードフォワード・ネットワーク
の従来図である。 【図２】４２ｘ３５フィードフォワード・ネットワーク
の論理図である。 【図３】４２ｘ３５フィードフォワード・ネットワーク
の物理図である。 【図４】１０２ｘ３５フィードフォワード・ネットワー
クの従来図である。 【図５】１０２ｘ３５フィードフォワード・ネットワー
クの論理図である。 【図６】１０２ｘ３５フィードフォワード・ネットワー
クの物理図である。 【図７】４２ｘ６９フィードフォワード・ネットワーク
の従来図である。 【図８】４２ｘ６９フィードフォワード・ネットワーク
の論理図である。 【図９】４２ｘ６９フィードフォワード・ネットワーク
の物理図である。 【図１０】７３ｘ６９フィードフォワード・ネットワー
クの従来図である。 【図１１】７３ｘ６９フィードフォワード・ネットワー
クの論理図である。 【図１２】７３ｘ６９フィードフォワード・ネットワー
クの物理図である。 【図１３】６３ｘ２０ｘ８フィードフォワード・ネット
ワークの従来図である。 【図１４】６３ｘ２０ｘ８フィードフォワード・ネット
ワークの論理図である。 【図１５】６３ｘ２０ｘ８フィードフォワード・ネット
ワークの物理図である。 【図１６】アソシエーション・エンジン・サブシステム
である。 【図１７】入力データ・ベクタのアソシエーション・エ
ンジン部である。 【図１８】複数のアソシエーション・エンジン・ファン
クション信号グループである。 【図１９】反転ＥＣＯおよび反転ＷＣＩ制御信号を用い
るストリーム・ライト動作を示す。 【図２０】アソシエーション・エンジン・ピンの割当を
示す。 【図２１】アソシエーション・エンジン識別レジスタを
示す。 【図２２】算術演算制御レジスタを示す。 【図２３】例外ステータス・レジスタを示す。 【図２４】例外マスク・レジスタを示す。 【図２５】処理要素選択レジスタを示す。 【図２６】ポート制御レジスタを示す。 【図２７】ラン・モード入力インデクス（ＦＭ＝０）を
示す。 【図２８】ラン・モード入力タッギング（ＦＭ＝１）を
示す。 【図２９】アソシエーション・エンジン・ポート・モニ
タ・レジスタを示す。 【図３０】複数のポート・エラー例を示す。 【図３１】汎用ポート・レジスタを示す。 【図３２】処理要素選択レジスタを示す。 【図３３】ＩＤＲポインタ・レジスタを示す。 【図３４】ＩＤＲカウント・レジスタを示す。 【図３５】ＩＤＲロケーション・マスク・レジスタを示
す。 【図３６】ＩＤＲ初期オフセット・レジスタを示す。 【図３７】ホスト・ストリーム選択レジスタを示す。 【図３８】ホスト・ストリーム・オフセット・レジスタ
を示す。 【図３９】例＃１：ストリーム・ライト中のデータの単
純分配を示す。 【図４０】例＃２：データの再配列および重複分配を示
す。 【図４１】北−南保持レジスタを示す。 【図４２】北−南保持レジスタを示す。 【図４３】オフセット・アドレス・レジスタ＃１を示
す。 【図４４】深さ制御レジスタ＃１を示す。 【図４５】オフセット・アドレス・レジスタ＃２を示
す。 【図４６】深さ制御レジスタ＃２を示す。 【図４７】割込ステータス・レジスタ＃１を示す。 【図４８】割込マスク・レジスタ＃１を示す。 【図４９】割込ステータス・レジスタ＃２を示す。 【図５０】割込マスク・レジスタ＃２を示す。 【図５１】マイクロシーケンサ制御レジスタを示す。 【図５２】ＦＬＳ，スタック，ＦＳＬＦおよびＳＴＫＦ
を示す。 【図５３】マイクロシーケンサ・ステータス・レジスタ
を示す。 【図５４】スケーラ処理制御レジスタを示す。 【図５５】命令レジスタを示す。 【図５６】複数の命令キャッシュ・ライン有効レジスタ
を示す。 【図５７】プログラム・カウンタを示す。 【図５８】プログラム・カウンタ境界レジスタを示す。 【図５９】命令キャッシュ・タッグ＃０を示す。 【図６０】命令キャッシュ・タッグ＃１を示す。 【図６１】命令キャッシュ・タッグ＃２を示す。 【図６２】命令キャッシュ・タッグ＃３を示す。 【図６３】スタック・ポインタを示す。 【図６４】第１レベル・スタックを示す。 【図６５】リピート開始レジスタを示す。 【図６６】リピート終了レジスタを示す。 【図６７】リピート・カウント・レジスタを示す。 【図６８】複数のグローバル・データ・レジスタを示
す。 【図６９】複数のグローバル・ポインタ・レジスタを示
す。 【図７０】例外ポインタ表を示す。 【図７１】例外処理の流れ図を示す。 【図７２】複数の入力データ・レジスタを示す。 【図７３】複数のベクタ・データ・レジスタ（Ｖ０〜Ｖ
７）を示す。 【図７４】ベクタ処理制御レジスタを示す。 【図７５】複数の入力タッグ・レジスタを示す。 【図７６】命令キャッシュを示す。 【図７７】係数メモリ・アレイを示す。 【図７８】マイクロコード・プログラマ・モデルを示
す。 【図７９】複数のベクタ・エンジン・レジスタを示す。 【図８０】複数のベクタ・エンジン・レジスタを示す。 【図８１】複数のマイクロシーケンサ・レジスタを示
す。 【図８２】複数のスケーラ・エンジン・レジスタを示
す。 【図８３】複数のアソシエーション・エンジン制御レジ
スタを示す。 【図８４】ＩＤＲの概念的な実行例を示す。 【図８５】drotmov 動作の例を示す。 【図８６】vminおよびvmax命令を示す。 【図８７】ＶＰＣＲ ＶＴおよびＶＨビット状態の移行
図を示す。 【図８８】repeatループ終了時のbra/jmpri/jmpmi を示
す。 【図８９】repeatループ終了時のbsr/jsrri/jsrmi を示
す。 【図９０】repeate ループ・アイデンティティを示す。 【図９１】repeatループ終了時のベクタ条件を示す。 【図９２】repeate ループ終了時のベクタ条件を示す。 【図９３】典型的なニューラル・ネットワークのコンフ
ィギュレーションを示す。 【図９４】図９３の隠されたレイヤ（ｈ）に関するアソ
シエーション・エンジン実行例を示す。 【図９５】入力レイヤから隠されたレイヤに対するマッ
ピングを示す。 【図９６】マイクロシーケンサの簡略図である。 【図９７】単一サイクル命令パイプライン・タイミング
を示す。 【図９８】２サイクル命令のタイミングを示す。 【図９９】ステージ＃２休止例を示す。 【図１００】ＣＭＡおよびＭＭＡの等価メモリ・マップ
を示す。 【図１０１】直接および反転ＣＭＡアクセスを図解した
ものである。 【図１０２】例＃２に関するＣＭＡレイアウトである。 【図１０３】ＩＣ，ＣＭＡおよびページを示す。 【図１０４】プログラム・カウンタおよびキャッシュ・
タッグを示す。 【図１０５】例＃３に関するＣＭＡレイアウトである。 【図１０６】例＃４に関するＣＭＡレイアウトである。 【図１０７】例＃５に関するＣＭＡレイアウトである。 【図１０８】例＃６に関するＣＭＡレイアウトである。 【図１０９】例＃７に関するＣＭＡレイアウトである。 【図１１０】例＃８に関するＣＭＡレイアウトである。 【図１１１】４ポートに関するホスト・アクセス・ファ
ンクションである。 【図１１２】一次元ストリーム動作を示す。 【図１１３】二次元ストリーム動作を示す。 【図１１４】入力データ・ストリームの例を示す。 【図１１５】入力タッギングの使用例を示す。 【図１１６】ホスト・メモリ・マップを示す。 【図１１７】アソシエーション・エンジンの内部編成を
示す。 【図１１８】アソシエーション・エンジンの大まかな流
れを示す。 【図１１９】入力データ・レジスタと関連の有効ビット
を示す。 【図１２０】アソシエーション・エンジンのスタンドア
ロン充てん後計算の流れ図である。 【図１２１】アソシエーション・エンジンのスタンドア
ロン充てん中計算の流れ図である。 【図１２２】ホストと、アソシエーション・エンジン
と、アソシエーション・エンジン’との対話を示す。 【図１２３】マイクロコード命令の流れを示す。 【図１２４】例＃１におけるデータの移動を示す。 【図１２５】例＃２におけるデータの移動を示す。 【図１２６】例＃３におけるデータの移動を示す。 【図１２７】例＃４におけるデータの移動を示す。 【図１２８】例＃５におけるデータの移動を示す。 【図１２９】積の和の伝播ルーチンを示す。 【図１３０】複数ルーピング・ルーチンを示す。 【図１３１】複数アソシエーション・エンジン信号機通
過のためのアソシエーション・エンジン・ルーチンの例
である。 【図１３２】アソシエーション・エンジン・ポート・ス
イッチおよびタップ構造を示す。 【図１３３】アソシエーション・エンジンのリング・コ
ンフィギュレーションを示す。 【図１３４】アソシエーション・エンジンのリング・コ
ンフィギュレーションの例を示す。 【図１３５】二次元アレイのアソシエーション・エンジ
ンを示す。 【図１３６】二次元アレイのアソシエーション・エンジ
ンを示す。 【図１３７】ホスト・ランダム・アクセス・リードおよ
びライトのタイミングを示す。 【図１３８】ホスト・ランダム・アクセス・アドレス転
送のタイミングを示す。 【図１３９】ホスト・ランダム・アクセス・アドレス／
データ転送タイミングを示す。 【図１４０】ホスト・ランダム・アクセス・アドレス／
早期終了のあるデータ転送を示す。 【図１４１】ホスト・ストリーム・アクセス・リードの
タイミングを示す。 【図１４２】ホスト・ストリーム・ライト・アクセスを
示す。 【図１４３】デバイス＃２からのラン・モード・ライト
動作を示す。 【図１４４】非アクティブな状態のＰＥを有するデバイ
ス＃２からのラン・モード・ライト動作を示す。 【図１４５】アソシエーション・エンジン・ライト動作
衝突のタイミングを示す。 【図１４６】反転ＢＵＳＹ出力タイミングに対するアソ
シエーション・エンジンdoneを示す。 【図１４７】反転ＢＵＳＹ出力タイミングに対するアソ
シエーション・エンジンＲ／反転Ｓを示す。 【図１４８】ラン／ストップ介入によるアソシエーショ
ン・エンジン・ライトのタイミングを示す。 【図１４９】割込タイミングを示す。 【図１５０】リセット・タイミングを示す。 【図１５１】ＩＥＥＥ１１４９．１ポート・タイミング
を示す。 【図１５２】飽和命令を用いる例を示す図である。 【図１５３】飽和命令の流れ図である。 【図１５４】４台のデータ・プロセッサのブロック図で
ある。 【図１５５】４台のデータ・プロセッサのブロック図で
ある。 【図１５６】ストップ・モードの動作中のデータ・プロ
セッサのブロック図である。 【図１５７】ラン・モードの動作中のデータ・プロセッ
サのブロック図である。 【図１５８】ストップ・モードの動作およびランダム・
アクセス・モードのデータ・プロセッサのブロック図で
ある。 【図１５９】ストップ・モードの動作およびストリーム
・アクセス・モードのデータ・プロセッサのブロック図
である。 【図１６０】ラン・モードの動作中のデータ・プロセッ
サのブロック図である。 【図１６１】一連の加算命令を実行する例を示す図であ
る。 【図１６２】シフト命令の流れ図である。 【図１６３】比較命令の流れ図である。 【図１６４】算術演算命令の流れ図である。 【図１６５】従来の技術によるベクタ集合法を表す図で
ある。 【図１６６】本発明の実施例による集合法を表す図であ
る。 【図１６７】いくつかの処理要素の一部のブロック図で
ある。 【図１６８】いくつかの処理要素の一部のブロック図で
ある。 【図１６９】いくつかの処理要素の一部のブロック図で
ある。 【図１７０】スキップ命令の流れ図である。 【図１７１】リピート命令の流れ図である。 【図１７２】リピート命令の流れ図である。 【図１７３】インデックス充てんモードの例を表す図で
ある。 【図１７４】タッグ充てんモードの例を表す図である。 【図１７５】データ・プロセッサの一部のブロック図で
ある。 【図１７６】休止を含むデータ・コヒーレンシ法の流れ
図である。 【図１７７】休止を含むデータ・コヒーレンシ法の流れ
図である。 【図１７８】休止を含むデータ・コヒーレンシ法の使用
例を表すブロック図である。 【図１７９】休止を含むデータ・コヒーレンシ法の使用
例を表すブロック図である。 【図１８０】休止を含むデータ・コヒーレンシ法の使用
例を表すブロック図である。 【図１８１】データ・プロセッサの一部のブロック図で
ある。 【図１８２】最大値決定の例を表の形式で表したもので
ある。 【図１８３】最大値決定の例を表の形式で表したもので
ある。 【図１８４】データ処理システムの一部のブロック図で
ある。 【図１８５】比較命令の流れ図である。 【図１８６】比較命令の流れ図である。 【図１８７】一連の比較命令を用いる例を表す図であ
る。 【図１８８】一連の比較命令を用いる例を表す図であ
る。 【図１８９】データ処理システムの一部のブロック図で
ある。 【図１９０】表２．１を示す。 【図１９１】表２．２を示す。 【図１９２】表２．３を示す。 【図１９３】表２．４を示す。 【図１９４】表２．５を示す。 【図１９５】表２．５を示す。 【図１９６】表２．６を示す。 【図１９７】表２．６を示す。 【図１９８】表２．６を示す。 【図１９９】表２．６を示す。 【図２００】表２．６を示す。 【図２０１】表２．７を示す。 【図２０２】表２．８を示す。 【図２０３】表２．９を示す。 【図２０４】表２．１０を示す。 【図２０５】表２．１１を示す。 【図２０６】表２．１２を示す。 【図２０７】表２．１３を示す。 【図２０８】表２．１４を示す。 【図２０９】表２．１５を示す。 【図２１０】表２．１６を示す。 【図２１１】表２．１７を示す。 【図２１２】表２．１８を示す。 【図２１３】表２．１９を示す。 【図２１４】表２．２０を示す。 【図２１５】表２．２１を示す。 【図２１６】表２．２２を示す。 【図２１７】表２．２３を示す。 【図２１８】表２．２４を示す。 【図２１９】表２．２５を示す。 【図２２０】表２．２６を示す。 【図２２１】表２．２７を示す。 【図２２２】表２．２８を示す。 【図２２３】表２．２８を示す。 【図２２４】表２．２９を示す。 【図２２５】表２．３０を示す。 【図２２６】表２．３１を示す。 【図２２７】表２．３２を示す。 【図２２８】表２．３３を示す。 【図２２９】表２．３４を示す。 【図２３０】表２．３５を示す。 【図２３１】表２．３５を示す。 【図２３２】表２．３６を示す。 【図２３３】表２．３６を示す。 【図２３４】表２．３７を示す。 【図２３５】表２．３８を示す。 【図２３６】表２．３９を示す。 【図２３７】表２．４０を示す。 【図２３８】表２．４１を示す。 【図２３９】表２．４２を示す。 【図２４０】表２．４３を示す。 【図２４１】表２．４４を示す。 【図２４２】表２．４４を示す。 【図２４３】表２．４４を示す。 【図２４４】表２．４５を示す。 【図２４５】表２．４６を示す。 【図２４６】表２．４７を示す。 【図２４７】表２．４７を示す。 【図２４８】表２．４７を示す。 【図２４９】表２．４８を示す。 【図２５０】表２．４９を示す。 【図２５１】表２．５０を示す。 【図２５２】表２．５０を示す。 【図２５３】表２．５１を示す。 【図２５４】表２．５１を示す。 【図２５５】表２．５１を示す。 【図２５６】表２．５２を示す。 【図２５７】表２．５２を示す。 【図２５８】表２．５３を示す。 【図２５９】表２．５４を示す。 【図２６０】表２．５５を示す。 【図２６１】表２．５６を示す。 【図２６２】表２．５７を示す。 【図２６３】表２．５８を示す。 【図２６４】表２．５９を示す。 【図２６５】表２．６０を示す。 【図２６６】表２．６０を示す。 【図２６７】表２．６１を示す。 【図２６８】表２．６２を示す。 【図２６９】表２．６３を示す。 【図２７０】表２．６４を示す。 【図２７１】表２．６４を示す。 【図２７２】表２．６４を示す。 【図２７３】表２．６４を示す。 【図２７４】表２．６４を示す。 【図２７５】表２．６４を示す。 【図２７６】表２．６４を示す。 【図２７７】表２．６５を示す。 【図２７８】表２．６５を示す。 【図２７９】表２．６６を示す。 【図２８０】表２．６６を示す。 【図２８１】表２．６６を示す。 【図２８２】表２．６６を示す。 【図２８３】表２．６６を示す。 【図２８４】表２．６７を示す。 【図２８５】表３．１を示す。 【図２８６】表３．２を示す。 【図２８７】表３．３を示す。 【図２８８】表３．４を示す。 【図２８９】表３．５を示す。 【図２９０】表３．６を示す。 【図２９１】表３．７を示す。 【図２９２】表３．８を示す。 【図２９３】表３．９を示す。 【図２９４】表３．１０を示す。 【図２９５】表３．１１を示す。 【図２９６】表３．１２を示す。 【図２９７】表３．１３を示す。 【図２９８】表３．１４を示す。 【図２９９】表４．１を示す。 【符号の説明】 ９ ベクタ・エンジン １０ データ・プロセッサ １１ バス・スイッチ １３ バス １４ 係数メモリ・アレイ（ＣＭＡ） １５ リセット回路 １６ 処理要素（ＰＥ） １７ ポート論理 １８ 入力データ・レジスタ（ＩＤＲ） １９ 命令解読回路構成 ２０ 命令キャッシュ ２１ 制御回路構成 ２２ マイクロシーケンサ ２４ 制御レジスタ ２６ スケーラ・エンジン ２８ 北ポート ３０ 南ポート ３２ 東ポート ３４ 西ポート ３６ ブロードキャスト・バス ３８ グローバル・データ・バス ３９ 休止回路構成
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ダブリュー・シートン・ジュニ ア アメリカ合衆国テキサス州オースティン、 トレイル・クレスト・サークル4836 (72)発明者 テリー・ジー・ローウェル アメリカ合衆国テキサス州オースティン、 ヒースロウ11522 (72)発明者 ステファン・ジー・オズボーン アメリカ合衆国テキサス州オースティン、 ナンバー・2412、サウス・ラマー3816 (72)発明者 トーマス・ジェイ・トマジン アメリカ合衆国テキサス州オースティン、 クックスタウン・ドライヴ3703

Claims (1)

  1. 【特許請求の範囲】 （請求項１ないし４７は、開示SC-01701A ：スイッチお
    よびタップ・アーキテクチャに関する。） （図１７０２．１も参照） 【請求項１】 第１ポート；（ノース（４４）／ウェス
    ト（５０）） 第２ポート；（サウス（４８）／イースト（４６））
    （注記：４４，４６，４８および５０はピンを指す；２
    ８，３０，３２および３４も用いることができる） 複数の制御値を記憶する第１記憶回路；（ＰＣＲ（５
    ２）−セクション１．１〜１．３；図８１および図２
    ６） 第２記憶回路；（ＩＤＲ（１８）） 第１ポートと第２ポートとの間に結合された第１スイッ
    チ回路（４２．１または４２．２）であって、複数の制
    御値の第１番目の制御値に応答して導電モードまたは非
    導電モードのいずれか一方にある第１スイッチ回路；
    （ＥＷＳビット７２またはＮＳＳビット７４；表２．１
    ０）および第１ポートと第２記憶回路との間に結合され
    た第１タップ回路（４０．１または４０．４）であっ
    て、複数の制御値の第２番目の制御値に応答して導電モ
    ードまたは非導電モードのいずれかにある第１タップ回
    路；（セクション３．８．１参照；ＮＴビット７０また
    はＷＴビット６４；表２．１０）によって構成されるこ
    とを特徴とするデータ・プロセッサ（１０）。 【請求項２】 第１スイッチ回路が導電モードにあると
    きに、第１スイッチ回路が第１ポートを第２ポートに結
    合する請求項１記載のデータ・プロセッサ。 【請求項３】 第１スイッチ回路が非導電モードにある
    ときには、第１ポートが第２ポートに結合されない請求
    項１記載のデータ・プロセッサ。 【請求項４】 第１記憶回路に結合されたインターフェ
    ース手段であって、複数の制御値をダイナミックに修正
    することのできるソフトウェア・プログラムに応答して
    複数の制御値を第１記憶回路に転送するインターフェー
    ス手段；（２つのケース：１）外部ソフトウェア・プロ
    グラム：「インターフェース手段」は、バス１３＋ポー
    ト論理２８，３０，３２または３４＋ポート・ピン４
    ４，４６，４８または５０＋インターフェース論理６２
    に対応する；２）内部ソフトウェア・プログラム：「イ
    ンターフェース手段」はバス１３（命令キャッシュ２０
    から制御レジスタ２４への経路；図１８，図７５，図１
    ６））に対応する；によってさらに構成される請求項１
    記載のデータ・プロセッサ。 【請求項５】 データ・プロセッサの内部にあり、ソフ
    トウェア・プログラムを記憶することのできる命令記憶
    回路（命令キャッシュ２０）であって、インターフェー
    ス手段に結合された命令記憶回路（命令キャッシュ−ソ
    フトウェア・プログラム；図７５）；によってさらに構
    成される請求項４記載のデータ・プロセッサ。 【請求項６】 データ・プロセッサの外部にあり、ソフ
    トウェア・プログラムを記憶することのできるメモリ回
    路（５６，５８または６０（あるいはＣＰＵがオンボー
    ド・メモリを有する場合は５４））であって、インター
    フェース手段に結合されたメモリ回路；（ホスト初期
    化；図６）によってさらに構成される請求項４記載のデ
    ータ・プロセッサ。 【請求項７】 複数の制御値のそれぞれの論理値を決定
    するリセット回路（１５）であって、第１記憶回路に結
    合されて、複数の制御値のそれぞれの論理値を設けるリ
    セット回路；（システム・リセット；図７５）によって
    さらに構成される請求項１記載のデータ・プロセッサ。 【請求項８】 第１タップ回路が導電モードにあるとき
    に、第１タップ回路が第１ポートを第２記憶回路に結合
    する請求項１記載のデータ・プロセッサ（図１３２）。 【請求項９】 第１タップ回路が非導電モードにあると
    きに、第１タップ回路は第１ポートを第２記憶回路に結
    合しない請求項１記載のデータ・プロセッサ（図１３
    ２）。 【請求項１０】 第２ポートと第２記憶回路との間に結
    合された第２タップ回路（４０．２または４０．３）で
    あって、複数の制御ビットの第３ビット（ＳＴビット６
    ６またはＥＴビット６８；表２．１０）に応答して導電
    モードまたは非道電モードのいずれかになる第２タップ
    回路；によってさらに構成される請求項１記載のデータ
    ・プロセッサ。 【請求項１１】 第２タップ回路が導電モードにあると
    きに、第２タップ回路が第２ポートを第２記憶回路に結
    合する請求項１０記載のデータ・プロセッサ（図１３
    ２）。 【請求項１２】 第２タップ回路が非導電モードにある
    ときに、第２タップ回路は第２ポートを第２記憶回路に
    結合しない請求項１０記載のデータ・プロセッサ（図１
    ３２）。 【請求項１３】 第３ポート；（ノース・ポート４４ま
    たはウェスト・ポート５０，このうち１つが第１ポート
    で、もう一方が第３ポート） 第４ポート；（サウス・ポート４８またはイースト・ポ
    ート４６，このうち１つが第２ポートで、もう一方が第
    ４ポート） 第３ポートと第４ポートとの間に結合された第２スイッ
    チ回路（４２．１または４２．２；このうち１つが第１
    スイッチで、もう一方が第２スイッチ）であって、複数
    の制御値の第４番目の制御値（ＥＷＳビット７２または
    ＮＳＳビット７４，このうち１つが第１制御値で、もう
    一方が第４制御値）に応答して導電モードまたは非導電
    モードのいずれかになる第２スイッチ回路；第３ポート
    と第２記憶回路との間に結合された第３タップ回路（４
    ０．１または４０．４）であって、複数の制御値の第５
    番目の制御値（ＮＴビット７０またはＷＴビット６４）
    に応答して導電モードまたは非導電モードのいずれかに
    なる第３タップ回路；および第４ポートと第２記憶回路
    との間に結合された第４タップ回路（４０．２または４
    ０．３）であって、複数の制御値の第６番目の制御値
    （ＳＴビット６６またはＥＴビット６８；表２．１０）
    に応答して導電モードまたは非導電モードのいずれかに
    なる第４タップ回路；（図１３２，図２６，表２．１
    ０）によってさらに構成される請求項１０記載のデータ
    ・プロセッサ。 【請求項１４】 第１記憶回路がプログラミング可能な
    制御レジスタである請求項１記載のデータ・プロセッ
    サ。（ＰＣＲ；図２６，表２．１０） 【請求項１５】 デジタル・データを通信する第１ポー
    ト（ノースまたはウェスト）；デジタル・データを通信
    する第２ポート（サウスまたはイースト）；制御値を記
    憶する第１記憶回路（ＰＣＲ）；第２記憶回路（ＩＤ
    Ｒ）；第１ポートと第２ポートとの間に結合された第１
    スイッチ回路（４２．１または４２．２）であって、制
    御値の第１部分（ＥＷＳビット７２またはＮＳＳビット
    ７４）に応答して導電モードおよび非導電モードのうち
    の１つになる第１スイッチ回路；および第１ポートと第
    ２記憶回路の間に結合された第１タップ回路（４０．１
    または４０．４）であって、制御値の第２部分（ＮＴビ
    ット７０またはＷＴビット６４）に応答して導電モード
    および非導電モードのうちの１つになる第１タップ回
    路；によって構成されることを特徴とするデータ・プロ
    セッサ。（図１３２） 【請求項１６】 第１スイッチ回路が導電モードにある
    ときに、デジタル・データが第１ポートと第２ポートと
    の間で転送される請求項１５記載のデータ・プロセッ
    サ。（図１３２） 【請求項１７】 第１スイッチ回路が非導電モードにあ
    るときに、デジタル・データは第１ポートと第２ポート
    との間で転送されない請求項１５記載のデータ・プロセ
    ッサ。（図１３２） 【請求項１８】 第１タップ回路が導電モードにあると
    きに、デジタル・データが第１ポートから第２記憶回路
    に転送され、第２記憶回路がデジタル・データを記憶す
    る請求項１５記載のデータ・プロセッサ。（図１３２） 【請求項１９】 第１タップ回路が非導電モードにある
    ときに、デジタル・データは第１ポートから第２ポート
    へ転送されない請求項１５記載のデータ・プロセッサ。
    （図１３２） 【請求項２０】 ソフトウェア・プログラムに応答して
    制御値が第１記憶回路に与えられる請求項１５記載のデ
    ータ・プロセッサ。（図１６，図７５，セクション３．
    ４） 【請求項２１】 データ・プロセッサの内部にあり、ソ
    フトウェア・プログラムを記憶することのできる命令記
    憶回路（命令キャッシュ２０）；によってさらに構成さ
    れる請求項１５記載のデータ・プロセッサ。（図７５） 【請求項２２】 データ・プロセッサの外部にあり、初
    期化プログラムを記憶することのできるメモリ（５６，
    ５８または６０）；によってさらに構成される請求項２
    １記載のデータ・プロセッサ。（図１６） 【請求項２３】 制御値の論理値を決定するリセット回
    路（１５）であって、第１記憶回路に結合されて制御値
    の論理値を設けるリセット回路；によってさらに構成さ
    れる請求項１５記載のデータ・プロセッサ。（図７５，
    図２６） 【請求項２４】 第２ポートと第２記憶回路との間に結
    合されて、制御値の第３部分（ＳＴビット６６またはＥ
    Ｔビット６８）に応答して、導電モードおよび非導電モ
    ードのいずれか一方になる第２タップ回路；によってさ
    らに構成される請求項１５記載のデータ・プロセッサ。
    （図１３２，図２６，表２．１０） 【請求項２５】 デジタル・データを通信する第３ポー
    ト（ノース・ポート・ピン４４またはウェスト・ポート
    ・ピン５０）；デジタル・データを通信する第４ポート
    （サウス・ポート・ピン４８またはイースト・ポート・
    ピン４６）；第３ポートと第４ポートとの間に結合され
    た第２スイッチ回路（４２．１または４２．２）であっ
    て、制御値の第４部分（ＥＷＳビット７２またはＮＳＳ
    ビット７４）に応答して、導電モードおよび非導電モー
    ドのいずれか一方になる第２スイッチ回路；第３ポート
    と第２記憶回路との間に結合された第３タップ回路（４
    ０．１または４０．４）であって、制御値の第５部分
    （ＮＴビット７０またはＷＴビット６４）に応答して、
    導電モードおよび非導電モードのいずれか一方になる第
    ３タップ回路；および第４ポートと第２記憶回路との間
    に結合された第４タップ回路（４０ｆ．２または４０．
    ３）であって、制御値の第６部分（ＳＴビット６６また
    はＥＴビット６８）に応答して、導電モードおよび非導
    電モードのいずれか一方になる第４タップ回路；によっ
    てさらに構成される請求項２４記載のデータ・プロセッ
    サ。（図１３２，図２６，表２．１０） 【請求項２６】 データ・プロセッサが第１動作モード
    （ストップ）および第２動作モード（ラン）で通信する
    ことを可能にするモード選択手段（ラン／ストップ・ピ
    ン８０）であって：データ・プロセッサが第１動作モー
    ドにいるときには、外部プロセッサ（５４）が第１ポー
    ト（ノースまたはウェスト）と第２ポート（サウスまた
    はイースト）とを共に用いて、複数の制御値（ＰＣＲビ
    ット）を用いずに第１記憶回路にアクセスし；さらにデ
    ータ・プロセッサが第２動作モードにいるときには、デ
    ータ・プロセッサは、第１記憶回路に記憶されている複
    数の制御値に応答してデジタル情報を選択的に通信する
    ことができ、この複数の制御値は第１ポートおよび第２
    ポートが独立してデジタル・データを通信できるように
    選択的にイネーブルにするモード選択手段；によってさ
    らに構成される請求項１５記載のデータ・プロセッサ。
    （Ｒ／Ｓピン：ラン／ストップ・モード；図１８，図２
    ６，表２．２、表２．１０） 【請求項２７】 第１スイッチ回路が導電モードにいる
    ときに第１ポートと第２ポートとの間で転送されたデジ
    タル・データを保持する保持レジスタ（ＥＷＨＲ９２ま
    たはＮＳＨＲ９０）；によってさらに構成される請求項
    １５記載のデータ・プロセッサ。（ＮＳＨＲ，ＥＷＨＲ
    レジスタ；図４１，図４２，表２．１６，表２．１７） 【請求項２８】 データ・プロセッサ内でデジタル・デ
    ータを通信する方法であって：デジタル・データを通信
    する第１ポート（ノース４４またはウェスト５０）を設
    ける段階；デジタル・データを通信する第２ポート（サ
    ウス４８またはイースト４６）を設ける段階；制御値を
    記憶する第１記憶回路（ＰＣＲ５４）を設ける段階；デ
    ジタル・データを記憶することのできる第２記憶回路
    （ＩＤＲ１８）を設ける段階；第１ポートと第２ポート
    との間に第１スイッチ回路（４２．１または４２．２）
    を結合する段階；制御値の第１部分（ＥＷＳビット７２
    またはＮＳＳビット７４）に応答して第１スイッチ回路
    の導電モードおよび非導電モードのいずれか１つを選択
    する段階；第１ポートと第２記憶回路との間に第１タッ
    プ回路（４０．１または４０．４）を結合する段階；お
    よび制御値の第２部分（ＮＴビット７０またはＷＴビッ
    ト６４）に応答して第１タップ回路の導電モードおよび
    非導電モードのいずれか１つを選択する段階；によって
    構成されることを特徴とする方法。（図１３２，図２
    ６、表２．１０） 【請求項２９】 第１スイッチ回路の導電モードおよび
    非導電モードのいずれか１つを選択する段階が：制御値
    の第１部分が第１値（論理１）を有するときに、第１ポ
    ートと第２ポートとの間でデジタル・データを転送する
    段階；および制御値の第１部分が第２値（論理０）を有
    するときに、第１ポートと第２ポートとの間のデジタル
    ・データの転送を阻止する段階；によってさらに構成さ
    れる請求項２８記載の方法。（図１３２，図２６，表
    ２．１０） 【請求項３０】 第１タップ回路の導電モードおよび非
    導電モードのいずれか１つを選択する段階が：制御値の
    第２部分が第１値（論理１）を有するときに、第１ポー
    トと第２記憶回路との間でデジタル・データを転送する
    段階；および制御値の第２部分が第２値（論理０）を有
    するときに、第１ポートと第２記憶回路との間のデジタ
    ル・データの転送を阻止する段階；によってさらに構成
    される請求項２８記載の方法。（図１３２，図２６，表
    ２．１０） 【請求項３１】 ソフトウェア・プログラムが第１記憶
    回路に制御値を与えることができるようにする段階（内
    部ソフトウェア・プログラム（図７５）は命令キャッシ
    ュ２０内にあり、外部ソフトウェア・プログラム（図１
    ６）は５４，５６，５８または６０のどれかにある）；
    によってさらに構成される請求項２８記載の方法。 【請求項３２】 データ・プロセッサが命令を実行して
    いる間に、ソフトウェア・プログラムが制御値をダイナ
    ミックに修正することができるようにする段階（仕様書
    追加テキスト）；によってさらに構成される請求項３１
    記載の方法。 【請求項３３】 データ・プロセッサの内部にある命令
    記憶回路（２０）内にソフトウェア・プログラムを選択
    的に記憶する段階；によってさらに構成される請求項３
    １記載の方法。（図７５） 【請求項３４】 データ・プロセッサの外部にあるメモ
    リ（５４，５６，５８，６０）にソフトウェア・プログ
    ラムを選択的に記憶する段階；によってさらに構成され
    る請求項３３記載の方法。（図１６） 【請求項３５】 リセット回路（１５）が制御値を第１
    記憶回路に与えることができるようにする段階；によっ
    てさらに構成される請求項２８記載の方法。（図７５） 【請求項３６】 第２ポートと第２記憶回路との間に第
    ２タップ回路（４０．２または４０．３）を結合する段
    階；および制御値の第３部分（ＥＴビット６８またはＳ
    Ｔビット６６）に応答して導電モードおよび非導電モー
    ドのいずれか１つを選択する段階；によってさらに構成
    される請求項２８記載の方法。（図１３２，図２６，表
    ２．１０） 【請求項３７】 第２タップ回路のモードを決定する段
    階が：制御値の第３部分が第１値（論理１）を有すると
    きに第２ポートから第２記憶回路にデジタル・データを
    転送する段階；および制御値の第３部分が第２値（論理
    ０）を有するときに第２ポートと第２記憶回路との間の
    デジタル・データの転送を阻止する段階；によってさら
    に構成される請求項３６記載の方法。（図１３２，図２
    ６，表２．１０） 【請求項３８】 デジタル・データを通信する第３ポー
    ト（ノース・ポート４４またはウェスト・ポート５０）
    を設ける段階；デジタル・データを通信する第４ポート
    （サウス・ポート４８またはイースト・ポート４６）を
    設ける段階；第３ポートと第４ポートとの間に第２スイ
    ッチ回路（４２．１または４２．２）を結合する段階；
    制御値の第４部分（ＥＷＳビット７２またはＮＳＳビッ
    ト７４）に応答して第２スイッチ回路の導電モードおよ
    び非導電モードのいずれか１つを選択する段階；第３ポ
    ートと第２記憶回路との間に第３タップ回路（４０．１
    または４０．４）を結合する段階；制御値の第５部分
    （ＮＴビット７０またはＷＴビット６４）に応答して第
    ３タップ回路の導電モードおよび非導電モードのいずれ
    か１つを選択する段階；第４ポートと第２記憶回路との
    間に第４タップ回路（４０．２または４０．３）を結合
    する段階；および制御値の第６部分（ＥＴビット６８ま
    たはＳＴビット６６）に応答して第４タップ回路の導電
    モードおよび非導電モードのいずれか１つを選択する段
    階；によってさらに構成される請求項３７記載の方法。
    （図１３２，図２６，表２．１０） 【請求項３９】 データ処理システム（５７）であっ
    て：複数のデータ・プロセッサのそれぞれが：デジタル
    ・データを通信する複数のポート（４４，４６，４８，
    ５９）；制御値を記憶する第１記憶回路（ＰＣＲ５
    ２）；第２記憶回路（ＩＤＲ１８）；複数のスイッチ回
    路（４２．１，４２．２）であって、複数のスイッチ回
    路のそれぞれが複数のポートのうちの２つのポートの間
    に結合され、それぞれが制御値の第１部分に応答して導
    電モードおよび非導電モードのいずれかにあるスイッチ
    回路；複数のタップ回路（４０．１，４０．２，４０．
    ３，４０．４）であって、複数のタップ回路のそれぞれ
    が複数のポートのうち所定の１つと第２記憶回路との間
    に結合され、それぞれが制御値の第２部分（ＷＴビット
    ６４，ＳＴビット６６，ＥＴビット６８，ＮＴビット７
    ０）に応答して導電モードおよび非導電モードのいずれ
    かにあるタップ回路；によって構成される複数のデータ
    ・プロセッサ；および複数のデータ・プロセッサの第１
    番目のデータ・プロセッサの複数のポートの１つを、複
    数のデータ・プロセッサの第２番目のデータ・プロセッ
    サの複数のポートの１つに結合して、複数のデータ・プ
    ロセッサの第１番目（１０．０）と複数のデータ・プロ
    セッサの第２番目（１０．２または１０．１）との間で
    デジタル・データを選択的に通信する第１導体（６１，
    ６３）；によって構成されることを特徴とするデータ処
    理システム（５７）。（図１６，図３．６５，図１３
    ２，図２６，表２．１０） 【請求項４１】 複数のタップ回路のいずれか１つが導
    電モードにあるときに、複数のデータ・プロセッサの１
    つの第２記憶回路にデジタル・データが転送され、この
    デジタル・データは複数のポートのうち、対応する所定
    の１つに受信される請求項３９記載のデータ処理システ
    ム。（図２６，図３．６５，図１３２，図２７，表２．
    １０） 【請求項４２】 複数のスイッチ回路が：複数のポート
    の第１番目のポート（ノース４４）と複数のポートの第
    ２番目のポート（サウス４８）との間に結合された第１
    スイッチ回路（４２．１）であって、制御の第１部分
    （ＮＳＳビット７４）に応答して導電モードおよび非導
    電モードのいずれかにある第１スイッチ回路；および複
    数のポートの第３番目のポート（ウェスト５０）と複数
    のポートの第４番目のポート（イースト４６）との間に
    結合された第２スイッチ回路（４２．２）であって、制
    御値の第２部分（ＥＷＳビット７２）に応答して導電モ
    ードおよび非導電モードのいずれかにある第２スイッチ
    回路；によって構成される請求項３９記載のデータ処理
    システム。（図１３２，図２６，表２．１０） 【請求項４３】 複数のタップ回路が：複数のポートの
    うちの第１ポートと第２記憶回路との間に結合された第
    １タップ回路（４０．１）であって、制御値の第３部分
    （ＮＴビット７０）に応答して非導電モードおよび導電
    モードのいずれかにある第１タップ回路；複数のポート
    のうちの第２ポートと第２記憶回路との間に結合された
    第２タップ回路（４０．３）であって、制御値の第４部
    分（ＳＴビット６６）に応答して非導電モードおよび導
    電モードのいずれかにある第２タップ回路；複数のポー
    トのうちの第３ポートと第２記憶回路との間に結合され
    た第３タップ回路（４０．４）であって、制御値の第５
    部分（ＷＴビット６４）に応答して非導電モードおよび
    導電モードのいずれかにある第３タップ回路；および複
    数のポートのうちの第４ポートと第２記憶回路との間に
    結合された第４タップ回路（４０．２）であって、制御
    値の第６部分（ＥＴビット６８）に応答して非導電モー
    ドおよび導電モードのいずれかにある第４タップ回路；
    によって構成される請求項４２記載のデータ処理システ
    ム。（図１３２，図２６，表２．１０） 【請求項４４】 複数のデータ・プロセッサのそれぞれ
    が、複数の行および複数の列に配列されている請求項３
    ９記載のデータ処理システム。（図１６） 【請求項４５】 複数のデータ・プロセッサが少なくと
    も１行に配列されている請求項３９記載のデータ処理シ
    ステム。（図１６） 【請求項４６】 複数のデータ・プロセッサが少なくと
    も１列に配列されている請求項３９記載のデータ処理シ
    ステム。（図１６） 【請求項４７】 第１ポート；（ノース／ウェスト） 第２ポート；（サウス／イースト） 複数の制御値を記憶する第１記憶回路；（ＰＣＲ−セク
    ション１．１〜１．３） 第２記憶回路；（ＩＤＲ）および第１ポートと第２ポー
    トとの間に結合された第１スイッチ回路であって、複数
    の制御値の第１番目の制御値に応答して導電モードまた
    は非導電モードのいずれかにある第１スイッチ回路；に
    よって構成されることを特徴とするデータ・プロセッ
    サ。（請求項４８ないし９３は、開示SC-01702A ：アソ
    シエーション・エンジン４ポート・アーキテクチャに関
    する） 【請求項４８】 デジタル情報を通信する第１ポート；
    （ノース（２８）／ウェスト（３４）） デジタル情報を通信する第２ポート；（サウス（３０）
    ／イースト（３２）；図１７０２．１） データ・プロセッサがデジタル情報を通信できるように
    するイネーブル手段（４３，３７，５２）であって、第
    １ポートおよび第２ポートに結合されてデジタル情報の
    通信を可能にするイネーブル手段；（ラン：スイッチ／
    タップ（４１，５２）、ストップ：行および列選択（４
    ３，３７）；図１８，図１７０２．１）内部メモリ記憶
    回路（ＩＤＲ１８）であって、複数のデータ値のそれぞ
    れが対応するアドレス・ロケーションを有する複数のデ
    ータ値を記憶し、第１ポートおよび第２ポートの両方に
    結合されている内部メモリ記憶回路；（ＩＤＲ；図７
    ５，図１７０２．１）およびデータ・プロセッサが第１
    動作モードおよび第２動作モードのどちらかで通信する
    ことを可能にするモード選択手段（Ｒ／Ｓピン８０）で
    あって：データ・プロセッサが第１動作モード（ストッ
    プ・モード：図１７０２．２）にいるときには外部プロ
    セッサ（ＣＰＵ５４：図１６）が第１ポートと第２ポー
    トを共に利用して内部メモリ記憶回路の複数のデータ値
    の１つにアクセスし；（図１８，表２．２，図１７０
    ２．１，残りのピン３７内） データ・プロセッサが第２動作モード（ラン・モード：
    図１７０２．３）にいるときには、第１ポートおよび第
    ２ポートでデジタル情報が独立して通信されるモード選
    択手段（Ｒ／Ｓピン）；によって構成されることを特徴
    とするデータ・プロセッサ（１０）。 【請求項４９】 第１動作モードによりデータ・プロセ
    ッサがホスト集積回路とのみ情報を通信することがで
    き、第２動作モードによりデータ・プロセッサはホスト
    集積回路および非ホスト集積回路と選択的に情報を通信
    することができる請求項４８記載のデータ・プロセッ
    サ。（ストップ／ラン；セクション３．５，図１７０
    ２．２ないし図１７０２．６） 【請求項５０】 モード選択手段が、外部からアクセス
    可能な第１集積回路ピンによって構成される請求項４８
    記載のデータ・プロセッサ。（Ｒ／Ｓ；図１８，図１７
    ０２．１） 【請求項５１】 イネーブル手段が：複数の制御値を記
    憶する制御記憶回路（ＰＣＲ５２）であって、第１ポー
    トおよび第２ポートの両方に結合されている制御記憶回
    路；によって構成される請求項４８記載のデータ・プロ
    セッサ。（ラン；図１７０２．１） 【請求項５２】 複数の制御値によりデータ・プロセッ
    サがデジタル情報を内部メモリ記憶回路に選択的に記憶
    することができ、データ・プロセッサが第２動作モード
    （ラン）にいるときには第１ポートと第２ポートとの間
    でデジタル情報を選択的に通信することができる請求項
    ５１記載のデータ・プロセッサ。 【請求項５３】 イネーブル手段が、外部からアクセス
    可能な第２集積回路ピンによって構成される請求項４８
    記載のデータ・プロセッサ。（行（８２）または列選択
    （８４）；図１７０２．１，図１８） （＊＊＊残りのピン３７：行選択ピン８２，列選択ピン
    ８４およびＲ／Ｓピン８０を含む） 【請求項５４】 第１アクセス・モード（ランダム）お
    よび第２アクセス・モード（ストリーム）のうち１つを
    選択するアクセス・モード選択手段（ＯＰピン９４）で
    あって、第１および第２アクセス・モードは、第１動作
    モード（ストップ）の間に選択的に用いられ：第１アク
    セス・モードは、第１ポートに与えられた第１アドレス
    値に応答して、データ・プロセッサが内部メモリ記憶回
    路にアクセスすることを可能にし（ランダム）；さらに
    第２アクセス・モードは、第１メモリ記憶回路に記憶さ
    れたオフセット値（ＯＡＲ）を用いて生成される第２ア
    ドレス値に応答して、データ・プロセッサが内部メモリ
    記憶回路にアクセスすることを可能にするアクセス・モ
    ード手段：（（ストリーム）／図１８，図１７０２．
    １、図４３）によってさらに構成される請求項４８記載
    のデータ・プロセッサ。ストップ・モードの動作の２つ
    のアクセス・モード．．注記：ストップ・モードにおい
    ては、ＩＤＲ以外にもホストがアクセスすることのでき
    るレジスタがある（表２．１６参照）。 【請求項５５】 アクセス・モード選択手段が、外部か
    らアクセス可能な第３集積回路ピン（ＯＰピン９４；図
    １８）によって構成される請求項５４記載のデータ・プ
    ロセッサ。 【請求項５６】 第２アクセス・モードにより、データ
    ・プロセッサが内部メモリ記憶回路内の複数の昇順アド
    レスにアクセスすることができ、このとき第２アドレス
    値が複数の昇順アドレスの第１番目を示す請求項５４記
    載のデータ・プロセッサ。（ストリーム） 【請求項５７】 アドレス・ロケーションの数を示すカ
    ウント値を記憶する第４メモリ記憶回路（ＤＣＲ）／
    （ストリーム）／ＤＣＲ１ ９７；図４４）；によって
    さらに構成される請求項５６記載のデータ・プロセッ
    サ。 【請求項５８】 遅延値を記憶する第５メモリ記憶回路
    であって、この遅延値は第２アクセス・モードで動作中
    に内部メモリ記憶回路がアクセスされた時刻を示す第５
    メモリ記憶回路（ＨＳＯＲレジスタ）；によってさらに
    構成される請求項５４記載のデータ・プロセッサ。 【請求項５９】 デジタル情報を通信する第３ポート；
    （ウェスト（３４）デジタル情報を通信する第４ポー
    ト；（イースト）および複数の制御値を記憶する制御レ
    ジスタ（ＰＣＲ５２）であって、複数の制御値によりデ
    ータ・プロセッサは選択的に第２動作モード（ラン・モ
    ード）でデジタル情報を通信することができる制御レジ
    スタ；（スイッチおよびタップ・レジスタ）：（実際の
    実行例；図１７０２．１）によってさらに構成される請
    求項４８記載のデータ・プロセッサ。 【請求項６０】 第１，第２，第３および第４ポートに
    結合されて、第１，第２，第３および第４ポートのそれ
    ぞれと通信されている情報が有効であるか否かを判定す
    る有効性検出手段（ＸＣＩピン７５，８７，８９，９５
    およびＳＣＯピン７３，７９，８５，９３）（ＸＣＩ：
    ＮＣＩ（７５），ＳＣＩ（８９），ＷＣＩ（９５），Ｅ
    ＣＩ（８１）；ＸＣＯ：ＮＣＯ（７３），ＳＣＯ（８
    ５），ＷＣＯ（９３），ＥＣＯ（７９）；図１７０２．
    １，図１８）；によってさらに構成される請求項５９記
    載のデータ・プロセッサ。 【請求項６１】 データ・プロセッサが第１動作モード
    にいるときには、外部アドレス値が第１ポート（ノース
    ２８）および第３ポート（ウェスト３４）の両方で受信
    され、外部アドレス値が内部メモリ記憶回路にアクセス
    する請求項５９記載のデータ・プロセッサ。（ストッ
    プ：ランダム；図１７０２．２，図１７０２．１） 【請求項６２】 外部アドレス・ロケーションの最下位
    部分が第１ポート（ノース２８）に与えられ、外部アド
    レス値の最上位部分が第３ポート（ウェスト・ポート３
    ４）に与えられる請求項６１記載のデータ・プロセッ
    サ。（ストップ：図１７０２．２） 【請求項６３】 外部アドレス値が第１ポートおよび第
    ３ポートの両方に受信されたことに応答して、内部メモ
    リ記憶回路がその中に記憶されている複数のデータ値の
    １つを設けて第２ポートから出力させる請求項６１記載
    のデータ・プロセッサ。（ストップ−リード／図１７０
    ２．２，図１７０２．１） 【請求項６４】 外部アドレス値が第１ポートおよび第
    ３ポートの両方に受信されたことに応答して、複数のデ
    ータ値の１つが第２ポートに入力される請求項６１記載
    のデータ・プロセッサ。（ストップ−ライト；図１７０
    ２．２，図１７０２．１） 【請求項６５】 データ・プロセッサが第１動作モード
    にいるときに、外部アドレス値がホスト・データ・プロ
    セッサにより設けられる請求項６１記載のデータ・プロ
    セッサ。（ストップ：ランダム；図１７０２．４） 【請求項６６】 データ・プロセッサが第２動作モード
    にいるときに、複数の制御値の第１番目の制御値（ＮＳ
    Ｓビット７４）に応答して、デジタル情報が第１ポート
    （ノース）と第２ポート（サウス）との間で選択的に通
    信される請求項５９記載のデータ・プロセッサ。（ラ
    ン；図１７０２．３，図１３２，図２６，表２．１０） 【請求項６７】 データ・プロセッサが第２動作モード
    にいるときに、複数の制御値の第２番目の制御値（ＥＷ
    Ｓビット７２）に応答して、デジタル情報が第３ポート
    （ウェスト）と第４ポート（イースト）との間で選択的
    に通信される請求項５９記載のデータ・プロセッサ。
    （ラン；図１７０２．３，図１３２，図２６，表２．１
    ０） 【請求項６８】 データ・プロセッサが第２動作モード
    にいるときに、複数の制御値の第４番目の制御値（４つ
    のタップ・ビットのうちの１つ）に応答して、第１，第
    ２，第３および第４ポートの１つから受信されたデジタ
    ル情報が内部メモリ記憶回路に選択的に記憶される請求
    項５９記載のデータ・プロセッサ。（ラン；図１３２，
    図２６，表２．１０） 【請求項６９】 データ・プロセッサが第１動作モード
    にいるときに、デジタル情報が第１ポートと第２ポート
    との間で修正されずに通信され、データ・プロセッサは
    デジタル情報を通信することができない請求項４８記載
    のデータ・プロセッサ。（ストップ：選択された行また
    は列で、両方ではない；図１７０２．４−薄くシェード
    をつけたＡＥ，１０．２１，１０．２５，１０．３３，
    １０．２８，１０．３０，１０．３１） 【請求項７０】 データ・プロセッサがデジタル情報を
    通信することができる状態で、データ・プロセッサが第
    １動作モードにいるときに、第１ポートに与えられたデ
    ジタル情報を用いて内部メモリ記憶回路の複数のデジタ
    ル・データ値の１つにアクセスする請求項４８記載のデ
    ータ・プロセッサ。（ストップ：行と列の両方が選択さ
    れている；図１７０２．４−濃いシェードをつけたＡ
    Ｅ，１０．２９） 【請求項７１】 データ・プロセッサ内でデジタル・デ
    ータを通信する方法であって：データ・プロセッサがデ
    ジタル・データを通信できるように選択的にイネーブル
    にする段階；（ストップ・モード：行および列選択信号
    を用いる；ラン・モード：ＰＣＲ５２のスイッチ制御ビ
    ットを用いる） デジタル・データを通信する第１ポート（ノース２８）
    を設ける段階；デジタル・データを通信する第２ポート
    （サウス３０）を設ける段階；第１および第２ポートの
    動作モード（ストップまたはラン）を選択的に決定する
    段階であって、第１動作モード（ストップ）は第１ポー
    トと第２ポートの両方がホスト集積回路（５４．２）の
    みとデジタル・データを通信することができるように
    し、第２動作モード（ラン）は第１ポートと第２ポート
    の両方がホスト集積回路および非ホスト集積回路の両方
    とデジタル・データを通信することができるようにする
    段階；（図１７０２．４，図１７０２．５，図１６，図
    １７０２．６）；によって構成されることを特徴とする
    方法。 注記：ストップ・モードでは、イネーブルになったＡＥ
    またはホストだけがデータのソースまたは最終的なデス
    ティネーションとなることができるが、他のＡＥはその
    スイッチが適切な状態（すなわち導電状態）になってい
    れば、データを修正せずに通過させることができる。 【請求項７２】 データ・プロセッサの外部からアクセ
    ス可能なモード選択集積回路ピン（Ｒ／Ｓピン８０：図
    １８）の論理値に応答して、動作モードが決定される請
    求項７１記載の方法。 【請求項７３】 データ・プロセッサを選択的にイネー
    ブルにする段階が：データ・プロセッサが第１動作モー
    ド（ストップ）にいるときに、データ・プロセッサが、
    ホスト集積回路に対してデジタル・データを通信するこ
    とができるようにするイネーブル信号を外部から与える
    段階；（行／列選択；図１７０２．４、図１７０２．
    ５）およびデータ・プロセッサが第２動作モードにいる
    ときに、データ・プロセッサがデジタル・データをホス
    ト集積回路および非ホスト集積回路に通信することがで
    きるようにする内部イネーブル回路（４１または４３）
    を設ける段階；（スイッチ／タップ；図１７０２．１）
    によってさらに構成される請求項７１記載の方法。 【請求項７４】 イネーブル信号が、データ・プロセッ
    サのチップ・イネーブル集積回路ピンによって構成され
    る請求項７３記載の方法。（行（８２）または列（８
    ４）選択；図１８） 【請求項７５】 内部イネーブル回路が：複数の制御値
    を記憶するデータ・プロセッサ内部の第１記憶回路（Ｐ
    ＣＲ５２）であって、複数の制御値の一部により、デー
    タ・プロセッサが第２動作モードにいるときに、データ
    ・プロセッサの第１および第２ポートがデジタル・デー
    タを通信することが可能になる第１記憶回路；によって
    構成される請求項７３記載の方法。（ラン−スイッチお
    よびタップ；図１７０２．１） 【請求項７６】 インターフェース回路（バス１３，お
    よびポートの場合もある）を第１記憶回路に結合する段
    階であって、インターフェース回路は、ソフトウェア・
    プログラムに応答して複数の制御値を第１記憶回路に転
    送する段階；によってさらに構成される請求項７５記載
    の方法。（ラン，図７５） 【請求項７７】 第２記憶回路（ＩＤＲ１８）を第１ポ
    ートおよび第２ポートに結合する段階であって、第２記
    憶回路は、複数のデータ値のそれぞれが対応するアドレ
    ス・ロケーションを有する複数のデータ値を記憶する段
    階；によってさらに構成される請求項７５記載の方法。
    （ランおよびストップ・モード−ＩＤＲ；図１７０２．
    １） 【請求項７８】 デジタル・データを通信する第３ポー
    トを設ける段階；およびデータ・プロセッサが第１動作
    モード（ストップ）の第１アクセス・モード（ランダ
    ム）にいるときに、ホスト・プロセッサがデータ・プロ
    セッサの第１ポートおよび第３ポートの両方に外部アド
    レス値を与えることができるようにする段階；によって
    さらに構成される請求項７７記載の方法。（ストップ−
    ランダム；図１７０２．４） 【請求項７９】 外部アドレス値に応答して、第２記憶
    回路（ＩＤＲ１８）の複数のデータ値の対応する１つの
    値にアクセスする段階；データ・プロセッサがデジタル
    情報を通信できる状態のときに、データ・プロセッサの
    第２ポート（サウス３０）が複数のデータ値の対応する
    １つを設けられるようにする段階；およびデータ・プロ
    セッサがデジタル情報を通信できない状態のときに、デ
    ータ・プロセッサの第２ポートがデジタル情報値を設け
    られるようにする段階；によってさらに構成される請求
    項７７記載の方法。（ストップ−ランダム；受信したデ
    ジタル情報値をそのまま伝える） 【請求項８０】 第１動作モードの第２アクセス・モー
    ドの間に、データ・プロセッサのアクセスされる部分を
    示す第３記憶回路（ＨＳＳＲ１００）を設ける段階；に
    よってさらに構成される請求項７１記載の方法。（論理
    空間，表２．１３，表２．１４；図３７，図１７０２．
    ５） 【請求項８１】 ホスト・データ・プロセッサ（５
    ４）；（図１６）および複数のデータ・プロセッサ（１
    ０．１５，１０．１６，１０．１７，１０．１８）であ
    って、その複数のデータ・プロセッサのそれぞれが：デ
    ータ・プロセッサがデジタル情報を通信できるようにす
    るイネーブル手段；デジタル情報を通信する第１ポート
    （２８）；デジタル情報を通信する第２ポート（３
    ０）；デジタル情報を通信する第３ポート（３４）；デ
    ジタル情報を通信する第４ポート（３２）；内部メモリ
    記憶回路（ＩＤＲ１８）であって、複数のデータ値のそ
    れぞれが対応するアドレス・ロケーションを有する複数
    のデータ値を記憶し、第１，第２，第３および第４ポー
    トのそれぞれに結合されている内部メモリ記憶回路；
    （図１７０２．１）およびデータ・プロセッサが、第１
    動作モードおよび第２動作モードのいずれかにおいて通
    信できるようにするモード選択手段（Ｒ／Ｓピン８０）
    であって：データ・プロセッサが第１動作モードにいる
    ときには、ホスト・データ・プロセッサ（５４）は第１
    ポートと第２ポートとを共に利用して、内部メモリ記憶
    回路の複数のデータ値の１つにアクセスし；（図１７０
    ２．１，図１７０２．２） データ・プロセッサが第２動作モード（ラン）にいると
    きには、第１，第２，第３および第４ポートのそれぞれ
    により独立してデジタル情報を通信して、第１，第２，
    第３および第４ポートのそれぞれはイネーブル手段によ
    り設けられた複数の制御値に応答して通信するモード選
    択手段；（図１７０２．３，図１７０２．１）によって
    構成される複数のデータ・プロセッサ；によって構成さ
    れることを特徴とするデータ処理システム。 【請求項８２】 複数のデータ・プロセッサのそれぞれ
    のモード選択手段が、外部からアクセス可能な第１集積
    回路ピン（Ｒ／Ｓピン８０：図１８）によって構成され
    る請求項８１記載のデータ処理システム。 【請求項８３】 複数のデータ・プロセッサ（図９の１
    ０．６８，１０．６９，図１５の１０．７０，１０．７
    １）が行および列のどちらかに配列されている請求項８
    １記載のデータ処理システム。 【請求項８４】 複数のデータ・プロセッサ（１０．０
    ないし１０．９）が複数の行および複数の列に配列され
    ている請求項８１記載のデータ処理システム。（図１
    ６） 【請求項８５】 複数のデータ・プロセッサのそれぞれ
    のイネーブル手段が、少なくとも、行選択集積回路ピン
    （８２）および列選択集積回路ピン（８４）のいずれか
    一方によって構成され、行選択集積回路ピンも列選択集
    積回路ピンも外部からアクセスが可能である請求項８１
    記載のデータ処理システム。（行および列選択；図１
    ８） 【請求項８６】 イネーブル手段が：複数の制御値を記
    憶する制御記憶回路（ＰＣＲ５２）であって、第１，第
    ２，第３および第４ポートのそれぞれに結合される制御
    記憶回路；によって構成される請求項８１記載のデータ
    処理システム。（図１７０２．１） 【請求項８７】 それぞれのデータ・プロセッサが第２
    動作モードにいるときに、複数の制御値が、それぞれの
    データ・プロセッサがそれぞれの内部メモリ記憶回路
    （ＩＤＲ１８）内のデジタル情報を選択的に記憶できる
    ようにして、複数のデータ・プロセッサ（１０．５２な
    いし１０．６７）の隣接するデータ・プロセッサおよび
    ホスト・データ・プロセッサ（５４．３）とデジタル情
    報を選択的に通信できるようにする請求項８６記載のデ
    ータ処理システム。（ラン；図１７０２．６） 【請求項８８】 複数のデータ・プロセッサのそれぞれ
    が：第１アクセス・モードおよび第２アクセス・モード
    のいずれか１つを選択するアクセス・モード選択手段
    （ＯＰピン９４）であって、第１および第２アクセス・
    モードは第１動作モード（ストップ）の間に選択的に用
    いられるアクセス・モード選択手段であって：第１アク
    セス・モード（ランダム）により、データ・プロセッサ
    は、第１ポート（ノース２８）に与えられた第１アドレ
    ス値に応答して内部メモリ記憶回路（ＩＤＲ１８）にア
    クセスすることができ；第２アクセス・モード（ストリ
    ーム）により、データ・プロセッサは、第１記憶ロケー
    ション（ＯＡＲ９６−図４３）に記憶されたオフセット
    値を用いて生成された第２アドレス値に応答して、内部
    メモリにアクセスすることができるアクセス・モード選
    択手段；によってさらに構成される請求項８１記載のデ
    ータ処理システム。（ストップ：ランダム／ストリー
    ム） 【請求項８９】 第２アクセス・モード（ランダム）
    は、データ・プロセッサが、内部メモリ記憶回路内の複
    数の昇順アドレスにアクセスすることができるようにし
    て、第２アドレス値が複数の昇順アドレスの第１番目の
    アドレスを示す請求項８８記載のデータ処理システム。
    （ストリーム） 【請求項９０】 アドレスロケーションの数を示すカウ
    ント値を記憶する第４メモリ記憶回路（ＤＣＲ１ ９
    ７）；によってさらに構成される請求項８８記載のデー
    タ処理システム。（ストリーム；図４４） 【請求項９１】 遅延値を記憶する第５メモリ記憶回路
    であって、遅延値は、第２アクセス・モードで動作中に
    内部メモリ記憶回路がアクセスされた時刻を示す第５メ
    モリ記憶回路；によってさらに構成される請求項８８記
    載のデータ処理システム。（ＨＳＯＲレジスタ） 【請求項９２】 データ・プロセッサが第１動作モード
    にいるとき、外部アドレス値が第１ポートおよび第３ポ
    ートの両方により受信されて、外部アドレス値が内部メ
    モリ記憶回路にアクセスする請求項９１記載のデータ処
    理システム。（ストップ−図１７０２．２，図１７０
    ２．１） 【請求項９３】 データ・プロセッサが第１動作モード
    にいるとき、外部アドレス値がホスト・データ・プロセ
    ッサ（５４．１）により設けられる請求項９１記載のデ
    ータ処理システム。（ストップ−図１７０２．４） （請求項９４ないし１２３は、開示SC-01740A ：ＡＥア
    ーキテクチャに対応する。）（これらの請求項は、ベク
    タ・エンジンとスケーラ・エンジンとを単独の集積回路
    上に組み込んだＡＥアーキテクチャに関する。さらに、
    ベクタ・エンジンとスケーラ・エンジンの両方を動作さ
    せることができるシーケンサも、本開示の請求項の独自
    の特色である。） 【請求項９４】 ベクタ命令を実行することができるベ
    クタ・エンジン（９）；スケーラ命令を実行することが
    できるスケーラ・エンジン（２６）；ベクタ・エンジン
    内のベクタ命令とスケーラ・エンジン内のスケーラ命令
    の両方の実行を制御するシーケンサ（２２）であって、
    ベクタ・エンジンに結合されてベクタ制御情報を通信
    し、スケーラ・エンジンに結合されてスケーラ制御命令
    を通信するシーケンサ；（マイクロシーケンサ）および
    ベクタ・オペランドとスケーラ・オペランドを記憶する
    ための共有メモリ回路（１４）であって、ベクタ・オペ
    ランドを通信するためにベクタ・エンジンに結合され、
    スケーラ・オペランドを通信するためにスケーラ・エン
    ジンに結合されている共有メモリ回路（ＣＭＡ）；によ
    って構成されることを特徴とする集積回路（１０）。
    （図１８，図７８） 【請求項９５】 シーケンサがベクタ命令とスケーラ命
    令とを非並行的に実行する請求項９４記載の集積回路。
    （ベクタ命令およびスケーラ命令は並行に実行すること
    はできない−−仕様書のSue の部分に説明されている） 【請求項９６】 スケーラ・エンジンが：それぞれがス
    ケーラ・ポインタ・アドレス値および第１スケーラ・デ
    ータ値のいずれか一方を記憶する複数のスケーラ・ポイ
    ンタ・レジスタ（３００）；（Ｐ（０）ないしＰ
    （７），ｐ１０６，ＲＥＶ１．４，図６９）およびそれ
    ぞれが第２スケーラ・データ値を記憶する複数のスケー
    ラ・データ・レジスタ（３０２）；（Ｇ（０）ないしＧ
    （７），ｐ１０６，ＲＥＶ．１．４，図６８，図８２）
    によって構成される請求項９４記載の集積回路。 【請求項９７】 複数のスケーラ・ポインタ・レジスタ
    のそれぞれに記憶されているスケーラ・ポインタ・アド
    レス値が共有メモリ回路内のベクタ・オペランドのアド
    レスおよび入力データ・レジスタに記憶されているスケ
    ーラ値のアドレスのいずれか一方を示す請求項９６記載
    の集積回路。（スケーラ・ポインタ・レジスタはＩＤＲ
    またはＣＭＡのレジスタを選択するために用いられる
    （セクション２．４．４．１）） 【請求項９８】 共有メモリ回路内のベクタ・オペラン
    ドのアドレスが、共有メモリ回路のメモリ記憶ロケーシ
    ョンの列を示す請求項９７記載の集積回路。（セクショ
    ン２．３．５０およびセクション２．４．２．１） 【請求項９９】 複数のスケーラ・ポインタ・レジスタ
    の１つに記憶されているスケーラ・ポインタ・アドレス
    値がベクタ・エンジン内の複数の処理要素の１つを示す
    請求項９６記載の集積回路。（Get, Put命令−セクショ
    ン２．５．１９．２および２．５．１９．３，表２．５
    ０） 【請求項１００】 スケーラ・エンジンが：算術演算動
    作および論理動作を実行する算術演算論理ユニット（３
    ０４）であって、複数のスケーラ・データ・レジスタの
    それぞれと、複数のスケーラ・ポインタ・レジスタのそ
    れぞれと、共有メモリ回路とに結合されている算術演算
    論理ユニット；によってさらに構成される請求項９６記
    載の集積回路。（図７９，図８２，図７８参照） 【請求項１０１】 ベクタ・エンジンが：ベクタ命令を
    実行する複数の処理要素（１６）であって、この複数の
    処理要素のそれぞれが：複数のデータ値を記憶する複数
    のベクタ・レジスタ（１２８）であって、複数のデータ
    値のそれぞれがベクタ命令の実行中に選択的に用いられ
    る複数のベクタ・レジスタ；（Ｖ（０）ないしＶ
    （７））および算術演算動作および論理動作を実行する
    算術演算論理ユニット（１１９）であって、複数のベク
    タ・レジスタのそれぞれと共有メモリ回路とに結合され
    た算術演算論理ユニット；によって構成される処理要
    素；によって構成される請求項９４記載の集積回路。
    （図７９） 【請求項１０２】 複数の処理要素のそれぞれが共有メ
    モリ回路の一部分に対応する請求項１０１記載の集積回
    路。（図７９） 【請求項１０３】 ベクタ・エンジンに結合され、複数
    のデータ値を記憶する入力データ・レジスタ（ＩＤＲ，
    図７８）；によってさらに構成される請求項１０１記載
    の集積回路。 【請求項１０４】 入力データ・レジスタがそこに記憶
    された複数のデータ値のうちの少なくとも１つを、ベク
    タ命令の第１および第２アクセス・モードのいずれか一
    方に応答して、ベクタ・エンジンに提供する請求項１０
    ３記載の集積回路。（ＩＤＲのスケーラ・アクセスおよ
    びベクタ・アクセス，ｐｐ１０１−１０２，ＲＥＶ１．
    ４，セクション２．４．１，図７８） 【請求項１０５】 第１アクセス・モードにより入力デ
    ータ・レジスタが、複数のデータ値の１つをベクタ・エ
    ンジンに提供することができ、この複数のデータ値の１
    つはベクタ・エンジン内の複数の処理要素のそれぞれに
    提供される請求項１０４記載の集積回路。（スケーラ・
    アクセス；セクション２．４．１，図７８） 【請求項１０６】 第２アクセス・モードにより入力デ
    ータ・レジスタが、複数のデータ値をベクタ・エンジン
    に提供することができ、複数のデータ値のそれぞれはベ
    クタ・エンジンの複数の処理要素の１つに提供される請
    求項１０４記載の集積回路。（ベクタ・アクセス；セク
    ション２．４．１，図７８） 【請求項１０７】 集積回路の内部状態情報を示す複数
    の集積回路ピン（８６）；によってさらに構成される請
    求項９４記載の集積回路。（ＰＳＴＡＴ出力ピン−−図
    １８） 【請求項１０８】 複数の集積回路ピンが、集積回路の
    命令状態を集合的に示す複数のステータス信号を提供
    し、この命令状態が：休止命令が実行されている状態；
    ライト命令が実行されている状態；ベクタ命令が実行さ
    れている状態；スケーラ命令が実行されている状態；条
    件付き命令が実行されている状態；ベクタ命令およびス
    ケーラ命令のいずれか一方の実行中に例外が起こってい
    る状態；分岐命令により分岐動作が実行される状態；お
    よび分岐命令により分岐動作が実行されない状態；のい
    ずれか１つを示す請求項１０７記載の集積回路。（ｐ２
    ０，セクション２．２．７．５；表２．３） 【請求項１０９】 入力集積回路ピンおよび出力集積回
    路ピンのいずれか１つとしてプログラミングされている
    プログラミング可能集積回路ピン（８７）；によってさ
    らに構成される請求項９４記載の集積回路。（ＰＡピン
    −−図１８） （請求項１１０は請求項９４のより詳細なものであ
    る。） 【請求項１１０】 複数の命令を記憶する命令メモリ
    （２０）であって、複数の命令のそれぞれはベクタ命令
    およびスケーラ命令のいずれか一方である命令メモリ；
    （命令キャッシュ） ベクタ命令に応答してベクタ動作を実行することができ
    るベクタ・エンジン（９）；スケーラ命令に応答してス
    ケーラ命令を実行することができるスケーラ・エンジン
    （２６）；ベクタ・エンジン内のベクタ動作とスケーラ
    ・エンジン内のスケーラ動作の両方の実行を制御するシ
    ーケンサ（２２）であって、ベクタ制御情報を通信する
    ためにベクタ・エンジンに結合され、スケーラ情報を通
    信するためにスケーラ・エンジンに結合され、複数の命
    令の第１命令を受信するために命令メモリに結合されて
    いるシーケンサ（２２）；（マイクロシーケンサ） 複数のオペランドを記憶する共有メモリ回路（１４）で
    あって、複数のオペランドのそれぞれはベクタ動作およ
    びスケーラ動作のいずれか一方を実行する間に用いら
    れ、この共有メモリ回路は複数のオペランドの第１オペ
    ランドを通信するためにベクタ・エンジンに結合され、
    複数のオペランドの第２オペランドを通信するためにス
    ケーラ・エンジンに結合されている共有メモリ回路；
    （ＣＭＡ）およびベクタ・エンジンに結合され、複数の
    データ値を記憶する入力データ・レジスタ（１８）；
    （ＩＤＲ，セクション２．３．４５〜２．３．４７；Ｒ
    ＥＶ１．４）図７５によって構成されることを特徴とす
    る集積回路（１０）。 【請求項１１１】 デジタル・データを通信する第１ポ
    ート（４４）；デジタル・データを通信する第２ポート
    （４８）；デジタル・データを通信する第３ポート（４
    ６）；デジタル・データを通信する第４ポート（５
    ０）；制御値を記憶する制御レジスタ（ＰＣＲ５２）；
    第１ポートと第２ポートとの間に結合された第１スイッ
    チ回路（４２．１）であって、この第１スイッチ回路は
    制御値の第１部分に応答して導電モードおよび非導電モ
    ードのいずれか一方になり、第１スイッチが導電モード
    にある場合には、デジタル・データは第１ポートと第２
    ポートとの間で転送され、第１スイッチが非導電モード
    にある場合は、第１ポートと第２ポートとの間にはデジ
    タル・データが転送されない第１スイッチ回路；第３ポ
    ートと第４ポートとの間に結合された第２スイッチ回路
    （４２．２）であって、この第２スイッチ回路は制御値
    の第２部分に応答して導電モードおよび非導電モードの
    いずれか一方になり、第２スイッチが導電モードにある
    場合には、デジタル・データは第３ポートと第４ポート
    との間で転送され、第２スイッチが非導電モードにある
    場合は、第３ポートと第４ポートとの間にはデジタル・
    データが転送されない第２スイッチ回路；第１ポートと
    入力データ・レジスタとの間に結合された第１タップ回
    路（４０．１）であって、この第１タップ回路は制御値
    の第３部分に応答して導電モードおよび非導電モードの
    いずれか一方になり、第１タップが導電モードにある場
    合には、デジタル・データは第１ポートから入力データ
    ・レジスタに転送され、第１タップが非導電モードにあ
    る場合は、第１ポートから入力データ・レジスタにはデ
    ジタル・データが転送されない第１タップ回路；第２ポ
    ートと入力データ・レジスタとの間に結合された第２タ
    ップ回路（４０．３）であって、この第２タップ回路は
    制御値の第４部分に応答して導電モードおよび非導電モ
    ードのいずれか一方になり、第２タップが導電モードに
    ある場合には、デジタル・データは第２ポートから入力
    データ・レジスタに転送され、第２タップが非導電モー
    ドにある場合は、第２ポートから入力データ・レジスタ
    にはデジタル・データが転送されない第１タップ回路；
    第３ポートと入力データ・レジスタとの間に結合された
    第３タップ回路（４０．２）であって、この第３タップ
    回路は制御値の第５部分に応答して導電モードおよび非
    導電モードのいずれか一方になり、第３タップが導電モ
    ードにある場合には、デジタル・データは第３ポートか
    ら入力データ・レジスタに転送され、第３タップが非導
    電モードにある場合は、第３ポートから入力データ・レ
    ジスタにはデジタル・データが転送されない第３タップ
    回路；および第４ポートと入力データ・レジスタとの間
    に結合された第４タップ回路（４０．４）であって、こ
    の第４タップ回路は制御値の第６部分に応答して導電モ
    ードおよび非導電モードのいずれか一方になり、第４タ
    ップが導電モードにある場合には、デジタル・データは
    第４ポートから入力データ・レジスタに転送され、第４
    タップが非導電モードにある場合は、第４ポートから入
    力データ・レジスタにはデジタル・データが転送されな
    い第４タップ回路（４０．４）；によってさらに構成さ
    れる請求項１１０記載の集積回路。（図１３２，図２
    ６，表２．１０） 【請求項１１２】 シーケンサがベクタ命令とスケーラ
    命令とを非並行的に解読する請求項１１０記載の集積回
    路。（ベクタ命令とスケーラ命令とは、並行に実行する
    ことはできない） 【請求項１１３】 スケーラ・エンジンが：それぞれが
    スケーラ・ポインタ・アドレス値および第１スケーラ・
    データ値のいずれか一方を記憶する複数のスケーラ・ポ
    インタ・レジスタ；（Ｐ（０）ないしＰ（７），ｐ１０
    ６，ＲＥＶ１．４）およびそれぞれが第２スケーラ・デ
    ータ値を記憶する複数のスケーラ・データ・レジスタ；
    （Ｇ（０）ないしＧ（７），ｐ１０６，ＲＥＶ．１．
    ４）によって構成される請求項１１０記載の集積回路。 【請求項１１４】 複数のスケーラ・ポインタ・レジス
    タのそれぞれに記憶されているスケーラ・ポインタ・ア
    ドレス値が共有メモリ回路内のベクタ・オペランドのア
    ドレスおよび入力データ・レジスタに記憶されているス
    ケーラ値のアドレスのいずれか一方を示す請求項１１３
    記載の集積回路。（スケーラ・ポインタ・レジスタはＩ
    ＤＲまたはＣＭＡのレジスタを選択するために用いられ
    る） 【請求項１１５】 スケーラ・エンジンが：算術演算動
    作および論理動作を実行する算術演算論理ユニットであ
    って、複数のスケーラ・データ・レジスタのそれぞれ
    と、複数のスケーラ・ポインタ・レジスタのそれぞれ
    と、共有メモリ回路とに結合されている算術演算論理ユ
    ニット；によってさらに構成される請求項１１３記載の
    集積回路。（図７９参照） 【請求項１１６】 ベクタ・エンジンが：ベクタ命令を
    実行する複数の処理要素であって、この複数の処理要素
    のそれぞれが：複数のデータ値を記憶する複数のベクタ
    ・レジスタであって、複数のデータ値のそれぞれがベク
    タ命令の実行中に選択的に用いられる複数のベクタ・レ
    ジスタ；（Ｖ（０）ないしＶ（７））および算術演算動
    作および論理動作を実行する算術演算論理ユニットであ
    って、複数のベクタ・レジスタのそれぞれと共有メモリ
    回路とに結合された算術演算論理ユニット；によって構
    成される処理要素；によって構成される請求項１１０記
    載の集積回路。（図７７，ＲＥＶ１．４） 【請求項１１７】 複数の処理要素のそれぞれが共有メ
    モリ回路の複数のメモリ記憶素子の１行に対応する請求
    項１１１６記載の集積回路。（図７９） 【請求項１１８】 入力データ・レジスタがそこに記憶
    された複数のデータ値のうちの少なくとも１つを、ベク
    タ命令の第１アクセス・モードおよび第２アクセス・モ
    ードのいずれか一方に応答して、ベクタ・エンジンに提
    供する請求項１１０記載の集積回路。（ＩＤＲのスケー
    ラ・アクセスおよびベクタ・アクセス，セクション２．
    ３．４５〜２．３．４７，ＲＥＶ１．４） 【請求項１１９】 第１アクセス・モードにより入力デ
    ータ・レジスタが、複数のデータ値の１つをベクタ・エ
    ンジンに提供することができ、この複数のデータ値の１
    つはベクタ・エンジン内の複数の処理要素のそれぞれに
    提供される請求項１１８記載の集積回路。（スケーラ・
    アクセス） 【請求項１２０】 第２アクセス・モードにより入力デ
    ータ・レジスタが、複数のデータ値をベクタ・エンジン
    に提供することができ、複数のデータ値のそれぞれはベ
    クタ・エンジンの複数の処理要素の１つに提供される請
    求項１１８記載の集積回路。（ベクタ・アクセス） 【請求項１２１】 集積回路の内部状態情報を示す複数
    の集積回路ピン；によってさらに構成される請求項１１
    ０記載の集積回路。（ＰＳＴＡＴ出力ピン） 【請求項１２２】 複数の集積回路ピンが、集積回路の
    命令状態を集合的に示す複数のステータス信号を提供
    し、この命令状態が：休止命令が実行されている状態；
    ライト命令が実行されている状態；ベクタ命令が実行さ
    れている状態；スケーラ命令が実行されている状態；条
    件付き命令が実行されている状態；ベクタ命令およびス
    ケーラ命令のいずれか一方の実行中に例外が起こってい
    る状態；分岐命令により分岐動作が実行される状態；お
    よび分岐命令により分岐動作が実行されない状態；のい
    ずれか１つを示す請求項１２１記載の集積回路。（ｐ２
    ０，セクション２．２．７．５） 【請求項１２３】 入力集積回路ピンおよび出力集積回
    路ピンのいずれか一方としてプログラミングされている
    プログラミング可能集積回路ピン；によってさらに構成
    される請求項１１０記載の集積回路。（ＰＡピン） （請求項１２４ないし１４７は、SC-01741A ：ＩＤＲ入
    力レジスタ充てん方法に対応する。） （請求項１２４は、ＩＤＲ充てんメカニズムを説明する
    機能クレームである。） 【請求項１２４】 第１デジタル・データ値を受信する
    入力手段；（タップ４０．１，４０．２，４０．３，４
    ０．４；図１３２） 複数のメモリ記憶ロケーションを有するメモリ記憶回路
    （ＩＤＲ１８）であって、複数のメモリ記憶ロケーショ
    ンのそれぞれが対応するアドレスを有し、複数のデジタ
    ル・データ値の１つを記憶し、第１メモリ記憶ロケーシ
    ョンは第１アドレスを有して第１デジタル・データ値を
    記憶し、入力手段に結合されて第１デジタル・データ値
    を受信するメモリ記憶回路；（ＩＤＲ；図１３２，図２
    ７，図１７４１．１，図２８，図１７４１．２） 第１アドレスに対応する第１ポインタ値（ＰＴＲビット
    １４２）を記憶するポインタ・レジスタ（１３２）であ
    って、メモリ記憶回路に結合されたポインタ・レジス
    タ；（ＩＰＲ−−図３３）およびマスク値を記憶するマ
    スク・レジスタ（１３４）であって、このマスク値（ｍ
    ビット１４４）は第１デジタル・データ値を受信および
    記憶するいくつかのメモリ記憶ロケーションを示し、メ
    モリ記憶回路に結合されているマスク・レジスタ（ＩＬ
    ＭＲ−−図３５）；によって構成されることを特徴とす
    るデータ・プロセッサ。 【請求項１２５】 マスク値（ｍビット１４４）が複数
    のアドレス値を示し、この複数のアドレス値のそれぞれ
    が第１デジタル・データ値を受信および記憶するいくつ
    かのメモリ記憶ロケーションの１つに対応する請求項１
    ２４記載のデータ・プロセッサ。（ＩＬＭＲは、データ
    が複数回記憶されるときに、メモリのどのアドレスがア
    クセスされるかも決定する−−図３５，図１７４１．
    １，図１７４１．２，セクション２．１．６〜２．１．
    ８） 【請求項１２６】 マスク値が複数のマスク・ビットに
    より表され、複数のマスクされたビットは、第１デジタ
    ル・データ値を受信および記憶するいくつかのメモリ記
    憶ロケーションの１つに対応する、複数のアドレスのそ
    れぞれを選択的に決定するために用いられる請求項１２
    ５記載のデータ・プロセッサ。（図３５，図１７４１．
    １，図１７４１．２，セクション２．１．６〜２．１．
    ８） 【請求項１２７】 第１ポインタ値を所定の値だけ増分
    して、被増分ポインタ値を提供する増分回路（１３７）
    であって、被増分ポインタ値が第１アドレスに対応し、
    第１ポインタ値を受信するポインタ・レジスタに結合さ
    れている増分回路（１３７）；によってさらに構成され
    る請求項１２４記載のデータ・プロセッサ。（図１７４
    １．１，図１７４１．２） 【請求項１２８】 所定の値がマスク値を用いて生成さ
    れる請求項１２７記載のデータ・プロセッサ。（ＩＬＭ
    Ｒは、増分回路がポインタに加算する値を決定する−−
    ＲＥＶ．１のセクション４．３．１および４．３．２；
    図１７４１．１，図１７４１．２） 【請求項１２９】 マスク値が、第１デジタル・データ
    値を受信および記憶するメモリ記憶ロケーションの数が
    １よりも大きいことを示す場合に、第１データ値が、第
    ２アドレスに対応する第２メモリ記憶ロケーションに記
    憶される請求項１２７記載のデータ・プロセッサ。（図
    １７４１．１，図１７４１．２，セクション２．１．６
    〜２．１．８，セクション４．３．１および４．３．
    ２） 【請求項１３０】 第１デジタル・データ値が、複数の
    デジタル・データ値の第１の値である請求項１２４記載
    のデータ・プロセッサ。（図１７４１．１，図１７４
    １．２；請求項１３１を参照−−複数のデジタル・デー
    タ値はリピートを含む） 【請求項１３１】 カウント値（ＣＮＴビット１４６）
    を記憶するカウント・レジスタ（ＩＣＲ１３６）であっ
    て、このカウント値が複数のデジタル・データ値を受信
    および記憶するいくつかのメモリ記憶ロケーションを示
    し、このメモリ記憶ロケーションのそれぞれが複数のデ
    ジタル・データ値の１つを記憶し、カウント・レジスタ
    がメモリ記憶回路に結合されているカウント・レジスタ
    （ＩＣＲ１３６）；によってさらに構成される請求項１
    ３０記載のデータ・プロセッサ。（ＩＣＲ−−図３４，
    図１７４１．１，図１７４１．２） 【請求項１３２】 減分値だけカウント値を減分して被
    減分値を設ける減分回路（１４１）；によってさらに構
    成される請求項１３１記載のデータ・プロセッサ。（図
    １７４１．１，図１７４１．２） 【請求項１３３】 減分値がマスク値に依存する請求項
    １３２記載のデータ・プロセッサ。（図１７４１．１，
    図１７４１．２，セクション２．１．５および２．１．
    ６） 【請求項１３４】 複数のタイミング値を記憶するタイ
    ミング記憶回路（ＩＴＲ１３８）であって、複数のタイ
    ミング値のそれぞれは複数の昇順時刻の１つに対応し、
    外部データ・ソースが昇順時刻の１つにおいて複数のデ
    ジタル・データ値の１つを入力手段（ＩＤＲ１８）に提
    供し、入力手段に結合されているタイミング記憶回路；
    によってさらに構成される請求項１３０記載のデータ・
    プロセッサ。（ＩＴＲ−−図７３，図１７４１．２） 【請求項１３５】 複数のタイミング値のそれぞれが、
    外部データ・ソースが複数のデジタル・データ値の１つ
    を入力手段に与える時刻を示す請求項１３４記載のデー
    タ・プロセッサ。 【請求項１３６】 外部データ・ソース（１０．ｘまた
    は５４．ｘ）が第１デジタル・データ値を入力手段に与
    える第１時刻を示す第１タイミング値を記憶する入力タ
    イミング・レジスタ（１３０）であって、入力手段に結
    合された入力タイミング・レジスタ；によってさらに構
    成される請求項１３０記載のデータ・プロセッサ。（Ｉ
    ＯＲ−−図３６，図１７４１．１，図１６） 【請求項１３７】 外部データ・ソースが複数のデジタ
    ル・データ値の次の値を入力手段に与え、複数のデジタ
    ル・データ値の次の値は第１時刻に関して連続している
    第２時刻に与えられる請求項１３６記載のデータ・プロ
    セッサ。（図１７４１．１） 【請求項１３８】 複数の充てんモードの１つを選択す
    る制御値を記憶する制御記憶回路であって、メモリ記憶
    回路に結合されている制御記憶回路；によってさらに構
    成される請求項１２４記載のデータ・プロセッサ。（Ｐ
    ＣＲのＦＭビット） （請求項１３９はＩＤＲ充てんメカニズムを説明する方
    法クレームである。） 【請求項１３９】 デジタル・データをデータ・プロセ
    ッサに記憶する方法であって：第１デジタル・データ値
    を受信する段階；ポインタ・レジスタ（ＩＰＲ１３２）
    からポインタ値にアクセスする段階であって、第１ポイ
    ンタ値がメモリ記憶回路（ＩＤＲ１８）内の第１メモリ
    記憶ロケーションの第１アドレスに対応する段階；マス
    ク・レジスタ（ＩＬＭＲ１３４）からマスク値にアクセ
    スする段階であって、マスク値がメモリ記憶回路内のい
    くつかのメモリ記憶ロケーションを示す段階；（第１ロ
    ケーションへの記憶）および第１デジタル・データ値を
    メモリ記憶回路の第１群のメモリ記憶ロケーションに記
    憶する段階であって、第１群のメモリ記憶ロケーション
    はマスク値により示されるメモリ記憶ロケーションに対
    応する段階；によって構成されることを特徴とする方
    法。（次のＮ−１個のロケーションに記憶する、ただし
    マスク値がＮを決める−−図１７４１．１，図１７４
    １．２） 【請求項１４０】 第１デジタル・データ値をメモリ記
    憶回路に記憶する段階が： ｉ）ポインタ値をシャドウ・レジスタ（シャドウＩＰＲ
    １３５）にシャドウ・ポインタ値として記憶する段階； ｉｉ）第１デジタル・データ値を、シャドウ・ポインタ
    値によって示される複数のメモリ記憶ロケーションの１
    つに記憶する段階； ｉｉｉ）シャドウ・ポインタ値を増分して被増分シャド
    ウ・ポインタ値を設ける段階であって、被増分シャドウ
    ・ポインタ値はメモリ記憶回路内の複数のメモリ記憶ロ
    ケーションの次のロケーションを指し示す段階； ｉｖ）被増分シャドウ・ポインタ値をシャドウ・ポイン
    タ値としてシャドウ・レジスタに記憶する段階；および ｖ）ステップｉｉ）ないしｉｖ）を繰り返して、マスク
    値により示されるメモリ記憶ロケーションのそれぞれに
    アクセスする段階；によってさらに構成される請求項１
    ３９記載の方法。（図１７４１．１，図１７４１．２） 【請求項１４１】 第２デジタル・データ値を受信する
    段階；シャドウ・レジスタからシャドウ・ポインタ値に
    アクセスする段階であって、このシャドウ・ポインタ値
    がメモリ記憶回路内の複数のメモリ記憶ロケーションの
    連続する次のロケーションを示す段階；マスク・レジス
    タからマスク値にアクセスする段階；第２デジタル・デ
    ータ値を複数のメモリ記憶ロケーションの連続する次の
    ロケーションに記憶する段階；（複数のメモリ記憶ロケ
    ーションの１つは可変値で（定数ではなく）あり、シャ
    ドウ・ポインタにより示される） シャドウ・ポインタ値を増分する段階；第２デジタル・
    データ値をシャドウ・ポインタ値により示される複数の
    メモリ記憶ロケーションの１つに記憶する段階；および
    第２デジタル・データ値をメモリ記憶回路内の複数のメ
    モリ記憶ロケーションの第２部分に記憶する段階であっ
    て、第２群のメモリ記憶ロケーションはマスク値により
    示されるメモリ記憶ロケーションの数に対応する段階；
    によってさらに構成される請求項１４０記載の方法。 【請求項１４２】 複数のデジタル・データ値を受信す
    る段階であって、複数のデジタル・データ値の第１値が
    第１デジタル・データ値である段階；によってさらに構
    成される請求項１３９記載の方法。（図１７４１．１，
    図１７４１．２） 【請求項１４３】 カウント・レジスタ（ＩＣＲ１３
    ６）からカウント値にアクセスする段階であって、この
    カウント値は複数のデジタル・データ値を受信および記
    憶するいくつかのメモリ記憶ロケーションを示す段階；
    およびカウント値に対応する複数のデジタル・データ値
    を受信する段階；によってさらに構成される請求項１４
    ２記載の方法。（図１７４１．１，図１７４１．２） 【請求項１４４】 タイミング記憶回路（ＩＴＲ１３
    ８）から複数のタイミング値の第１値にアクセスする段
    階であって、複数のタイミング値の第１値が複数の昇順
    時刻の第１時刻に対応する段階；および第１デジタル・
    データ値を、複数の昇順時刻の第１時刻において、外部
    集積回路（１０．ｘまたは５４．ｘ）から受信する段
    階；によってさらに構成される請求項１４２記載の方
    法。（図１７４１．１，図１６） 【請求項１４５】 タイミング記憶回路から複数のタイ
    ミング値の第２値にアクセスする段階であって、複数の
    タイミング値の第２値が複数の昇順時刻の第２時刻に対
    応する段階；および複数のデジタル・データ値の第２値
    を、複数の昇順時刻の第２時刻において、外部集積回路
    から受信する段階；によってさらに構成される請求項１
    ４４記載の方法。（図１７４１．１，図１６） 【請求項１４６】 入力タイミング・レジスタから第１
    タイミング値にアクセスする段階であって、第１タイミ
    ング値が第１時刻に対応する段階；および複数のデジタ
    ル・データ値の第１値を第１時刻において外部集積回路
    から受信する段階；によってさらに構成される請求項１
    ４２記載の方法。（図１７４１．１，図１６） 【請求項１４７】 複数のデジタル・データ値の第２値
    を第２時刻において受信する段階であって、第２時刻は
    第１時刻と連続している段階；によってさらに構成され
    る請求項１４６記載の方法。（図１７４１．１，図１
    ６） （請求項１４８ないし１７５は、開示SC-01742A ：ＩＤ
    Ｒ休止メカニズムに対応する。） （請求項１４８は、ベクタ命令に応答して休止するＩＤ
    Ｒを請求する方法である。） 注記：図７５−−制御信号は、バス２３および／または
    バス２５により表される。 【請求項１４８】 データ・プロセッサ内で命令の実行
    を休止する方法であって： ベクタ命令を受信する段階；（外部ピンおよび／または
    内部バス） ベクタ命令を解読して第１群の制御信号を設ける段階；
    （マイクロシーケンサからベクタ・エンジンへの制御信
    号） 第１群の制御信号の第２部分に応答して第１記憶回路
    （ＶＰＣＲビット４）の第１イネーブル値（Ｖｔビット
    １１０）にアクセスする段階であって、第１イネーブル
    値は、ベクタ命令の実行中に第２記憶回路（ＩＤＲ１
    ８）の関与を選択的にイネーブルにするために用いられ
    る段階；（ＶＴ値） 第１群の制御信号の第２部分に応答して第３記憶回路
    （ＶＰＣＲビット６）の第１有効性値（Ｖｉｄビット１
    １４）にアクセスする段階であって、第１有効性値は第
    １ベクタ値がいつ無効になるかを選択的に示す段階；
    （Ｖｉｄ値） 第１イネーブル値が第２記憶回路の関与をイネーブルに
    して、なおかつ第１有効性値が第１ベクタ値が無効であ
    ることを示す場合に休止信号をアサートする段階；休止
    信号がアサートされると、データ・プロセッサ内のベク
    タ命令の実行を遅延させる段階；および休止信号がアサ
    ートされないと、データ・プロセッサ内のベクタ命令の
    実行を完了する段階；によって構成されることを特徴と
    する方法。（図１．６２，図１７４２．１，表２．３
    ２，表２．３３） 【請求項１４９】 第１イネーブル値により第２記憶回
    路の関与が可能になり、第１有効性値が第１ベクタ値が
    有効であることを示すときに、第１群の制御信号の第３
    部分に応答して、第２記憶回路（ＩＤＲ１８）から第１
    ベクタ値にアクセスする段階；によってさらに構成され
    る請求項１４８記載の方法。 【請求項１５０】 外部データ・ソース（１０．ｘまた
    は５４．ｘ）が休止信号とは独立して第２記憶回路に有
    効なベクタ値を与える請求項１４８記載の方法。（ＩＤ
    Ｒへの有効データの外部ローディング−−図１７４２．
    １，図１６，図１３２） 【請求項１５１】 第２記憶回路に有効なベクタ値を書
    き込む段階；第１有効性値を修正して有効なベクタ値が
    書き込まれたことを示す段階；第１有効性値が有効なベ
    クタ値が書き込まれたことを示し、イネーブル値がベク
    タ命令実行中に第２記憶回路の関与を可能にするとき
    に、ベクタ命令の実行を継続する段階；およびベクタ命
    令の結果をデスティネーション・レジスタに記憶する段
    階；によってさらに構成される請求項１５０記載の方
    法。（図１７４２．１，表２．４５） 【請求項１５２】 外部データ・ソースが有効なベクタ
    値を第２記憶回路に与えるとベクタ値に対応する第１有
    効性値が修正されて、ベクタ値が有効であることを示す
    請求項１５０記載の方法。（図１７４２．１，図１６，
    図１３２） 【請求項１５３】 第１イネーブル値（ＶＴ１１０）
    が、第２記憶回路がベクタ命令の実行に関与することを
    可能にすると、第４メモリ記憶回路（ベクタ・レジスタ
    １２８の１つ）が第２記憶回路（ＩＤＲ１８）に有効な
    ベクタ値を与える請求項１４８記載の方法。（ＩＤＲの
    内部ローディング−−内部ローディングは、ＡＥが休止
    していないときだけに起こる−−図１７４２．１，図７
    ５，図７７）注記：対応するＶｔビットがアサートされ
    ているＩＤＲＴロケーションだけが実際に書き込まれ
    る。 【請求項１５４】 第１イネーブル値により第２記憶回
    路がベクタ命令の実行に関与することが可能になると、
    有効なベクタ値の第１部分が第２記憶回路に書き込まれ
    るのに応答して、第１有効性値が修正される請求項１５
    ３記載の方法。 【請求項１５５】 第１ベクタ値が第２記憶回路に記憶
    された複数の部分のベクタ値の１つであり、複数のベク
    タ値のそれぞれが第２記憶回路内に対応するメモリ・ロ
    ケーションを有し、第１イネーブル値が第１記憶回路に
    記憶される複数のイネーブル値の第１値であり、第１有
    効性値が第３記憶回路に記憶される複数の有効性値の第
    １値である請求項１４９記載の方法。（図７５，図７
    ２，表２．３２） 【請求項１５６】 第１記憶回路から複数のイネーブル
    値の一部にアクセスする段階であって、複数のイネーブ
    ル値のそれぞれが複数のベクタ値の１つに対応する段
    階；第３記憶回路から複数の有効性値の一部にアクセス
    する段階であって、複数の有効性値のそれぞれが複数の
    ベクタ値の１つに対応する段階；第１群の制御信号の第
    ３部分に応答して第２記憶回路から複数のベクタ値の一
    部にアクセスする段階；および複数のイネーブル値の少
    なくとも一部により第２記憶回路の対応するメモリ・ロ
    ケーションの関与が可能になり、メモリ記憶回路のメモ
    リ・ロケーションに対応する有効性値が複数のベクタ値
    の１つが無効であることを示すときに、休止信号を生成
    する段階；によってさらに構成される請求項１５５記載
    の方法。 【請求項１５７】 データ・プロセッサがリセットされ
    ると、第１有効性値をネゲートする段階；によってさら
    に構成される請求項１４８記載の方法。 【請求項１５８】 レジスタ・クリア命令を受信する段
    階；レジスタ・クリア命令を解読して、第２群の制御信
    号を設ける段階；および第２群の制御信号に応答して第
    １有効性値をネゲートする段階；によってさらに構成さ
    れる請求項１４８記載の方法。（clearv命令−−表２．
    ３５，表２．４２，図１７４２．１） 【請求項１５９】 レジスタ・リード命令を受信する段
    階；レジスタ・リード命令を解読して、第３群の制御信
    号を設ける段階；第３群の制御信号の第１部分に応答し
    て第２記憶回路から第１ベクタ値を読む段階；および第
    １ベクタ値が第１記憶回路から読まれた後で、第１有効
    性値をネゲートする段階；によってさらに構成される請
    求項１４８記載の方法。（ベクタ命令のためのＩＤＲＣ
    アドレッシング・モード−−表２．３７，表２．４３） 【請求項１６０】 命令を受信する段階；命令を解読し
    て第４群の制御信号を設ける段階；第４群の制御信号の
    第１部分に応答して第３記憶回路の第２有効性値にアク
    セスする段階であって、第１有効性値は、スケーラ値が
    いつ無効であるかを選択的に示す段階；第１有効性値が
    スケーラ値が有効であることを示すときに、第４群の制
    御信号の第２部分に応答して第２記憶回路から第１スケ
    ーラ値にアクセスする段階；第２有効性値がスケーラ値
    が無効であることを示す場合に休止信号をアサートする
    段階；休止信号がアサートされると、データ・プロセッ
    サ内の命令の実行を遅延させる段階；および休止信号が
    アサートされないと、データ・プロセッサ内の命令の実
    行を完了する段階；によってさらに構成される請求項１
    ４８記載の方法。（図１７４２．１，図７２，表２．３
    ２） 【請求項１６１】 外部データ・ソース（１０．ｘまた
    は５４．ｘ）が、休止信号とは独立して第２記憶回路に
    有効なスケーラ値を与える請求項１６０記載の方法。
    （ＩＤＲの外部ローディング） 【請求項１６２】 第２記憶回路に有効なスケーラ値を
    書き込む段階；第２有効性値を修正して有効なスケーラ
    値が書き込まれたことを示す段階；第２有効性値がスケ
    ーラ値が書き込まれたことを示すときには命令の実行を
    継続する段階；および命令の結果をデスティネーション
    ・レジスタに記憶する段階；によってさらに構成される
    請求項１６１記載の方法。（図１７４２．１，表２．４
    ５） 【請求項１６３】 外部データ・ソースが有効なスケー
    ラ値を第２記憶回路に与えると、スケーラ値に対応する
    第２有効性値が修正されてスケーラ値が有効であること
    を示す請求項１６１記載の方法。（図１７４２．１，図
    １６，図１３２） 【請求項１６４】 ベクタ命令を受信するインターフェ
    ース手段（バス１３またはバス２７）；（命令はどのよ
    うにデコーダに到達するか） ベクタ命令を解読して第１群の制御値を設ける命令解読
    手段（１９）であって、インターフェース手段に結合さ
    れてベクタ命令を受信する命令解読手段；（マイクロシ
    ーケンサ） 第１ベクタ値を記憶する第１メモリ記憶回路（ＩＤＲ１
    ８）であって、第１ベクタ値は第１群の制御値の第１部
    分に応答してアクセスされ、命令解読手段に結合されて
    複数の制御値の第１部分を受信する第１メモリ記憶回
    路；（ＩＤＲ） 第１イネーブル値を記憶する第２メモリ記憶回路（Ｖｔ
    ビット１１０）であって、第１イネーブル値は第１群の
    制御値の第２部分に応答してアクセスされ、命令解読手
    段に結合されて複数の制御値の第２部分を受信する第２
    メモリ記憶回路；（ＶＴ） 第１有効性値を記憶する第３メモリ記憶回路（Ｖｉｄビ
    ット１１４）であって、第１有効性値は第１群の制御値
    の第３部分に応答してアクセスされ、命令解読手段に結
    合されて複数の制御値の第３部分を受信する第３メモリ
    記憶回路；（ＶＩＤ） 第１イネーブル値および第１有効性値に応答して第１論
    理状態および第２論理状態のうちいずれか一方で休止信
    号を生成する論理手段（１１６）；および休止信号の論
    理状態に応答してベクタ命令の実行を選択的に休止する
    実行手段（３９）；によって構成されることを特徴とす
    るデータ・プロセッサ。（図７７，図７５） 【請求項１６５】 第１イネーブル値により、第１メモ
    リ記憶回路がベクタ命令の実行の使用に関していつイネ
    ーブルになるかが示される請求項１６４記載のデータ・
    プロセッサ。（図７２，表２．３２，表２．３３） 【請求項１６６】 第１有効性値により、第１ベクタ値
    がいつ有効なデータ値になるかが示される請求項１６４
    記載のデータ・プロセッサ。（図７２，表２．３２，表
    ２．３３） 【請求項１６７】 イネーブル値により第１記憶回路が
    イネーブルになることが示され、第１有効性値により第
    １ベクタ値が無効なデータ値であることが示されると、
    論理手段が休止信号をアサートする請求項１６４記載の
    データ・プロセッサ。（ｐ１１６，図７７） 【請求項１６８】 外部データ・ソースから有効なベク
    タ値を受信する入力回路（４個のポート２８，３０，３
    ２，３４のうちの１つ）であって、外部データ・ソース
    （たとえば図１６参照，１０．ｘまたは５４．ｘ）が休
    止信号とは独立して有効なベクタ値を与える入力回路；
    によってさらに構成される請求項１６４記載のデータ・
    プロセッサ。（図７５） 【請求項１６９】 有効なベクタ値が第１メモリ記憶回
    路に書き込まれる請求項１６８記載のデータ・プロセッ
    サ。（図１７４２．１） 【請求項１７０】 有効なベクタ値が第１メモリ記憶回
    路に書き込まれると、第１有効性値を修正する修正手
    段；によってさらに構成される請求項１６９記載のデー
    タ・プロセッサ。（図７７） 【請求項１７１】 命令を受信するインターフェース手
    段（バス１３，バス２７）；命令を解読して複数の制御
    信号を設ける命令解読手段（解読１９）であって、複数
    の制御信号の第１部分が、命令がベクタ命令およびスケ
    ーラ値を用いる命令のうちのいずれか一方であることを
    示し、インターフェース手段に結合されて命令を受信す
    る命令解読手段；複数のデジタル・データ値を記憶する
    複数の記憶ロケーションを有する第１メモリ記憶回路
    （ＩＤＲ１８）であって、複数のデジタル・データ値の
    それぞれがスケーラ値およびベクタ値の一部のいずれか
    一方である第１メモリ記憶回路；複数のイネーブル値を
    記憶する第２メモリ記憶回路（複数のＰＥ１２０内のＶ
    ｔビット１１０）であって、複数のイネーブル値のそれ
    ぞれが第１メモリ記憶回路内の複数の記憶ロケーション
    の所定の１つに対応し、複数のイネーブル値のそれぞれ
    が複数の記憶ロケーションの対応するロケーションがい
    つイネーブルになるかを示す第２メモリ記憶回路；複数
    の有効性値を記憶する第３メモリ記憶回路（複数のＰＥ
    １６内のＶｉｄビット１１４）であって、複数の有効性
    値のそれぞれが複数のデジタル・データ値の所定の１つ
    に対応し、複数の有効性値のそれぞれが複数のデジタル
    ・データ値の対応する値がいつ有効になるかを示す第３
    メモリ記憶回路；スケーラ休止信号（１２２）およびベ
    クタ休止信号（１２４）のいずれか一方を生成する論理
    手段（１１６）であって、この論理手段は： ｉ）複数の制御信号の第１部分が、命令がスケーラ値を
    用いることを示すとき； ｉｉ）第１メモリ記憶回路にスケーラ値があるとき；お
    よび ｉｉｉ）スケーラ値に対応する有効性値がスケーラ値が
    無効であることを示すとき；にスケーラ休止信号をアサ
    ートする論理手段であり； ｉｖ）複数の制御信号の第１部分が命令がベクタ値を用
    いることを示すとき； ｖ）ベクタ値の一部が第１メモリ記憶回路の所定の記憶
    ロケーションにあるとき； ｖｉ）所定の記憶ロケーションに対応するイネーブル値
    が、所定の記憶ロケーションがイネーブルになっている
    ことを示すとき；および ｖｉｉ）所定の記憶ロケーションに対応する有効性値
    が、所定の記憶ロケーションに記憶されたベクタ値の部
    分が無効であることを示すとき；にベクタ休止信号をア
    サートする論理手段；スケーラ休止信号およびベクタ休
    止信号のいずれか一方がアサートされたときに、命令の
    実行を休止する休止手段（３９）；およびスケーラ休止
    信号とベクタ休止信号の両方がネゲートされたときに命
    令を実行する実行手段（２１または２２）；によって構
    成されるデータ・プロセッサ。（図７２，図７７，図７
    ５，表２．３２） 【請求項１７２】 外部データ・ソースから有効なデジ
    タル・データ値を受信する入力回路（４個のポート２
    ８，３０，３２，３４の１つ）であって、第１メモリ記
    憶回路に結合されて有効なデジタル・データ値を設ける
    入力回路；によってさらに構成される請求項１７１記載
    のデータ・プロセッサ。（図７５） 【請求項１７３】 有効なデジタル・データ値が第１メ
    モリ記憶回路に書き込まれる請求項１７２記載のデータ
    ・プロセッサ。（図１７４２．１） 【請求項１７４】 有効なデジタル・データ値が書き込
    まれたときに無効なデジタル・データ値に対応する有効
    性値を修正する修正手段（１１８）；によってさらに構
    成される請求項１７３記載のデータ・プロセッサ。（図
    ７７） 【請求項１７５】 外部データ・ソース（１０．ｘまた
    は５４．ｘ）がスケーラ休止信号とは独立して有効なス
    ケーラ値を設け、外部データ・ソースがベクタ休止信号
    とは独立して有効なベクタ値を設ける請求項１７２記載
    のデータ・プロセッサ。（図１３２）（請求項１７６な
    いし２２９は開示SC-01743A ：最小値／最大値決定並行
    動作に対応する。） 【請求項１７６】 比較命令を記憶する記憶手段（命令
    キャッシュ２０）；（命令キャッシュ，ＲＯＭ） 比較命令を解読して複数の制御信号（２３）を設ける命
    令解読回路（１９）であって、記憶手段に結合されて比
    較命令を受信する命令解読回路；（マイクロシーケン
    サ） 複数の制御信号に応答して比較命令の実行を制御する命
    令実行手段（制御回路構成２１）であって、命令解読回
    路に結合されて複数の制御信号を受信する命令実行手
    段；（マイクロシーケンサ） それぞれがデータ値を記憶する複数のイネーブルになっ
    た処理要素（ＰＥ１６）であって、複数のイネーブルに
    なった処理要素のそれぞれが命令実行手段に結合されて
    おり、このとき命令実行手段は複数のイネーブルになっ
    た処理要素のそれぞれを選択して、比較命令の実行中に
    そこに記憶されているデータ値の第１部分を出力する処
    理要素；および複数のイネーブルになった処理要素のそ
    れぞれに結合されてそこに記憶されているデータ値の第
    １部分を受信する比較導体（１５８）であって、比較導
    体は比較命令の実行に応答して比較動作を行い、複数の
    イネーブルになった処理要素のうち少なくとも１つによ
    り与えられたデータ値の第１部分が第１論理状態のとき
    は、比較導体は第１論理状態にあり、複数のイネーブル
    になった処理要素のそれぞれにより与えられるデータ値
    の第１部分が第２論理状態のときは第２論理状態になる
    比較導体；によって構成されることを特徴とするデータ
    ・プロセッサ（１０）。（ワイアＯＲ；図７５；図１７
    ４３．１〜３） 【請求項１７７】 複数のイネーブルになった処理要素
    のそれぞれに記憶されているデータ値が所定のビット幅
    ｎ（ただしｎは正の整数）を有する請求項１７６記載の
    データ・プロセッサ。 【請求項１７８】 データ値の第１部分がデータ値の最
    上位ビットである請求項１７７記載のデータ・プロセッ
    サ。 【請求項１７９】 複数のイネーブル値を記憶する第１
    記憶回路（ＶＴビット１１０）であって、複数のイネー
    ブル値のそれぞれが複数のイネーブルになった処理要素
    に対応する第１記憶回路；（Ｖｔ）によってさらに構成
    される請求項１７６記載のデータ・プロセッサ。 【請求項１８０】 比較導体の第１および第２論理状態
    のいずれか一方に応答して、複数のイネーブル値の部分
    を選択的に修正する修正回路（１１８）；によってさら
    に構成される請求項１７７記載のデータ・プロセッサ。
    （図７７，図１７４３．１） 【請求項１８１】 複数のイネーブル値のうちの対応す
    る値がアサートされると、複数のイネーブルになった処
    理要素の１つが、そこに記憶されているデータ値を比較
    導体に与えることができるようになる請求項１８０記載
    のデータ・プロセッサ。（図１７４３．１〜３） 【請求項１８２】 複数のイネーブル値のうちの対応す
    る値がネゲートされると、複数のイネーブルになった処
    理要素の１つが比較命令の実行に関与することができな
    くなる請求項１８０記載のデータ・プロセッサ。（図７
    ７，図１７４３．１〜３） 【請求項１８３】 複数のイネーブル値が複数のイネー
    ブルになった処理要素を選択的にイネーブルにして、第
    １デジタル・データ値を比較導体に与える請求項１８０
    記載のデータ・プロセッサ。（図７７，図１７４３．１
    〜３） 【請求項１８４】 修正回路が：比較導体が第１論理状
    態にあり、複数のイネーブル値の１つに対応する複数の
    イネーブルになった処理要素の１つにより与えられたデ
    ータ値の第１部分が第１論理状態にあるときに、複数の
    イネーブル値の１つを修正しないままにする；および比
    較導体が第２論理状態にあり、複数のイネーブル値の１
    つに対応する複数のイネーブルになった処理要素の１つ
    により与えられたデータ値の第１部分が第２論理状態に
    あるときに、複数のイネーブル値の１つを修正しないま
    まにする；請求項１８３記載のデータ・プロセッサ。
    （図７７，図１７４３．１〜３） 【請求項１８５】 比較導体が第１論理状態にあり、複
    数のイネーブル値の１つに対応する複数のイネーブルに
    なった処理要素の１つにより与えられたデータ値の第１
    部分が第２論理状態にあるときに、修正回路が複数のイ
    ネーブル値の１つを修正する請求項１８３記載のデータ
    ・プロセッサ。（図７７，図１７４３．１〜３） 【請求項１８６】 比較命令が、データ値の第１部分に
    おいて最大値を有する複数の処理要素の第１部分を決定
    する請求項１７６記載のデータ・プロセッサ。（図７
    ７，図１７４３．１〜３） 【請求項１８７】 複数のイネーブルになった処理要素
    のそれぞれが：データ値の第１部分を補足して第１の被
    補足データ値を比較導体に与える論理回路（１１７）；
    によってさらに構成される請求項１７６記載のデータ・
    プロセッサ。（図７７） 【請求項１８８】 比較命令が、データ値の第１部分に
    おいて最小値を有する複数の処理要素の第１部分を決定
    する請求項１８７記載のデータ・プロセッサ。 【請求項１８９】 データ値の第１部分が符号ビットで
    ある請求項１８７記載のデータ・プロセッサ。 【請求項１９０】 制御値を記憶する制御記憶回路であ
    って、この制御値は比較命令が符号つきのオペランドお
    よび符号なしのオペランドのいずれか一方を用いること
    を示し、制御記憶回路は命令実行手段に結合されている
    制御記憶回路；によってさらに構成される請求項１７６
    記載のデータ・プロセッサ。 【請求項１９１】 比較導体に結合されるスイッチ回路
    （１７０，または１６４でもよい）；およびスイッチ回
    路に結合された第１集積回路ピン（８２または８４）で
    あって、スイッチ回路が第１集積回路ピンを比較導体に
    選択的に結合する第１集積回路ピン；によってさらに構
    成される請求項１７６記載のデータ・プロセッサ。（行
    ／列選択−−図１７４３．１） 【請求項１９２】 比較命令に応答して、スイッチ回路
    が第１集積回路ピンを比較導体に選択的に結合させる請
    求項１９１記載のデータ・プロセッサ。（図１７４３．
    １） 【請求項１９３】 第１集積回路ピンが外部データ・プ
    ロセッサの第１外部集積回路ピンに結合され、スイッチ
    回路が第１集積回路ピンを比較導体に選択的に結合する
    と、第１集積回路ピンが比較導体を第１外部集積回路ピ
    ンに結合する請求項１９２記載のデータ・プロセッサ。
    （図１７４３．１） 【請求項１９４】 データ・プロセッサが第１動作モー
    ドにあるときに第１集積回路ピン（８２）が制御情報を
    転送し、データ・プロセッサが第２動作モードにあると
    きに第１集積回路ピンが比較導体（５８）に選択的に結
    合される請求項１９３記載のデータ・プロセッサ（１
    ０．７２）。（ストップ：データ・プロセッサをイネー
    ブルにするために用いられる行／列選択；ラン：比較導
    体を複数のデバイスに接続するために用いられる行／列
    選択−−図１７４３．４） 【請求項１９５】 スイッチ回路に結合されている第２
    集積回路ピン；によってさらに構成される請求項１９１
    記載のデータ・プロセッサ。 【請求項１９６】 データ・プロセッサ内で複数のデー
    タ値を比較する方法であって：比較命令（locmax, colm
    ax, rowmax, locmin, colmin, rowmin）を受信する段
    階；比較命令を解読して複数の制御信号を設ける段階；
    複数の処理要素（１６）のどれがイネーブルになってい
    るかを判定する段階であって、複数の処理要素（Ｖｔビ
    ット１１０がアサートになっているＰＥ１６）のイネー
    ブルになっている部分の各処理要素がそこに記憶されて
    いるデータ値の第１部分を比較ライン（１５８）に与え
    る段階；複数の処理要素の少なくとも１つのイネーブル
    になっている部分がそこに記憶されているデータ値の第
    １部分を第１論理状態（論理１）で設けるときに、比較
    ラインを第１論理状態に設ける段階；複数の処理要素の
    イネーブルになっている部分のそれぞれがそこに記憶さ
    れているデータ値の第１部分を第２論理状態（論理０）
    で設けるときに、比較ラインを第２論理状態に設ける段
    階；および比較ラインの論理状態に応答して複数のイネ
    ーブル・ビット（Ｖｔビット１１０）を選択的に修正
    し、複数のイネーブル・ビットのそれぞれが複数の処理
    要素のイネーブルになった部分の１つに対応する段階；
    によって構成されることを特徴とする方法。（図１７４
    ３．５） 【請求項１９７】 複数のイネーブル値のそれぞれによ
    って、複数の処理要素のイネーブルになった部分のうち
    対応する部分が選択的に、そこに記憶されているデジタ
    ル・データ値を与えることができるようになる請求項１
    ９６記載の方法。 【請求項１９８】 複数の処理要素のイネーブルになっ
    た部分のうち対応する１つの部分により与えられたデー
    タ値の第１部分が比較ラインとは異なる論理状態にある
    ときに複数のイネーブル・ビットの１つをネゲートする
    段階；によってさらに構成される請求項１９６記載の方
    法。 【請求項１９９】 複数の処理要素のイネーブルになっ
    た部分のうち対応する１つの部分により与えられたデー
    タ値の第１部分が比較ラインと同じ論理状態にあるとき
    に、複数のイネーブル・ビットの１つがアサートされた
    状態のままになっていることを確認する段階；によって
    さらに構成される請求項１９８記載の方法。 【請求項２００】 複数の処理要素のイネーブルになっ
    た部分のそれぞれに記憶されているデータ値の第２部分
    にアクセスする段階であって、複数の処理要素のイネー
    ブルになったそれぞれの部分は、複数のイネーブル値の
    対応する値がアサートされている段階；複数の処理要素
    のイネーブルになったそれぞれの部分により出力された
    データ値の第２部分を比較ラインに与える段階；複数の
    処理要素のうち少なくとも１つのイネーブルになった部
    分が、そこに記憶されているデータ値の第２部分を第１
    論理状態で与えるときに、比較ラインを第１論理状態で
    設ける段階；複数の処理要素のうちイネーブルになった
    それぞれの部分が、そこに記憶されているデータ値の第
    ２部分を第２論理状態で与えるときに、比較ラインを第
    ２論理状態で設ける段階；およびデータ値の第２部分が
    比較ラインとは異なる論理状態にあるときに、複数のイ
    ネーブル・ビットの１つをネゲートする段階；によって
    さらに構成される請求項１９８記載の方法。 【請求項２０１】 複数の処理要素のそれぞれに記憶さ
    れている複数のデータ値のそれぞれが、複数のｎビット
    （たとえば８ビット，ただしｎは正の整数値）を有する
    請求項１９６記載の方法。 【請求項２０２】 複数のデータ値のそれぞれの第１部
    分がデータ値の最上位ビットである請求項２０１記載の
    方法。 【請求項２０３】 ｉ）複数の処理要素のイネーブルに
    なったそれぞれの部分に記憶されているデータ値の複数
    のビットのうち次のビットにアクセスする段階であっ
    て、複数の処理要素のイネーブルになった各部分が、ア
    サートされている複数のイネーブル値のうちの対応する
    １つを有する段階； ｉｉ）複数の処理要素のイネーブルになった各部分によ
    り出力されたデータ値の複数のビットのうち次のビット
    を比較ラインに与える段階； ｉｉｉ）複数の処理要素のうち少なくとも１つのイネー
    ブルになった部分が、そこに記憶されているデータ値の
    複数のビットのうち次のビットを第１論理状態で設ける
    ときに、比較ラインを第１論理状態で設ける段階； ｉｖ）複数の処理要素のイネーブルになったそれぞれの
    部分がそこに記憶されているデータ値の複数のビットの
    うち次のビットを第２論理状態で設けるときに、比較ラ
    インを第２論理状態で設ける段階； ｖ）データ値の複数のビットのうち次のビットが比較ラ
    インとは異なる論理状態にあるときに、複数のイネーブ
    ル値の１つをネゲートする段階；および ｖｉ）ステップｉ）ないしｖ）を所定の反復回数だけ繰
    り返す段階；によってさらに構成される請求項２０２記
    載の方法。 【請求項２０４】 所定の反復回数が（ｎ−１）に等し
    い請求項２０３記載の方法。 【請求項２０５】 所定の反復回数が（ｎ−１）よりも
    小さい請求項２０３記載の方法。 【請求項２０６】 所定の反復回数が比較命令の中で指
    定されている請求項２０３記載の方法。 【請求項２０７】 最大値を有する符号なしのデータ値
    を記憶する複数の処理要素の第１部分を、比較命令が決
    定する請求項２０３記載の方法。 【請求項２０８】 複数の処理要素のそれぞれにより与
    えられたデータ値の最上位ビットを反転してから、デー
    タ値の最上位ビットを比較ラインに与える段階；によっ
    てさらに構成される請求項２０３記載の方法。 【請求項２０９】 最大値を有する２の補数である符号
    つきのデータ値を記憶する複数の処理要素の第２部分
    を、比較命令が決定する請求項２０８記載の方法。 【請求項２１０】 複数の処理要素のそれぞれにより与
    えられたデータ値の複数のビットのそれぞれを反転して
    から、複数のビットのそれぞれを比較ラインに与える段
    階；によってさらに構成される請求項２０３記載の方
    法。 【請求項２１１】 最小値を有する符号なしのデータ値
    を記憶する複数の処理要素の中の処理要素の第３部分
    を、比較命令が決定する請求項２１０記載の方法。 【請求項２１２】 複数の処理要素のそれぞれによって
    与えられたデータ値の複数のビットの一部分を反転して
    から複数のビットの部分を比較ラインに与える段階であ
    って、複数のビットの部分にはデータ値の最上位ビット
    が含まれていない段階；によってさらに構成される請求
    項２０３記載の方法。 【請求項２１３】 最小値を有する２の補数である符号
    つきのデータ値を記憶する複数の処理要素の中の処理要
    素の第４部分を、比較命令が決定する請求項２１２記載
    の方法。 【請求項２１４】 アレイに配列された複数のデータ・
    プロセッサ（１０．７２ないし１０．８０）によって構
    成されることを特徴とするデータ処理システム（５７．
    ３）であって、それぞれのデータ・プロセッサが：比較
    命令を記憶する記憶手段（２０）；比較命令を解読して
    複数の制御信号を設ける命令解読回路（１９）であっ
    て、記憶手段に結合されて比較命令を受信する命令解読
    回路；複数の制御信号に応答して比較命令の実行を制御
    する命令実行手段（制御回路構成２１）であって、命令
    解読回路に結合されて複数の制御信号を受信する命令実
    行手段；それぞれがデータ値を記憶する複数のイネーブ
    ルになった処理要素（Ｖｔビット１１０がアサートされ
    ているＰＥ１６）であって、複数のイネーブルになった
    処理要素のそれぞれが命令実行手段に結合されており、
    命令実行手段は複数のイネーブルになった処理要素を選
    択して比較命令の実行中にそこに記憶されているデータ
    値の第１ビットを出力する処理要素；および複数のイネ
    ーブルになった処理要素のそれぞれに結合されてそこに
    記憶されているデータ値の第１ビットを受信する比較導
    体（１５８）であって、比較導体は比較命令の実行に応
    答して比較動作を行い、複数のイネーブルになった処理
    要素のうち少なくとも１つにより与えられたデータ値の
    第１ビットが第１論理状態のときは、比較導体は第１論
    理状態にあり、複数のイネーブルになった処理要素のそ
    れぞれにより与えられるデータ値の第１ビットが第２論
    理状態のときは第２論理状態になる比較導体；によって
    構成されるデータ・プロセッサであって：複数のデータ
    ・プロセッサのそれぞれが隣接するデータ・プロセッサ
    に選択的に結合されて情報を通信し、複数のデータ・プ
    ロセッサの第１データ・プロセッサの比較導体が複数の
    データ・プロセッサの第２データ・プロセッサの比較導
    体に結合されているデータ処理システム（５７．３）。
    （図７５，図１７４３．１〜４） 【請求項２１５】 アレイが少なくとも１行と少なくと
    も１列とによって構成される請求項２１４記載のデータ
    処理システム。（図１７４３．４） 【請求項２１６】 複数のデータ・プロセッサの第１デ
    ータ・プロセッサが複数のデータ・プロセッサの第２デ
    ータ・プロセッサとアレイの同じ行にある請求項２１５
    記載のデータ処理システム。（図１７４３．４） 【請求項２１７】 複数のデータ・プロセッサの第１デ
    ータ・プロセッサが複数のデータ・プロセッサの第２デ
    ータ・プロセッサとアレイの同じ列にある請求項２１５
    記載のデータ処理システム。（図１７４３．４） 【請求項２１８】 複数のイネーブル値を記憶する第１
    記憶回路であって、複数のイネーブル値のそれぞれが複
    数のイネーブルになった処理要素の１つに対応する第１
    記憶回路；によってさらに構成される請求項２１４記載
    のデータ処理システム。（図１７４３．１） 【請求項２１９】 比較導体の第１論理状態および第２
    論理状態のいずれか一方に応答して、複数のイネーブル
    値のそれぞれを選択的に修正する修正回路（１１８）；
    によってさらに構成される請求項２１８記載のデータ処
    理システム。（図７７） 【請求項２２０】 複数のイネーブル値の対応する値が
    アサートされているときに、複数のイネーブルになった
    処理要素のそれぞれが比較命令の実行に関与する請求項
    ２１９記載のデータ処理システム。（図１７４３．１，
    図１７４３．４） 【請求項２２１】 複数のイネーブル値の対応する値が
    ネゲートされているときに、複数のイネーブルになった
    処理要素の１つが比較命令の実行に関与することができ
    なくなる請求項２１９記載のデータ処理システム。（図
    １７４３．１） 【請求項２２２】 比較導体が第１論理状態にあり、複
    数のイネーブル値の１つに対応する複数のイネーブルに
    なった処理要素の１つにより与えられたデータ値の第１
    ビットが第２論理状態にあるときに、修正回路が複数の
    イネーブル値の１つをネゲートする請求項２１９記載の
    データ処理システム。（図１７４３．１，図７７） 【請求項２２３】 データ値の第１ビットに最大値を有
    する複数のデータ・プロセッサのイネーブルになった部
    分のそれぞれにおいて複数のイネーブルになった処理要
    素の第１部分を、比較命令が決定する請求項２１９記載
    のデータ処理システム。 【請求項２２４】 複数のイネーブルになった処理要素
    のそれぞれが：少なくともデータ値の一部分を選択的に
    補足して、第１被補足データ値を比較導体に与える論理
    回路（１１７）；によってさらに構成される請求項２１
    ９記載のデータ処理システム。（図７７） 【請求項２２５】 データ値の一部分がデータ値の最上
    位ビットである請求項２２４記載のデータ処理システ
    ム。 【請求項２２６】 データ・プロセッサのそれぞれが：
    比較導体に結合されたスイッチ回路（１７０）；および
    スイッチ回路に結合された集積回路ピン（８２または８
    ４）であって、スイッチ回路が比較導体に集積回路ピン
    を選択的に結合する集積回路ピン；によってさらに構成
    される請求項２１４記載のデータ処理システム。（行／
    列選択−−図１７４３．１） 【請求項２２７】 グローバル比較命令（colmax, rowm
    ax, colmin, rowmin）に応答して、スイッチ回路が集積
    回路ピンを比較導体に選択的に結合する請求項２２６記
    載のデータ処理システム。（図１７４３．１） 【請求項２２８】 複数のデータ・プロセッサの第１デ
    ータ・プロセッサの第１集積回路ピンが複数のデータ・
    プロセッサの第２データ・プロセッサの第２集積回路ピ
    ンに結合され、スイッチ回路が第１集積回路ピンを比較
    導体に選択的に結合すると第１集積回路ピンが比較導体
    を第２集積回路ピンに結合する請求項２２７記載のデー
    タ処理システム。（図１７４３．１，図１７４３．４） 【請求項２２９】 複数のデータ・プロセッサの第１デ
    ータ・プロセッサが第１動作モードにあるときに第１集
    積回路ピンが制御情報を転送し、複数のデータ・プロセ
    ッサの第１データ・プロセッサが第２動作モードにある
    ときに第１集積回路ピンは比較導体に選択的に結合され
    る請求項２２８記載のデータ処理システム。（ストッ
    プ：データ・プロセッサをイネーブルにするために用い
    られる行／列選択；ラン：複数のデバイスの比較導体を
    接続するために用いられる行／列選択−−図１１１，図
    １７４３．４） （請求項２３０ないし２６１はSC-01744A ：最小値およ
    び最大値を計算する融通のきくメカニズムに対応す
    る。） （請求項２３０は、最大値および最小値命令を実行する
    方法を請求する方法クレームである。） 【請求項２３０】 データ・プロセッサ内で命令を実行
    する方法であって：命令を受信する段階；命令を解読し
    て複数の制御信号を設ける段階；第１記憶ロケーション
    から第１デジタル・データ値にアクセスする段階；（オ
    ペランド１，vregs およびsregs ，vreg2 （デスティネ
    ーション）） 第２記憶ロケーションから第２デジタル・データ値にア
    クセスする段階；（オペランド２，vregs およびsregs
    ，vreg1 （オペランド）） 第２デジタル・データ値と第１デジタル・データ値とを
    比較して、より大きい値とより小さい値のいずれか一方
    を決定および選択する段階；および（min, minp, max,
    maxp） 大きいほうの値と小さいほうの値のいずれか一方をデス
    ティネーション記憶回路に記憶する段階；によって構成
    されることを特徴とする方法。（セクション２．５．１
    ２．３，表２．４４，表２．５１，図８６；注記：セク
    ション２．５．１９．３，セクション２．５．１９．
    ５，セクション２．５．１９．６） 【請求項２３１】 比較の段階が：第２デジタル・デー
    タ値を第１デジタル・データ値から減じて減算結果を生
    成する段階；減算結果が負の値の場合に、ボロー値をア
    サートする段階；および減算結果が正の値の場合に、ボ
    ロー値をネゲートする段階；によってさらに構成される
    請求項２３０記載の方法。（仕様書本文付記，図７９，
    図８０，図８２，表２．４４，表２．５１） 【請求項２３２】 命令の実行に応答して、第２デジタ
    ル・データ値と第１デジタル・データ値とが比較され、
    より小さいほうの値を決定および選択する請求項２３１
    記載の方法。（仕様書本文付記，図７９，図８０，図８
    ２，表２．４４，表２．５１） 【請求項２３３】 ボロー値がネゲートされたときに、
    第２デジタル・データ値をデスティネーション記憶回路
    に記憶する段階；によってさらに構成される請求項２３
    ２記載の方法。（仕様書本文付記，図７９，図８０，図
    ８２，表２．４４，表２．５１） 【請求項２３４】 デスティネーション記憶回路が第１
    記憶ロケーションである請求項２３３記載の方法。（図
    ８６（Ａ）） 【請求項２３５】 命令の実行に応答して、第２デジタ
    ル・データ値と第１デジタル・データ値とが比較され、
    より大きいほうの値を決定および選択する請求項２３１
    記載の方法。 【請求項２３６】 ボロー値がアサートされたときに、
    第２デジタル・データ値をデスティネーション記憶回路
    に記憶する段階；によってさらに構成される請求項２３
    ５記載の方法。 【請求項２３７】 第１デジタル・データ値と第２デジ
    タル・データ値の両方が、符号つきのデータ値および符
    号なしのデータ値のいずれか一方である請求項２３０記
    載の方法。（セクション２．５．１２） 【請求項２３８】 第１デジタル・データ値が第１スケ
    ーラ値であり、第２デジタル・データ値が第２スケーラ
    値である請求項２３０記載の方法。（min, max；表２．
    ５１） 【請求項２３９】 第１デジタル・データ値が第１ベク
    タ値の一部分であり、第２デジタル・データ値が第２ベ
    クタ値の対応する部分である請求項２３０記載の方法。
    （表２．４４） 【請求項２４０】 記憶ロケーションから第１拡張ビッ
    トおよび第２拡張ビットにアクセスする段階であって、
    第１拡張ビットおよび第２拡張ビットは命令の受信に先
    立って実行されたデータ処理動作の前回の結果を示す段
    階；第１拡張ビットおよび第２拡張ビットを用いて選択
    的に比較手段が比較の段階を実行できるようにする段
    階；および比較段階の結果に応答して、第１拡張ビット
    および第２拡張ビットを選択的に修正する段階；によっ
    てさらに構成される請求項２３１記載の方法。（多重バ
    イト・オペランドに関しては、図１７０６−３，図１７
    ４４−１，図１７４４−２） 【請求項２４１】 第１拡張ビットおよび第２拡張ビッ
    トがデータ・プロセッサの複数のステータス状態を集合
    的に表しており：第１拡張ビットおよび第２拡張ビット
    が第１ステータス状態ではデフォルト状態にある；（％
    ００） 第１拡張ビットおよび第２拡張ビットが第２ステータス
    状態にあるときには、第１拡張ビットおよび第２拡張ビ
    ットが、第２デジタル・データ値は第１デジタル・デー
    タ値よりも小さいことを示す；（％０１） 第１拡張ビットおよび第２拡張ビットが第３ステータス
    状態にあるときには、第１拡張ビットおよび第２拡張ビ
    ットが、第２デジタル・データ値は第１デジタル・デー
    タ値よりも大きいことを示す；（＄１０）および第１拡
    張ビットおよび第２拡張ビットが第４ステータス状態に
    あるときには、第１拡張ビットおよび第２拡張ビット
    が、第２デジタル・データ値は第１デジタル・データ値
    と等しいことを示す；（％１１） 請求項２４０記載の方法。（表２．５７，表２．５８，
    表２．５９） 【請求項２４２】 第１拡張ビットおよび第２拡張ビッ
    トが第１ステータス状態および第４ステータス状態のい
    ずれか一方にあるときに、比較手段が比較段階を実行す
    ることができるようにする段階；によってさらに構成さ
    れる請求項２４１記載の方法。（多重バイトに関して
    は、＞または＜がすでにわかっている場合は比較は起こ
    らない；図１７４４−１，図１７４４−２） 【請求項２４３】 第１拡張ビットおよび第２拡張ビッ
    トが第１ステータス状態にあるときには、第１デジタル
    ・データが第１多重バイト・データ値の最上位バイトで
    あり、第２デジタル・データ値が第２多重バイト・デー
    タ値の最上位バイトであることを第１拡張ビットおよび
    第２拡張ビットが示す請求項２４１記載の方法。（表
    ２．５７，表２．５７，表２．５９） 【請求項２４４】 第１拡張ビットおよび第２拡張ビッ
    トが第４ステータス状態にあるときには、２つの等しい
    データ値を比較した前回の命令に応答してデータ処理動
    作が行われたことを、第１拡張ビットおよび第２拡張ビ
    ットが示す請求項２４１記載の方法。（表２．５７，表
    ２．５８，表２．５９） 【請求項２４５】 命令が予備命令および非予備命令の
    いずれか一方であり、予備命令は第１拡張ビットおよび
    第２拡張ビットの両方を修正して比較段階の結果を反映
    させ、非予備命令は第１拡張ビットおよび第２拡張ビッ
    トを修正してデフォルト状態にする請求項２４１記載の
    方法。 【請求項２４６】 第１拡張ビットおよび第２拡張ビッ
    トが第２ステータス状態にあるときには、第１拡張ビッ
    トをネゲートし、第２拡張ビットをアサートする段階；
    第１拡張ビットおよび第２拡張ビットが第３ステータス
    状態にあるときには、第１拡張ビットをアサートし、第
    ２拡張ビットをネゲートする段階；および第１拡張ビッ
    トおよび第２拡張ビットが第４ステータス状態にあると
    きには、第１拡張ビットと第２拡張ビットの両方をアサ
    ートする段階；によってさらに構成される請求項２４５
    記載の方法。（表２．５７，表２．５８，表２．５９）
    （請求項２８は、最大値および最小値関数が実現される
    システムを説明する構造クレームである。） 【請求項２４７】 命令を記憶する命令記憶回路（２
    ０）；命令を解読して複数の制御信号を設ける解読器
    （１９）であって、命令記憶回路に結合されて命令を受
    信する解読器；第１デジタル・データ値を記憶する第１
    記憶回路（vreg2 またはsreg，Ｖ［０〜７］レジスタ１
    ２８またはＧ［０〜７］レジスタ３０２；図８０または
    図８２）；第２デジタル・データ値を記憶する第２記憶
    回路（vreg1 またはsreg−−表２．３６，表２．３８参
    照）；第１デジタル・データ値と第２デジタル・データ
    値とを比較する比較手段（ＡＬＵ１１９またはＡＬＵ３
    ０４）であって、第１入力が第１記憶回路に結合されて
    第１デジタル・データ値を受信し、第２デジタル・デー
    タ値を受信する第２入力を有し、第１デジタル・データ
    値と第２デジタル・データ値のどちらがより大きな値お
    よび小さい値のいずれかであるのかを示す結果を設ける
    出力を有する比較手段；および第２デジタル・データ値
    がより大きい値およびより小さな値のいずれか一方であ
    るときに、第２デジタル・データ値を第１記憶回路に選
    択的に与える選択手段（制御回路構成１１５または制御
    回路構成３０８）であって、第１記憶回路と第２記憶回
    路とに結合される選択手段；によって構成されることを
    特徴とするデータ・プロセッサ（１０）。（図７８，表
    ２．４４，表２．３６，表２．３７，表２．５１，表
    ２．３８，図８０，図８２） 【請求項２４８】 比較手段が第２デジタル・データ値
    を第１デジタル・データ値から減じて、結果を生成する
    請求項２４７記載のデータ・プロセッサ。（図８０，図
    ８２） 【請求項２４９】 データ・プロセッサが：データ・プ
    ロセッサがデフォルト状態にあることを示す第１ステー
    タス状態；第２デジタル・データ値が第１デジタル・デ
    ータ値よりも小さいことを示す第２ステータス状態；第
    ２デジタル・データ値が第１デジタル・データ値よりも
    大きいことを示す第３ステータス状態；および第２デジ
    タル・データ値が第１デジタル・データ値と等しいこと
    を示す第４ステータス状態；の複数のステータス状態の
    いずれか１つにある請求項２４７記載のデータ・プロセ
    ッサ。（表２．５７，表２．５８，表２．５９） 【請求項２５０】 命令により、第１デジタル・データ
    値と第２デジタル・データ値のどちらがより大きな値で
    あるかが決まり、データ・プロセッサが第３ステータス
    状態にあるときに、選択手段が第２デジタル・データ値
    を第１記憶回路に与える請求項２４７記載のデータ・プ
    ロセッサ。（図８０，図８２） 【請求項２５１】 命令により、第１デジタル・データ
    値と第２デジタル・データ値のどちらがより小さな値で
    あるかが決まり、データ・プロセッサが第２ステータス
    状態にあるときに、選択手段が第２デジタル・データ値
    を第１記憶回路に与える請求項２４７記載のデータ・プ
    ロセッサ。（図８０，図８２） 【請求項２５２】 第１拡張ビットおよび第２拡張ビッ
    トの両方を記憶する第１制御レジスタ（ＶＰＣＲ１０２
    またはＳＰＣＲ２０８）であって、第１および第２拡張
    ビットは命令の実行前のデータ・プロセッサのステータ
    ス状態を示すために用いられる第１制御レジスタ；によ
    ってさらに構成される請求項２４７記載のデータ・プロ
    セッサ。（ＶＰＣＲ（１０２），ＳＰＣＲ（２０８）−
    −図５４，図７４，表２．２９，表２．３１） 【請求項２５３】 データ・プロセッサが第１ステータ
    ス状態にあるときに、第１デジタル・データが第１多重
    バイト・データ値の最上位バイトであり、第２デジタル
    ・データ値が第２多重バイト・データ値の最上位バイト
    であることを、第１拡張ビットおよび第２拡張ビットが
    示す請求項２５２記載のデータ・プロセッサ。（表２．
    ５７，表２．５８，表２．５９） 【請求項２５４】 第１拡張ビットおよび第２拡張ビッ
    トが第４ステータス状態にあるときに、２つの等しいデ
    ータ値を比較した前回の命令に応答してデータ処理動作
    が実行されたことを、第１拡張ビットおよび第２拡張ビ
    ットが示す請求項２５２記載のデータ・プロセッサ。
    （表２．５７，表２．５８，表２．５９） 【請求項２５５】 比較手段に結合されて、結果と結果
    に対応するボロー値とを受信する修正回路（１１８また
    は３０６）であって、第１制御レジスタに結合されて第
    １拡張ビットと第２拡張ビットの両方を受信し、第１拡
    張ビットおよび第２拡張ビットを選択的に修正する修正
    回路；によってさらに構成される請求項２５２記載のデ
    ータ・プロセッサ。（図８０，図８２） 【請求項２５６】 命令が予備命令および非予備命令の
    いずれか一方であり、予備命令は第１拡張ビットおよび
    第２拡張ビットの両方を修正して比較段階の結果を反映
    させ、非予備命令は第１拡張ビットおよび第２拡張ビッ
    トを修正してデータ・プロセッサをデフォルト状態にす
    る請求項２５５記載の方法。（図１７０６−３） 【請求項２５７】 非予備命令の実行中に、第１デジタ
    ル・データ値が第１多重バイト値の最下位バイトであ
    り、第２デジタル・データ値が第２多重バイト値の最下
    位バイトである請求項２５６記載の方法。（最小値命令
    （min またはvmin）；本文セクション２．５．１９．
    ６，図１７４４−１，図１７４４−２に示されるmax ） 【請求項２５８】 データ・プロセッサが第２ステータ
    ス状態にあるときに、第１拡張ビットがネゲートされ、
    第２拡張ビットがアサートされる請求項２５６記載のデ
    ータ・プロセッサ。（表２．５７，表２．５８，表２．
    ５９） 【請求項２５９】 データ・プロセッサが第３ステータ
    ス状態にあるときに、第１拡張ビットがアサートされ、
    第２拡張ビットがネゲートされる請求項２５６記載のデ
    ータ・プロセッサ。（表２．５７，表２．５８，表２．
    ５９） 【請求項２６０】 データ・プロセッサが第４ステータ
    ス状態にあるときに、第１拡張ビットと第２拡張ビット
    の両方がアサートされる請求項２５６記載のデータ・プ
    ロセッサ。（表２．５７，表２．５８，表２．５９） 【請求項２６１】 符号制御値（ＳＳＧＮビット１７４
    またはＶＳＧＮビット１７６）を記憶する制御レジスタ
    （ＡＣＲ１７２）であって、符号制御値は第１デジタル
    ・データ値と第２デジタル・データ値のそれぞれが符号
    つきのデータ値を示すときに第１論理状態になり、第１
    デジタル・データ値と第２デジタル・データ値のそれぞ
    れが符号なしのデータ値を示すときに第２論理状態にな
    る制御レジスタによってさらに構成される請求項２４７
    記載のデータ・プロセッサ。（ＡＣＲ，ＳＳＧＮ，ＶＳ
    ＧＮ：図２２，表２．７） （請求項２６２ないし３０９はSC-01706A ：延長動作の
    拡大領域のためのメカニズムに対応する。） （請求項２６２は、命令実行中の２つの拡張ビットの使
    用法を請求する構造クレームである。） 【請求項２６２】 データ処理命令を記憶する命令記憶
    回路（２０）；（命令キャッシュ−−ＣＭＡ１４でもよ
    い） データ処理命令に応答してデータ処理動作を実行する命
    令実行手段（２２）であって、命令記憶回路に結合され
    てデータ処理命令を受信する命令実行手段；（マイクロ
    シーケンサ） 複数の拡張値を記憶する記憶手段であって、複数の拡張
    値のそれぞれはデータ処理動作の実行中に用いられ、記
    憶手段は命令実行手段に結合されて複数の拡張値のそれ
    ぞれを通信する記憶手段；および（ベクタ動作のための
    ＶＰＣＲ（ＶＸ［１：０］（ＶＸ０ビット１０４，ＶＸ
    １ビット１０５））セクション２．３．３３〜２．３．
    ３７，セクション２．３．４７およびセクション２．
    ３．４８，スケーラ動作のためのＳＰＣＲ（２０８）
    （ＳＸ［１：０］（ＳＸ０ビット２１０，ＳＸ１ビット
    ２１２））セクション２．４およびセクション２．４．
    １ データ処理命令の実行中に複数の拡張値のそれぞれを条
    件付きで修正する修正手段（１１８（ベクタ）または３
    ０６（スケーラ））であって、記憶手段に結合されて、
    データ処理命令に応答して条件付きで修正された複数の
    拡張値のそれぞれを通信する修正手段；によって構成さ
    れることを特徴とするデータ・プロセッサ（１０）。
    （セクション２．５．１８〜２．５．１９．１１参照；
    図７８，図７７−１（ベクタ），図８２（スケーラ）） 【請求項２６３】 複数の拡張値が：ステータス情報値
    を示す第１拡張ビット（ＶＸ０ １０４またはＳＸ０
    ２１０）；（キャリー，ボロー）およびデータ処理命令
    のソース・オペランドに対応する符号値を示す第２拡張
    ビット（ＶＸ１ １０５またはＳＸ１ ２１２）（加
    算，減算，増分，減分動作）；によって構成される請求
    項２６２記載のデータ・プロセッサ。 【請求項２６４】 データ処理命令が予備命令および非
    予備命令のいずれか一方であって：予備命令は、データ
    処理命令の結果に応答して複数の拡張値のそれぞれを修
    正し；非予備命令は、複数の拡張値のそれぞれをデフォ
    ルト状態に修正する；請求項２６３記載のデータ・プロ
    セッサ。（表２．３４，図１７０６−１，図７７−１，
    図８２，図７４，図５４，表２．３１，表２．２９） 【請求項２６５】 非予備命令が飽和命令であり、予備
    命令が不飽和命令であって（セクション３およびセクシ
    ョン３．１）：結果に対応するオーバーフロー値（ＶＶ
    ビット１０６またはＳＶビット２１４）がアサート状態
    であり、データ処理命令が非予備命令であるときに、デ
    ータ処理動作の結果が上位境界および下位境界のいずれ
    か一方と置き換えられる；（飽和命令）および結果に対
    応するオーバーフロー値がアサート状態であり、データ
    処理命令が予備命令であるときに、データ処理動作の結
    果が置き換えられない；（不飽和命令） 請求項２６４記載のデータ・プロセッサ。（セクション
    ２．５．９，ｐ１１１，セクション２．５．１９．１，
    図７４，表２．３１，図５４，表２．２９，表２．４
    ４，表２．５１） 【請求項２６６】 データ処理命令が非予備命令（add,
    vadd, sub, vsub,inc, dec）であるときに、第１拡張
    ビットおよび第２拡張ビットがネゲートされる請求項２
    ６３記載のデータ・プロセッサ。（表２．４４，表２．
    ５１，表２．２９，表２．３１） 【請求項２６７】 データ処理命令が予備命令であると
    きに、第１拡張ビットおよび第２拡張ビットが、データ
    処理命令の実行に応答して修正される請求項２６３記載
    のデータ・プロセッサ。（表２．４４，表２．５１，表
    ２．２９，表２．３１） 【請求項２６８】 データ処理動作が加算動作および減
    算動作のいずれか１つ（add, addp, vadd, vaddp, sub,
    subp, vsub, vsubp, addsx, addsxp, subsx, subsxp）
    である請求項２６３記載のデータ・プロセッサ。（表
    ２．４４，表２．５１，表２．２９，表２．３１） 【請求項２６９】 データ処理動作が加算動作であると
    きに第１拡張ビットがキャリー値であり、データ処理動
    作が減算動作であるときに第１拡張ビットがボロー値で
    ある請求項２６８記載のデータ・プロセッサ。（図１７
    ０６−１，表２．５３，表２．５４，表２．５５，表
    ２．５６） 【請求項２７０】 データ処理命令が第２拡張ビットに
    基づくソース・オペランドを生成する請求項２６３記載
    のデータ・プロセッサ。（符号拡張算術演算動作，セク
    ション３および３．１；図１７０６−１，表２．５４，
    表２．５６） 【請求項２７１】 データ処理動作が増分動作および減
    分動作のいずれか一方である請求項２６３記載のデータ
    ・プロセッサ。（inc, incp, dec, decp−−表２．５
    １，表２．６２，表２．６３） 【請求項２７２】 データ処理動作が増分動作であると
    きに第１拡張ビットがキャリー値であり、データ処理動
    作が減分動作であるときに第１拡張ビットがボロー値で
    ある請求項２７１記載のデータ・プロセッサ。（表２．
    ６２，表２．６３） 【請求項２７３】 増分動作の実行中にも減分動作の実
    行中にも第２拡張ビットが用いられない請求項２７１記
    載のデータ・プロセッサ。（表２．６２，表２．６３） 【請求項２７４】 データ処理命令がデスティネーショ
    ン・オペランドとソース・オペランドとを有し、データ
    処理命令に応答して命令実行手段がデスティネーション
    ・オペランドをソース・オペランドと比較する請求項２
    ６２記載のデータ・プロセッサ。（vcompp, セクション
    ３．２．１〜３．３，vmax, vmaxp,クション３．３およ
    びセクション３．３．１，vmin, vminp, セクション
    ３．３〜３．３．３；表２．４４，表２．４７） 【請求項２７５】 複数の拡張値が選択的に修正され
    て、データ処理動作の実行中に用いられたデスティネー
    ション・オペランドとソース・オペランドとの関係を示
    す請求項２７４記載のデータ・プロセッサ。（vcompp,
    セクション３．２．１〜３．３，vmax, vmaxp, セクシ
    ョン３．３および３．３．１，vmin, vminp, セクショ
    ン３．３〜３．３．３；表２．５７，表２．５８，表
    ２．５９） 【請求項２７６】 複数の拡張ビットが： ｉ）デスティネーション・オペランドはソース・オペラ
    ンドよりも大きい； ｉｉ）デスティネーション・オペランドはソース・オペ
    ランドよりも小さい；および ｉｉｉ）デスティネーション・オペランドはソース・オ
    ペランドと等しい；のうち１つの条件を示す請求項２７
    ５記載のデータ・プロセッサ。（vmax, vmaxp, vmin, v
    minp；表２．５８，表２．５９） 【請求項２７７】 データ処理動作の実行中に複数の拡
    張ビットがデフォルト状態におかれる請求項２７６記載
    のデータ・プロセッサ。（vmax；セクション２．５．１
    ９．５，表２．５８） 【請求項２７８】 データ処理命令により、命令実行手
    段がデータ処理命令のソース・オペランドを用いて左シ
    フト動作を実行することができるようになる請求項２６
    ２記載のデータ・プロセッサ。（vlshft（addpと同じオ
    ペコード）；セクション２．５．１９．７，表２．４
    ４） 【請求項２７９】 複数の拡張値の第１値がソース・オ
    ペランドの最下位ビットにシフトされる請求項２７８記
    載のデータ・プロセッサ。（ｐ１４９，セクション２．
    ５．１９．７（vlshft）） 【請求項２８０】 データ処理命令により、命令実行手
    段がデータ処理命令のソース・オペランドを用いて右シ
    フト動作を実行することができるようになる請求項２６
    ２記載のデータ・プロセッサ。（vrshft, vrshftp ；表
    ２．４４，セクション２．５．１９．８） 【請求項２８１】 複数の拡張値が：シフト・データ値
    を示す第１拡張ビット（ＶＸ０ビット１０４またはＳＸ
    ０ビット２１０）；およびソース・オペランドの第１バ
    イトを示す第２拡張ビット（ＶＸ１ビット１０５または
    ＳＸ１ビット２１２）；によって構成される請求項２８
    ０記載のデータ・プロセッサ。（セクション２．５．１
    ９．８；表２．６０） 【請求項２８２】 第２拡張ビットがアサートされる
    （ＶＸ１＝０）と、ソース・オペランドの前上位バイト
    の最下位ビットがシフトされ、シフト・データ値として
    第１拡張ビットに記憶される請求項２８１記載のデータ
    ・プロセッサ。（vrshftp ，表２．６０，ｐ１４９，セ
    クション２．５．１９．８） 【請求項２８３】第２拡張ビットがネゲートされる（Ｖ
    Ｘ１＝０）と、ソース・オペランドの第１バイトの最上
    位ビットに符号値がシフトされる請求項２８１記載のデ
    ータ・プロセッサ。（vrshftp ［符号拡張のある右シフ
    ト：符号なしの動作については０でシフトするＸＳＧＮ
    ビットに依存する］，セクション２．５．１９．８，表
    ２．６０） 【請求項２８４】 データ処理命令により、命令実行手
    段がネゲーション動作を実行することができるようにな
    る請求項２６２記載のデータ・プロセッサ。（vneg, vn
    egp ；表２．４４，表２．５１） 【請求項２８５】 複数の拡張ビットの第１ビット（Ｖ
    Ｘ０ビット１０４またはＳＸ０ビット２１０）が、ネゲ
    ーション動作中にいつボローが生成されるかを示す請求
    項２８４記載のデータ・プロセッサ。（vnegp ；セクシ
    ョン２．５．１９．９，表２．６１） 【請求項２８６】 ネゲーション動作の実行中に複数の
    拡張ビットがデフォルト状態になる請求項２８４記載の
    データ・プロセッサ。（vneg；セクション２．５．１
    ９．９，表２．６１） （請求項２４は、add, addp, sub, subp, inc, incp, d
    ec, decp命令における拡張ビットの一般的な使用法を説
    明する方法クレームである。−−図１７０６−４） 【請求項２８７】 データ・プロセッサ内で算術演算命
    令を実行する方法であって：ソース・オペランドおよび
    デスティネーション・オペランドを有する算術演算命令
    を受信する段階；（外部ピン，内部バス） 算術演算命令を解読して複数の制御信号を設ける段階；
    （マイクロシーケンサ）第１記憶ロケーションから第１
    拡張ビットにアクセスする段階であって、第１拡張ビッ
    トがステータス情報値を与える段階；（キャリー，ボロ
    ー） 第２記憶ロケーションから第２拡張ビットにアクセスす
    る段階であって、第２拡張ビットは算術演算命令のソー
    ス・オペランドに対応する符号値を与える段階；（加
    算，減算，増分，減算動作において） 複数の制御信号に応答して算術演算動作を実行する段階
    であって、第１拡張ビットと第２拡張ビットの両方が算
    術演算動作の実行中に用いられて結果を設ける段階；第
    １拡張ビットを選択的に修正して、結果に対応する被修
    正ステータス情報値を記憶する段階；および第２拡張ビ
    ットを選択的に修正して、結果に対応する被修正符号値
    を記憶する段階；によって構成されることを特徴とする
    方法。（図１７０６−４） 【請求項２８８】 算術演算動作が予備加算動作および
    非予備加算動作のいずれか一方であって、予備加算動作
    は第１拡張ビットおよび第２拡張ビットの両方を修正し
    て結果を反映させ、非予備加算動作は、第１拡張ビット
    および第２拡張ビットの両方をデフォルト状態にする請
    求項２８７記載の方法。（add, addp,vadd, vaddp, vad
    dsx, vaddsxp −−図１７０６−４） 【請求項２８９】 第１拡張ビットがキャリー値である
    請求項２８８記載の方法。（図１７０６−４） 【請求項２９０】 予備加算動作が不飽和加算動作であ
    り、非予備加算動作が飽和加算動作であって：結果に対
    応するオーバーフロー値（ＶＶビット１０６またはＳＶ
    ビット２１４）がアサート状態で、データ処理命令が非
    予備加算命令であるときに、データ処理動作の結果が上
    位境界および下位境界のいずれか一方と置き換えられ
    る；（飽和命令）および結果に対応するオーバーフロー
    値がアサート状態で、データ処理命令が予備加算命令で
    あるときにデータ処理動作の結果が置き換えられない；
    （不飽和命令） 請求項２８８記載の方法。（セクション３．１〜３．
    ２．１参照） 【請求項２９１】 第２拡張ビットを用いてソース・オ
    ペランドを生成する段階；ソース・オペランドをデステ
    ィネーション・オペランドに加算して結果を生成する段
    階；算術演算動作が予備加算動作であるときに、第１拡
    張ビットを修正して結果によってキャリー値が修正され
    たか否かを示す段階；および算術演算動作が非予備加算
    動作であるときに、第１拡張ビットおよび第２拡張ビッ
    トの両方をデフォルト状態にする段階；によってさらに
    構成される請求項２８９記載の方法。（図１７０６−
    １） 【請求項２９２】 ソース・オペランドのビット幅が、
    デスティネーション・オペランドの部分のビット幅より
    も小さい第１データ値の部分であるときに、第２拡張ビ
    ットを用いてソース・オペランドが生成される請求項２
    ９１記載の方法。（図１７０６−１） 【請求項２９３】 算術演算動作が予備減算動作および
    非予備減算動作のいずれか一方であって、予備減算動作
    は第１拡張ビットおよび第２拡張ビットの両方を修正し
    て結果を反映させ、非予備減算動作は第１拡張ビットお
    よび第２拡張ビットの両方をデフォルト状態にする請求
    項２８７記載の方法。（sub, subp, vsub, vsupb, vsub
    sx, vsubsxp ；表２．５５，セクション２．５．１９．
    ２） 【請求項２９４】 第１拡張ビットがボロー値である請
    求項２９３記載の方法。（表２．５５，セクション２．
    ５．１９．２） 【請求項２９５】 第２拡張ビットを用いてソース・オ
    ペランドを生成する段階；ソース・オペランドをデステ
    ィネーション・オペランドから減算して結果を生成する
    段階；算術演算動作が予備減算動作であるときに、第１
    拡張ビットを修正して結果によってボロー値が修正され
    たか否かを示す段階；および算術演算動作が非予備減算
    動作であるときに、第１拡張ビットおよび第２拡張ビッ
    トの両方をデフォルト状態にする段階；によってさらに
    構成される請求項２９４記載の方法。（図１７０６−
    １） （請求項２９６は、vcompp, vmax, vmaxp, vmin, vminp
    などの比較動作を実行するための方法である。） 【請求項２９６】 データ・プロセッサ内で比較命令を
    実行する方法であって：ソース・オペランドおよびデス
    ティネーション・オペランドを有する比較命令を受信す
    る段階；（外部ピン，内部バス） 比較命令を解読して第１群の制御信号を設ける段階；
    （マイクロシーケンサ） 第１記憶ロケーションから第１拡張ビットに、第２記憶
    ロケーションから第２拡張ビットにアクセスする段階；
    （比較，最大値および最小値動作における） 第１群の制御信号に応答してソース・オペランドをデス
    ティネーション・オペランドと比較する段階であって、
    第１拡張ビットと第２拡張ビットの両方が比較動作の実
    行中に選択的に用いられて結果を設ける段階；および第
    １拡張ビットおよび第２拡張ビットを選択的に修正し
    て、ソース・オペランドをデスティネーション・オペラ
    ンドと比較する段階の現在の結果を示す段階；によって
    構成されることを特徴とする方法。（図１７０６−３） 【請求項２９７】 第１拡張ビットと第２拡張ビットと
    が選択的に修正されて、比較命令の実行中に用いられた
    デスティネーション・オペランドとソース・オペランド
    との比較関係を示す請求項２９６記載の方法。（vcomp
    p, vmax, vmaxp, vmin, vminp；図１７０６−３，表
    ２．５７，表２．５８，表２．５９） 【請求項２９８】 条件付き命令を受信する段階；（vi
    f ） 条件付き命令を解読して第２群の制御信号を設ける段
    階；および（マイクロシーケンサ） 条件付き命令に応答して比較動作を実行する段階であっ
    て、比較動作は第１拡張ビットと第２拡張ビットとを用
    いて条件付きの結果を設ける段階；によってさらに構成
    される請求項２９７記載の方法。（vcomppの後でvif を
    実行する−−図１７０６−３） 【請求項２９９】 比較命令が予備比較命令および非予
    備比較命令のいずれか一方であって、予備比較命令は第
    １拡張ビットおよび第２拡張ビットの両方を選択的に修
    正して結果を反映させ、非予備比較命令は第１拡張ビッ
    トおよび第２拡張ビットの両方をデフォルト状態にする
    請求項２９７記載の方法。（min, minp, max, maxp） 【請求項３００】 第１拡張ビットと第２拡張ビットが
    選択的に修正されて、以下の条件： ｉ）デスティネーション・オペランドはソース・オペラ
    ンドよりも大きい； ｉｉ）デスティネーション・オペランドはソース・オペ
    ランドよりも小さい；および ｉｉｉ）デスティネーション・オペランドはソース・オ
    ペランドと等しい；のいずれか１つを示す請求項２９７
    記載の方法。（表２．５７，表２．５８，表２．５９） 【請求項３０１】 ソース・オペランドをデスティネー
    ション・オペランドと比較する段階の後で、第１拡張ビ
    ットおよび第２拡張ビットの両方がデフォルト状態にな
    る請求項２９７記載の方法。（図１７０６−３） （請求項３０２はvlshft, vrshft, vrshftp などのシフ
    ト動作を実行する方法である。−−図１７０６−２） 【請求項３０２】 データ・プロセッサ内でシフト命令
    を実行する方法であって：ソース・オペランドを有する
    シフト命令を受信する段階；（外部ピン，内部バス／表
    ２．４４参照） シフト命令を解読して複数の制御信号を設ける段階；
    （マイクロシーケンサ） 第１記憶ロケーションから第１拡張ビットに、第２記憶
    ロケーションから第２拡張ビットにアクセスする段階；
    （左シフトおよび右シフト動作における−−第２拡張ビ
    ットは右シフト動作にしか用いられない，セクション
    ２．５．１９．７およびセクション２．５．１９．８参
    照） シフト値をソース・オペランドの第１ビットにシフトし
    て被シフト・データ値を生成する段階であって、シフト
    値は第１拡張ビットおよび第２拡張ビットの両方に応答
    して決定される段階；およびシフト命令の実行に応答し
    て、第１拡張ビットを選択的に修正して、修正された第
    １拡張ビットを設ける段階；によって構成されることを
    特徴とする方法。 【請求項３０３】 シフト値が第１拡張ビットである請
    求項３０２記載の方法。（vlshft, vrshft−−図１７０
    ６−２） 【請求項３０４】 ソース・オペランドの第１ビットが
    ソース・オペランドの最下位ビットである請求項３０３
    記載の方法。（vlshft−−図１７０６−２） 【請求項３０５】 第１拡張ビットをシフトする段階の
    後で、第１拡張ビットおよび第２拡張ビットの両方がデ
    フォルト状態になる請求項３０４記載の方法。（非予
    備） 【請求項３０６】 ソース・オペランドの第１ビットが
    ソース・オペランドの最上位ビットである請求項３０３
    記載の方法。（vrshft） 【請求項３０７】 第１拡張ビットをシフトする段階の
    後で、第１拡張ビットおよび第２拡張ビットの両方がデ
    フォルト状態になる請求項３０６記載の方法。（表２．
    ６０） 【請求項３０８】 第２拡張ビットがネゲートされると
    シフト値が符号ビットであり、第２拡張ビットがアサー
    トされるとシフト値が第１拡張ビットである請求項３０
    ２記載の方法。（vrshftp −−図１７０６−２，非予
    備） 【請求項３０９】 左シフト動作の実行中は第２拡張ビ
    ットが用いられない請求項３０２記載の方法。（表２．
    ６０）/ 請求項４ （請求項３１０ないし３３２は、SC-01700A ：スケーラ
    およびベクタ飽和保護命令に対応する。） （請求項３１０は、ＡＥ内の飽和命令の実行を説明す
    る。） 【請求項３１０】 データ処理命令を実行する方法であ
    って：データ処理命令を受信する段階；（飽和命令：ad
    d, sub, addsx, subsx, neg,abs, sat, vsat, vadd, vs
    ub, vaddsx, vsubsx, vneg, vabs ） データ処理命令を解読して複数の制御信号（２３または
    ２５，図７８参照）を設ける段階；第１記憶ロケーショ
    ンからオーバーフロー値（ＳＶビット２１４またはＶＶ
    ビット１０６，ＳＰＣＲレジスタ２０８またはＶＰＣＲ
    レジスタ１０２内の１ビット）にアクセスする段階であ
    って、このオーバーフロー値は結果がデータ値の範囲内
    のある値でないときにアサートされ、結果がデータ値の
    範囲内のある値であるときにネゲートされる段階；およ
    びオーバーフロー値がアサートされると結果を修正して
    所定の値に等しくなるようにする段階；によって構成さ
    れることを特徴とする方法。（図５４，表２．２９，図
    ７４，表２．３１，図１７００．２，図１７００−１の
    例も参照のこと） 【請求項３１１】 複数の制御信号に応答してデータ処
    理動作を実行し、結果を生成する段階；によってさらに
    構成される請求項３１０記載の方法。 【請求項３１２】 第２記憶ロケーション（ＳＰＣＲ２
    ０８またはＶＰＣＲ１０２）からオーバーフロー方向値
    （ＳＤビット２１６またはＶＤビット１０８）にアクセ
    スする段階であって：オーバーフロー方向値がアサート
    されるときは、結果が最大値よりも大きくなり；オーバ
    ーフロー方向値がネゲートされるときは、結果が最小値
    よりも小さくなる段階；によってさらに構成される請求
    項３１０記載の方法。（図１７００−２，図５４，表
    ２．２９，図７４，表２．３１） 【請求項３１３】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がアサートされるときは、所定の
    値は正の値が最も大きくなる値である請求項３１２記載
    の方法。（図１７００−２，表２．３９，表２．４０，
    セクション２．５．９） 【請求項３１４】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がネゲートされるときは、所定の
    値は負の値が最も大きくなる値および０のいずれか一方
    である請求項３１２記載の方法。（図１７００−２，表
    ２．３９，表２．４０，セクション２．５．９） 【請求項３１５】 結果が２の補数の符号つきのデータ
    値である請求項３１２記載の方法。（図１７００−２，
    表２．３９，表２．４０，セクション２．５．９） 【請求項３１６】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がアサートされるときは、所定の
    値は１６進数＄７Ｆに等しくなる請求項３１５記載の方
    法。（図１７００−２，表２．２９，表２．３１，セク
    ション２．５．９） 【請求項３１７】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がネゲートされるときは、所定の
    値は１６進数＄８０に等しくなる請求項３１５記載の方
    法。（図１７００−２，表２．２９，表２．３１，セク
    ション２．５．９） 【請求項３１８】 結果が符号なしのデータ値である請
    求項３１２記載の方法。（図１７００−２，表２．２
    ９，表２．３１，セクション２．５．９） 【請求項３１９】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がアサートされるときは、所定の
    値は１６進数＄ＦＦに等しくなる請求項３１８記載の方
    法。（図１７００−２，表２．２９，表２．３１，セク
    ション２．５．９） 【請求項３２０】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がネゲートされるときは、所定の
    値は１６進数＄００に等しくなる請求項３１８記載の方
    法。（図１７００−２，表２．２９，表２．３１，セク
    ション２．５．９） 【請求項３２１】 データ処理命令のオペランドが、ス
    ケーラ・データ値とベクタ・データ値の一部とのいずれ
    か一方である請求項３１０記載の方法。（表２．４４，
    表２．５１） 【請求項３２２】 オペランドがスケーラ・データ値で
    あるときには、データ処理命令がネモニック形式の「sa
    t 」を有し；オペランドがベクタ・データ値の一部であ
    るときには、データ処理命令はネモニック形式の「vsa
    t」を有する；請求項３２１記載の方法。（表２．４
    ４，表２．５１） （請求項３２３はＡＥ内での飽和命令の用途を請求す
    る。） 【請求項３２３】 データ処理命令を受信するインター
    フェース手段（命令キャッシュ２０またはＣＭＡ１
    ４）；（外部ピン，内部バス） データ処理命令を解読して複数の制御信号を設けるシー
    ケンサであって、インターフェース手段に結合されてデ
    ータ処理命令を受信するシーケンサ；（マイクロシーケ
    ンサ） 複数の制御信号に応答してデータ処理動作を実行する命
    令実行手段（ＡＬＵ３０４，制御回路３０８またはＡＬ
    Ｕ１１９，制御回路構成１１５）であって、データ処理
    動作の結果を設け、シーケンサに結合されて複数の制御
    信号を受信する命令実行手段；（スケーラ・エンジン，
    ベクタ・エンジン） オーバーフロー値（ＳＶビット２１４またはＶＶビット
    １０６）を記憶する第１記憶回路（ＳＰＣＲ２０８また
    はＶＰＣＲ１０２の１ビット）であって、オーバーフロ
    ー値は結果がデータ値の範囲のある値でないときにアサ
    ートされ、結果がデータ値の範囲のある値であるときに
    ネゲートされる第１記憶回路；および第１記憶回路に結
    合されてオーバーフロー値を受信し、命令実行手段に結
    合されて結果を受信する第１修正回路（ベクタ１１８ま
    たはスケーラ３０６）であって、オーバーフロー値がア
    サートされると結果を修正して所定の値に等しくなるよ
    うにする第１修正回路；によって構成されることを特徴
    とするデータ・プロセッサ（１０）。（図７８，図８
    ０，図８２） 【請求項３２４】 オーバーフロー方向値（ＳＤビット
    ２１６またはＶＤビット１０８）を記憶する第２記憶回
    路（ＳＰＣＲ２０８またはＶＰＣＲ１０２の１ビット）
    であって、結果が最大値よりも大きいときにはオーバー
    フロー方向値はアサートされ、結果が最小値よりも小さ
    いときにはオーバーフロー方向値がネゲートされる第２
    記憶回路；によってさらに構成される請求項３２３記載
    のデータ・プロセッサ。（図５４，表２．２９，図７
    ４，表２．３１） 【請求項３２５】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がアサートされるときは、所定の
    値は正の値が最も大きくなる値である請求項３２４記載
    の方法。（図１７００−２，セクション２．５．９，表
    ２．２９，表２．３１） 【請求項３２６】 オーバーフロー値がアサートされ、
    オーバーフロー方向値がネゲートされるときは、所定の
    値は負の値が最も大きくなる値および０のいずれか一方
    である請求項３２４記載の方法。（図１７００−２，セ
    クション２．５．９，表２．２９，表２．３１） 【請求項３２７】 信号制御値（ＳＳＧＮビット１７４
    またはＶＳＧＮビット１７６）を記憶する第３記憶回路
    （ＡＣＲ１７２の１ビット）であって、結果が２の補数
    である符号つきのデータ値であるときには符号制御値が
    アサートされ、結果が符号なしのデータ値であるときに
    は符号制御値がネゲートされる第３記憶回路；によって
    さらに構成される請求項３２３記載のデータ・プロセッ
    サ。（ＡＣＲ；図２２，表２．７） 【請求項３２８】 符号制御値がアサートされ、オーバ
    ーフロー値がアサートされ、オーバーフロー方向値がア
    サートされるときは、所定の値は正の値が最も大きくな
    る値である請求項３２７記載の方法。（図１７００−
    ２，セクション２．５．９，表２．２９，表２．３１） 【請求項３２９】 符号制御値がネゲートされ、オーバ
    ーフロー値がアサートされ、オーバーフロー方向値がネ
    ゲートされるときは、所定の値は負の値が最も大きくな
    る符号つきの数である請求項３２７記載の方法。（図１
    ７００−２，セクション２．５．９，表２．２９，表
    ２．３１） 【請求項３３０】 符号制御値がネゲートされ、オーバ
    ーフロー値がアサートされ、オーバーフロー方向値がア
    サートされるときは、所定の値は正の値が最も大きくな
    る符号なしの数である請求項３２７記載の方法。（図１
    ７００−２，セクション２．５．９，表２．２９，表
    ２．３１） 【請求項３３１】 符号制御値がネゲートされ、オーバ
    ーフロー値がアサートされ、オーバーフロー方向値がネ
    ゲートされるときは、所定の値は０に等しくなる請求項
    ３２７記載の方法。（図１７００−２，セクション２．
    ５．９，表２．２９，表２．３１） 【請求項３３２】 データ処理命令のオペランドが、ス
    ケーラ・データ値とベクタ・データ値の一部とのいずれ
    か一方である請求項３２４記載の方法。（表２．４４，
    表２．５１） ( 請求項３３３ないし３７２は開示SC1707A ：ベクタ要
    素を集合する並行計算メカニズムに対応する。−−図１
    ７０７−１ないし図１７０７−５，セクション２．５．
    １２．２，表２．４６参照） 【請求項３３３】 複数の処理要素（１６）を有するデ
    ータ・プロセッサ（１０）内でデータ処理命令を実行す
    る方法であって：データ処理命令を受信する段階；（DA
    DD, DMIN, DMAX, DSROT ） データ処理命令に応答して下向きシフト値（＃Ｓ）にア
    クセスする段階；（DADD #S, VO ） 複数の処理要素（１６）の第１部分から第１データ値に
    選択的にアクセスする段階であって、複数の処理要素
    （１６）の第１部分は下向きシフト値に応答して決定さ
    れる段階；第１データ値を複数の処理要素（１６）の第
    ２部分のそれぞれに転送する段階であって、複数の処理
    要素（１６）の第２部分は下向きシフト値に応答して決
    定される段階；［従来技術との差は、従来技術が第１デ
    ータ値を１つのＰＥに転送するだけなのに対して、本発
    明は第１データ値を２**Ｎ個のＰＥ（たとえば１，２，
    ４，８など）に転送することである；下向きシフト値
    は、次のいくつのＰＥが第１データ値を受け取るかを決
    める］ 複数の処理要素（１６）の第２部分のそれぞれで第１デ
    ータ値を用いてデータ処理動作を実行する段階；および
    データ処理動作の結果を複数の処理要素（１６）の第２
    部分のそれぞれに記憶する段階；によって構成されるこ
    とを特徴とする方法。（＊＊DADD命令は実現される符号
    拡張命令を有するが、将来的にそうなる。） 【請求項３３４】 データ処理動作が第１データ値と、
    複数の第２データ値のうちの１つを両方とも用いる数学
    的計算であって、複数の第２データ値のそれぞれが複数
    の処理要素のうちの対応する処理要素に記憶される請求
    項３３３記載の方法。（図１７０１−１ないし図１７０
    １−５） 【請求項３３５】 第１メモリ記憶回路から複数のイネ
    ーブル値にアクセスする段階であって、複数のイネーブ
    ル値のそれぞれが複数の処理要素の１つに対応する段
    階；（ＶＴ）および複数の処理要素の第２部分のそれぞ
    れが、選択的に複数のイネーブル値の対応する値に応答
    してデータ処理動作の結果を記憶することができるよう
    にする段階；によってさらに構成される請求項３３３記
    載の方法。（図７４，表２．３１） 【請求項３３６】 データ処理動作が、第１データ値が
    複数の第２データ値の１つと合計される加算動作であっ
    て、複数の第２データ値のそれぞれは複数の処理要素の
    うちの対応する処理要素に記憶される請求項３３３記載
    の方法。（図１７０７−１ないし図１７０７−５；DADD
    命令は、これらの命令がＡＥに追加された場合に符号拡
    張を決定するために用いられる） 【請求項３３７】 第２メモリ記憶回路（ＶＰＣＲ１０
    ２の１ビット）から第１拡張ビット（ＶＸ０ビット１０
    ４）にアクセスして、第１拡張ビットがステータス情報
    値を設ける段階；（キャリー） 加算動作の実行中に第１拡張ビットを用いる段階；およ
    び第１拡張ビットを選択的に修正して加算動作の結果に
    対応する修正されたステータス情報値を記憶する段階；
    によってさらに構成される請求項３３６記載の方法。
    （表２．６４，表２．５３） 【請求項３３８】 修正されたステータス情報値が、加
    算動作の実行中にキャリー値がいつ生成されるかを示す
    請求項３３７記載の方法。（表２．６４，表２．５３） 【請求項３３９】 データ処理命令が予備命令および非
    予備命令のいずれか一方であり：予備命令は加算動作の
    結果に応答して第１拡張ビットを修正し；非予備命令は
    第１拡張ビットを修正してデフォルト状態にする；請求
    項３３７記載の方法。（表２．６４，表２．５３） 【請求項３４０】 非予備命令（dadd）が飽和命令であ
    り、予備命令（daddp ）が不飽和命令であって：結果に
    対応するオーバーフロー値がアサート状態であって、デ
    ータ処理命令が非予備命令であるときに、加算動作の結
    果が上位境界および下位境界のいずれか一方と置き換え
    られる；および結果に対応するオーバーフロー値がアサ
    ート状態であって、データ処理命令が予備命令であると
    きに、加算動作の結果が置き換えられない；請求項３３
    ９記載の方法。（表２．６４，表２．５３，表２．４４
    −−「dadd」および「daddp 」のみに言及） 【請求項３４１】 データ処理命令が非予備命令である
    ときに、第１拡張ビットをネゲートする段階；およびデ
    ータ処理命令が予備命令であるときに、データ処理命令
    の実行に応答して第１拡張ビットを選択的に修正する段
    階；によってさらに構成される請求項３４０記載の方
    法。（表２．６４，表２．５３，表２．４４−−「dad
    d」および「daddp 」のみに言及） 【請求項３４２】 データ処理命令が非予備命令である
    ときに、データ処理命令がネモニック形式の「dadd」を
    有し、データ処理命令が予備命令であるときにデータ処
    理命令がネモニック形式の「daddp 」を有する請求項３
    ３９記載の方法。（表２．６４，表２．５３，表２．４
    ４−−「dadd」および「daddp 」のみに言及） 【請求項３４３】 データ処理動作が：複数の処理要素
    の第２部分のそれぞれが、第１データ値を複数の第２デ
    ータ値の１つと比較することができるようにする段階で
    あって、複数の第２データ値のそれぞれが複数の処理要
    素の第２部分のうちの対応する処理要素に記憶されてい
    る段階；および第１データ値を選択的に転送して、複数
    の処理要素の第２部分のうちの対応する処理要素に記憶
    する段階；によって構成される請求項３３３記載の方
    法。（表２．６４，表２．５８，表２．５９，表２．４
    ４−−dmin(p), dmax(p)） 【請求項３４４】 データ処理動作の結果が最大値およ
    び最小値のいずれか一方である請求項３４３記載の方
    法。（dmin, dminp, dmax, dmaxp；表２．６４，表２．
    ５８，表２．５９，表２．４４） 【請求項３４５】 記憶ロケーションから第１拡張ビッ
    ト（ＶＸ０ １０４）および第２拡張ビット（ＶＸ１
    １０５）にアクセスする段階であって、第１拡張ビット
    および第２拡張ビットがデータ処理命令の受信に先立っ
    て実行されたデータ処理動作の前回の結果を示す段階；
    複数の処理要素の第２部分のそれぞれが比較することが
    できるようにする段階の実行中に、第１拡張ビットおよ
    び第２拡張ビットを用いる段階；およびデータ処理動作
    に応答して第１拡張ビットおよび第２拡張ビットを選択
    的に修正する段階；によってさらに構成される請求項３
    ４３記載の方法。（表２．６４，表２．５８，表２．５
    ９，表２．４４） 【請求項３４６】 第１拡張ビットおよび第２拡張ビッ
    トが：第１ステータス状態では第１拡張ビットおよび第
    ２拡張ビットはデフォルト状態である；第１拡張ビット
    および第２拡張ビットが第２ステータス状態にあるとき
    には、第１拡張ビットおよび第２拡張ビットは、第２群
    のデータ値の１つが第１データ値よりも小さいことを示
    す；第１拡張ビットおよび第２拡張ビットが第３ステー
    タス状態にあるときには、第１拡張ビットおよび第２拡
    張ビットは、第２群のデータ値の１つが第１データ値よ
    りも大きいことを示す；および第１拡張ビットおよび第
    ２拡張ビットが第４ステータス状態にあるときには、第
    １拡張ビットおよび第２拡張ビットは、第２群のデータ
    値の１つが第１データ値と等しいことを示す；これらの
    複数のステータス状態を集合的に表す請求項３４５記載
    の方法。（表２．６４，表２．５８，表２．５９） 【請求項３４７】 データ処理動作が：複数の処理要素
    の第２部分のそれぞれに第１データ値を選択的に記憶す
    る段階；によって構成される請求項３３３記載の方法。
    （dsrot ；表２．４３，セクション２．５．１１．２で
    はＶｔビットはＰＥが下隣にどのような値を与えるかに
    影響を与えないと述べている；受信側ＰＥのすべてが第
    １データ値を記憶するわけではない） 【請求項３４８】 データ処理命令がネモニック形式の
    「dsrot 」を有する請求項３４７記載の方法。（表２．
    ４３，セクション２．５．１１．２） 【請求項３４９】 複数の処理要素の第３部分から第３
    データ値にアクセスする段階；および第３データ値を、
    複数の処理要素の第１部分のそれぞれに選択的に転送す
    る段階；によってさらに構成される請求項３４７記載の
    方法。（表２．４３，セクション２．５．１１．２；終
    点から始点に折り返す） 【請求項３５０】 第３データ値を与える複数の処理要
    素の第３部分の１つを示すためにレジスタが用いられる
    請求項３４９記載の方法。（ＰＥＳＲ２２０，表２．４
    ３，セクション２．５．１１．２，図２５） 【請求項３５１】 下向きシフト値がデータ処理命令の
    オペランドである請求項３３３記載の方法。（表２．４
    ４，セクション２．５．１２．２，図１７００−１ない
    し図１７００−５） 【請求項３５２】 複数の処理要素のそれぞれが処理要
    素番号に対応して、処理要素番号は複数のビット（６４
    個のＰＥには６ビットが必要）を用いる二値表現を有
    し、複数のビットの最下位ビットが０のビット位置を有
    する請求項３３３記載の方法。（表２．４４，セクショ
    ン２．５．１２．２，図１７００−１ないし図１７００
    −５） 【請求項３５３】 下向きシフト値が複数の処理要素の
    それぞれの処理要素番号の二値表現においてビット位置
    を示す請求項３５２記載の方法。（表２．４４，セクシ
    ョン２．５．１２．２，図１７００−１ないし図１７０
    ０−５） 【請求項３５４】 複数の処理要素の第１部分が、下向
    きシフト値により示されるビット位置がネゲートされる
    第１群の処理要素番号に対応する複数の処理要素のそれ
    ぞれを含み、第１の所定値が複数のより上位のビット位
    置に記憶される請求項３５３記載の方法。（表２．４
    ４，セクション２．５．１２．２，図１７００−１ない
    し図１７００−５） 【請求項３５５】 複数の処理要素の第２部分が、下向
    きシフト値により示されるビット位置がアサートされる
    第２群の処理要素番号に対応する複数の処理要素のそれ
    ぞれを含み、第２の所定値が複数のより上位のビット位
    置に記憶される請求項３５４記載の方法。（表２．４
    ４，セクション２．５．１２．２，図１７００−１ない
    し図１７００−５） 【請求項３５６】 複数の処理要素の第１部分が、下向
    きシフト値により示されるビット位置がアサートされる
    第１群の処理要素番号に対応する複数の処理要素のそれ
    ぞれを含み、第１の所定値が複数のより上位のビット位
    置に記憶される請求項３５３記載の方法。（表２．４
    ４，セクション２．５．１２．２，図１７００−１ない
    し図１７００−５） 【請求項３５７】 複数の処理要素の第２部分が、下向
    きシフト値により示されるビット位置がネゲートされる
    第２群の処理要素番号に対応する複数の処理要素のそれ
    ぞれを含み、第２の所定値が複数のより上位のビット位
    置に記憶される請求項３５６記載の方法。（表２．４
    ４，セクション２．５．１２．２，図１７００−１ない
    し図１７００−５） 手段および機能（３２の請求項の複写） 【請求項３５８】 データ処理命令を受信するインター
    フェース回路（命令キャッシュ２０またはＣＭＡ１
    ４）；（DADD, DMIN, DMAX, DSROT ） データ処理命令に応答して下向きシフト値にアクセスす
    る手段（マイクロシーケンサ２２）であって、インター
    フェース回路に結合されてデータ処理命令を受信するア
    クセス手段；（DADD #S, V0 ） 複数のデータ値を記憶する複数の処理要素（１６）；複
    数の処理要素の第１部分から第１データ値に選択的にア
    クセスする手段（制御回路構成１１５）であって、複数
    の処理要素の第１部分は下向きシフト値に応答して決定
    され、選択的アクセス手段が複数の処理要素に結合され
    る選択的アクセス手段；第１データ値を複数の処理要素
    の第２部分のそれぞれに転送する手段（ｍｕｘ３１０，
    ３１２，３１４，３１６，３１８，３２０，３２２，３
    ２４から選択された１つ）であって、複数の処理要素の
    第２部分は下向きシフト値に応答して決定され、転送手
    段が選択的アクセス手段に結合される転送手段；複数の
    処理要素の第２部分のそれぞれが第１データ値を用いて
    データ処理動作を行うことができるようにするイネーブ
    ル手段（ＡＬＵ１１９）であって、複数の処理要素に結
    合されるイネーブル手段；およびデータ処理動作の結果
    を複数の処理要素の第２部分のそれぞれに記憶する第１
    記憶回路（［ｘ］レジスタ１２８のうちの１つ）；によ
    って構成されることを特徴とするデータ・プロセッサ。
    （図７８，図８０，図１７０７−３，図１７０７−４，
    図１７０７−５） 【請求項３５９】 データ処理動作が第１データ値と、
    複数の第２データ値のうちの１つとを両方とも用いる数
    学的計算であって、複数の第２データ値のそれぞれが複
    数の処理要素のうちの対応する処理要素に記憶される請
    求項３５８記載のデータ・プロセッサ。（図１７０７−
    １ないし図１７０７−５） 【請求項３６０】 複数のイネーブル値（Ｖｔビット１
    １０）を記憶する第２記憶回路（ＶＰＣＲ１０２の１ビ
    ット）であって、複数のイネーブル値のそれぞれが複数
    の処理要素の１つに対応し、複数のイネーブル値のそれ
    ぞれは、複数の処理要素の第２部分のそれぞれが複数の
    イネーブル値のうちの対応する１つの値に応答してデー
    タ処理動作の結果を記憶することができるようにする第
    ２記憶回路；によってさらに構成される請求項３５８記
    載のデータ・プロセッサ。（図７４，表２．３１） 【請求項３６１】 データ処理動作が、第１データ値が
    複数の第２データ値の１つと合計される加算動作であっ
    て、複数の第２データ値のそれぞれは複数の処理要素の
    うちの対応する処理要素に記憶される請求項３５８記載
    の方法。（図１７０７−１ないし図１７０７−５） 【請求項３６２】 第１拡張ビット（ＶＸ０ビット１０
    ４）を記憶する第３メモリ記憶回路（ＶＰＣＲ１０２の
    １ビット）であって、第１拡張ビットがステータス情報
    値を設ける第３メモリ記憶回路；（キャリー） 第２拡張ビットを記憶する第４メモリ記憶回路であっ
    て、第２拡張ビットが複数の処理要素の第１部分のそれ
    ぞれの第１データ値に対応する符号値を設ける第４メモ
    リ記憶回路；および第１拡張ビットを選択的に修正して
    加算動作の結果に対応する修正されたステータス情報値
    を記憶する修正手段（１１８）であって、修正手段は第
    ２拡張ビットを選択的に修正して第１データ値の符号値
    に対応する修正された符号値を記憶する修正手段；によ
    ってさらに構成される請求項３６１記載のデータ・プロ
    セッサ。（図１−６４，表２．３１，図８０） 【請求項３６３】 修正されたステータス情報値が、加
    算動作の実行中にキャリー値がいつ生成されるかを示す
    請求項３６２記載のデータ・プロセッサ。（表２．６
    ４，表２．５３） 【請求項３６４】 データ処理命令が予備命令および非
    予備命令のいずれか一方であり：予備命令は加算動作の
    結果に応答して第１拡張ビットおよび第２拡張ビットの
    それぞれを修正し；非予備命令は第１拡張ビットおよび
    第２拡張ビットのそれぞれを修正してデフォルト状態に
    する；請求項３６２記載の方法。（表２．６４，表２．
    ５３） 【請求項３６５】 データ処理動作の結果が最大値およ
    び最小値のいずれか一方である請求項３５８記載のデー
    タ・プロセッサ。（dmin, dminp, dmax, dmaxp） 【請求項３６６】 第１拡張ビットおよび第２拡張ビッ
    ト（ＶＸ１ビット１０５）を記憶する記憶ロケーション
    （ＶＰＣＲ１０２）であって、第１拡張ビットおよび第
    ２拡張ビットは、データ処理命令の受信に先立って実行
    されたデータ処理動作の前回の結果を示し、第１拡張ビ
    ットおよび第２拡張ビットがデータ処理動作実行中に用
    いられる記憶ロケーション；によってさらに構成される
    請求項３５８記載のデータ・プロセッサ。（図７４，表
    ２．３１，表２．６４，表２．５８，表２．５９，表
    ２．４４） 【請求項３６７】 データ処理動作に応答して第１拡張
    ビットおよび第２拡張ビットを選択的に修正する修正手
    段（１１８）；によってさらに構成される請求項３６６
    記載のデータ・プロセッサ。（図８０，表２．３１，表
    ２．６４，表２．５８，表２．５９，表２．４４） 【請求項３６８】 データ処理動作の実行中に、第１デ
    ータ値が複数の処理要素の第２部分のそれぞれにコピー
    される請求項３５８記載のデータ・プロセッサ。（表
    ２．４３，セクション２．５．１１．２） 【請求項３６９】 データ処理命令がネモニック形式の
    「dsrot 」を有する請求項３６８記載のデータ・プロセ
    ッサ。（表２．４３，セクション２．５．１１．２） 【請求項３７０】 選択的アクセス手段が、複数の処理
    要素の第３部分から第３データ値にアクセスして、転送
    手段が第３データ値を複数の処理要素の第１部分のそれ
    ぞれに転送する請求項３６８記載のデータ・プロセッ
    サ。（表２．４３，セクション２．５．１１．２） 【請求項３７１】 第３データ値を設ける複数の処理要
    素の第３部分の１つを示すレジスタ；によってさらに構
    成される請求項３７０記載のデータ・プロセッサ。（Ｐ
    ＥＳＲ２２０；図２５） 【請求項３７２】 下向きシフト値がデータ処理命令の
    オペランドである請求項３５８記載のデータ・プロセッ
    サ。 （請求項３７３ないし４１２はSC-01739A ：ＳＩＭＤア
    ーキテクチャにおける命令の多重レベル条件付き実行に
    対応する。） ＊セクション３．５．２．２：ＶｔおよびＶｈビットに
    より影響を受ける命令 ＊セクション５．５．１：例 ＊セクション２．５．１８および２．５．１９：ｖｉｆ
    ／ｅｌｓｅの説明および状態図 ＊セクション２．３．３５〜２．３．３７：Ｖｔおよび
    Ｖｈビットの定義 （請求項３７３はELSE命令を請求する方法クレームであ
    る。） 【請求項３７３】 データ・プロセッサ（１０）内で命
    令を実行する方法であって： 第１命令を受信する段階；（マイクロシーケンサ２２） 第１命令を解読（１９）して、第１群の制御信号（信号
    ２３の一部）を設ける段階；複数の制御信号の第１部分
    に応答して複数の処理要素（１６）のうちイネーブルに
    なった処理要素からイネーブル値（Ｖｔビット１１０）
    にアクセスして、イネーブル値により、複数の処理要素
    のうちのイネーブルになった処理要素が選択的に命令の
    実行に関与することができるようになる段階；複数の制
    御信号の第２部分に応答して複数の処理要素のうちのイ
    ネーブルになった処理要素から履歴値（ＶＨビット１１
    ２）にアクセスする段階；および履歴値の論理状態に応
    答してイネーブル値を選択的に修正する（１１５，１１
    ８，１０２）段階；によって構成されることを特徴とす
    る方法。（図７５，図７２，図７７，図８７，表２．３
    ２，表２．４８） 【請求項３７４】 複数の制御信号の第１部分に応答し
    て複数の処理要素のイネーブルになった部分のそれぞれ
    から複数のイネーブル値にアクセスする段階であって、
    複数のイネーブル値のそれぞれによって、複数の処理要
    素のうち対応する処理要素が選択的に命令の実行に関与
    することができるようになる段階；（ＶＴビット） 複数の制御信号の第２部分に応答して複数の処理要素の
    イネーブルになった部分のそれぞれから複数の履歴値に
    アクセスして、複数の履歴値のそれぞれが複数の処理要
    素のイネーブルになった部分の１つに対応する段階；
    （ＶＨビット）および複数の履歴値のうちの対応する値
    の論理状態に応答して複数のイネーブル値のそれぞれを
    選択的に修正する段階；によってさらに構成される請求
    項３７３記載の方法。（図７５，図７２，図７７，表
    ２．３２） 【請求項３７５】 第１命令がネモニック形式の「vels
    e 」を有する請求項３７３記載の方法。（セクション
    ２．５．１８および２．５．１９，表２．４７） 【請求項３７６】 選択的に修正する段階が：複数の履
    歴値のうちの対応する１つの値が第１論理状態にあると
    きに複数のイネーブル値の第１値を補足する段階；およ
    び（ＶＨ＝０のときＶＴは１から０へ、０から１に変化
    する，移行４，５，７，８） 複数の履歴値のうちの対応する１つの値が第２論理状態
    にあるときに複数のイネーブル値の第１値をネゲートす
    る段階；（ＶＨ＝１のときＶＴ＝０，移行６）によって
    さらに構成される請求項３７３記載の方法。（表２．４
    ８，図８５） 【請求項３７７】 複数のイネーブル値のうち対応する
    １つの値がアサートされた論理状態にあるときに複数の
    履歴値の第１値をアサートする段階；（現在の状態：Ｖ
    Ｔ＝１，ＶＨ＝０，次の状態：ＶＴ＝０，ＶＨ＝１−−
    移行７）によってさらに構成される請求項３７３記載の
    方法。（表２．４８，図８５） 【請求項３７８】 複数のイネーブル値のうち対応する
    値がアサートされた論理状態であって、前回実行された
    命令の条件が満たされたことを示す請求項３７７記載の
    方法。（表２．４８，図８５） 【請求項３７９】 複数のイネーブル値のうち対応する
    値がネゲートされた論理状態であって、前回実行された
    命令の条件が満たされていないことを示す請求項３７７
    記載の方法。（表２．４８，図８５） 【請求項３８０】 第１命令が第２命令の実行の後で実
    行される方法であって、第２命令を実行する方法が： 第２命令を受信する段階；（ＶＩＦ） 第２命令を解読して、第２群の制御信号を設ける段階；
    第２群の制御信号の第１部分に応答して処理要素からイ
    ネーブル値にアクセスする段階；イネーブル値がアサー
    ト状態にあるときに、処理要素が選択的に第２命令の実
    行に関与することができるようにする段階；複数の制御
    信号の第２部分に応答して比較動作を実行し、処理要素
    が関与することができるときには比較動作の実行中に処
    理要素が用いられる段階；および処理要素が関与するこ
    とができるときに、処理要素に対応するイネーブル値を
    選択的にネゲートし、比較動作の条件が満たされていな
    い場合はイネーブル値がネゲートされる段階；によって
    構成される請求項３７３記載の方法。（表２．４８，図
    ８５） 【請求項３８１】 第２群の制御信号の第１部分に応答
    して複数の処理要素のそれぞれから複数のイネーブル値
    にアクセスする段階；複数の処理要素の部分が選択的に
    第２命令の実行に関与することができるようにする段階
    であって、複数の処理要素の部分のそれぞれがアサート
    状態のイネーブル値を有する段階；複数の制御信号の第
    ２部分に応答して比較動作を実行し、複数の処理要素の
    第２部分が比較動作の実行中に用いられる段階；および
    比較動作の条件が満たされていない場合は、複数の処理
    要素の部分に対応する複数のイネーブル値の部分のそれ
    ぞれを選択的にネゲートする段階；によってさらに構成
    される請求項３８０記載の方法。（表２．４８，図８
    ５） 【請求項３８２】 第３命令を受信する段階；（ENDIF
    ） 第３命令を解読して第３群の制御信号を設ける段階；複
    数のイネーブル値のそれぞれをアサートする段階；およ
    び複数の履歴値のそれぞれをネゲートする段階；によっ
    てさらに構成される請求項３７３記載の方法。（表２．
    ４８，図８５） 【請求項３８３】 第３命令がネモニック形式の「vend
    if」を有する請求項３８２記載の方法。（表２．４８，
    図８５） 【請求項３８４】 第２命令がネモニック形式の「vif
    」を有する１組の命令の１つである請求項３８２記載
    の方法。（表２．４７） （請求項３８５は、ELSE命令と履歴ビットの概念とを実
    現するデータ・プロセッサを説明する。） 【請求項３８５】 第１命令を記憶する記憶手段（２０
    またはポート論理１７）；（命令はどのようにデコーダ
    に到達するか） 第１命令を解読して第１群の制御値（２３）を設ける命
    令解読手段（１９）であって、記憶手段に結合されて第
    １命令を受信する命令解読手段；（マイクロシーケン
    サ） デジタル・データ値を記憶する処理要素（１６）；（Ｐ
    Ｅ） イネーブル値を記憶する第１記憶回路（Ｖｔビット１１
    ０）であって、イネーブル値は処理要素に対応し、処理
    要素が選択的に命令の実行に関与することができるよう
    にする第１記憶回路；（ＶＴビット） 履歴値を記憶する第２記憶回路（Ｖｈビット１１２）で
    あって、履歴値は処理要素に対応し、履歴値がイネーブ
    ル値を選択的に修正するために用いられる第２記憶回
    路；および（ＶＨビット） 履歴値の論理状態に応答してイネーブル値を選択的に修
    正する修正回路（１１８）であって、第１記憶回路およ
    び第２記憶回路に結合されている修正回路；によって構
    成されることを特徴とするデータ・プロセッサ。（図７
    ５，図７２，図７７，表２．３２） 【請求項３８６】 複数のデジタル・データ値を記憶す
    る複数の処理要素（１６）；によってさらに構成される
    請求項３８５記載のデータ・プロセッサ。（ＰＥ，図７
    ５） 【請求項３８７】 第１記憶回路が複数のイネーブル値
    を記憶し、複数のイネーブル値のそれぞれが複数の処理
    要素の１つに対応し、複数のイネーブル値のそれぞれが
    複数の処理要素のうちの対応する１つの処理要素を選択
    的に命令の実行に関与することができるようにする請求
    項３８６記載のデータ・プロセッサ。（ＶＴビット（１
    １０）；図７２，表２．３２） 【請求項３８８】 第２記憶回路が複数の履歴値を記憶
    し、複数の履歴値のそれぞれが複数の処理要素の１つに
    対応し、複数の履歴値のそれぞれが複数のイネーブル値
    のうちの対応する１つの値を選択的に修正するために用
    いられる請求項３８７記載のデータ・プロセッサ。（Ｖ
    Ｈビット（１１２）；図７２，表２．３２） 【請求項３８９】 複数の履歴値のうちの対応する１つ
    の履歴値の論路状態に応答して、修正回路（１１８）が
    複数のイネーブル値のそれぞれを選択的に修正する請求
    項３８８記載のデータ・プロセッサ。（図７７） 【請求項３９０】 第１命令がIF, ELSEプログラミング
    構造のELSE部分を実行するために用いられる請求項３８
    ９記載のデータ・プロセッサ。（追加本文，表３．１
    ３，表３．１４） 【請求項３９１】 複数の履歴ビットのうち対応する１
    つのビットが第１論理状態にあるときに、修正回路が複
    数のイネーブル値の第１値を補足し、複数の履歴値のう
    ち対応する１つの値が第２論理状態にあるときに修正回
    路が複数のイネーブル値の第１値をネゲートする請求項
    ３８９記載のデータ・プロセッサ。（表２．４８，図８
    ５） 【請求項３９２】 複数のイネーブル値のうち対応する
    １つの値がアサートされた論理状態にあるときに、複数
    の履歴値のうち第１値がアサートされる請求項３８９記
    載のデータ・プロセッサ。（表２．４８，図８５） 【請求項３９３】 第２命令が第１命令の実行に先立っ
    て実行され、第２命令は複数のデジタル・データ値の第
    １値と複数のデジタル・データ値の第２値とを比較し
    て、所定の条件をテストする請求項３８９記載のデータ
    ・プロセッサ。（VIF ；表２．４８，表３．１３，表
    ３．１４） 【請求項３９４】 所定の条件が偽であるときに、第２
    命令が第１記憶回路に記憶される複数のイネーブル値の
    それぞれをネゲートする請求項３８９記載のデータ・プ
    ロセッサ。（If条件が偽，ＶＴ＝０）（表２．４８，図
    ８５） 【請求項３９５】 第３命令が第１命令の実行の後に実
    行され、第３命令は複数のイネーブル値のそれぞれをア
    サートし、複数の履歴値のそれぞれをネゲートする請求
    項３８５記載のデータ・プロセッサ。（VENDIF）（表
    ２．４８，図８５） （請求項３９６はDSKIPE命令を実行する方法を請求す
    る。） ＊セクション２．４．３．７〜２．４．５：命令タイプ
    ・テーブル ＊セクション２．５．１９．１１〜２．５．２１；命令
    が何を行うかの定義 ＊セクション５．３および５．４：命令の流れ ＊セクション５．５．１：ループの例 【請求項３９６】 データ・プロセッサ内で命令を実行
    する方法であって：オペランドを有する命令を受信する
    段階；命令を解読して複数の制御信号を設ける段階；複
    数の制御信号に応答して命令のオペランドにより示され
    る記憶ロケーションに記憶されたデータ値にアクセスす
    る段階；記憶ロケーションに記憶されるデータ値を調整
    値だけ調整して被調整値を生成する段階；記憶ロケーシ
    ョンに対応するイネーブル値をアサートし、イネーブル
    値は記憶ロケーションが選択的に命令の実行に関与する
    ことができるようにする段階；記憶ロケーションに対応
    する履歴値をネゲートし、履歴値は条件付き命令の実行
    に記憶ロケーションが前回用いられたか否かを示す段
    階；比較テストを実行して被調整データ値と所定の値と
    を比較する段階；比較テストの結果が偽であるときに、
    次の命令を実行する段階；および比較テストの結果が真
    であるときに、次の命令の実行をスキップする段階；に
    よって構成されることを特徴とする方法。（図１７３
    ９．１） 【請求項３９７】 命令がネモニック形式の「dskipe」
    を有する請求項３９６記載の方法。（図１７３９．１） 【請求項３９８】 調整値が１であり、比較テストが等
    式テストである請求項３９６記載の方法。（図１７３
    ９．１） 【請求項３９９】 所定の値が−１に等しい請求項３９
    ６記載の方法。（図１７３９．１） 【請求項４００】 データ値がデータ・プロセッサのス
    ケーラ・レジスタに記憶される請求項３９６記載の方
    法。（表２．５２） 【請求項４０１】 比較テストにより、被調整データ値
    が所定の値より小さいか、それと等しいか否かが判定さ
    れる請求項３９６記載の方法。（代替例を仕様に説明） 【請求項４０２】 調整段階が：データ値に−１の値を
    加算して被調整データ値を生成する段階；によって構成
    される請求項３９６記載の方法。（代替例を仕様に説
    明） 【請求項４０３】 データ・プロセッサでリピート（re
    peat）命令を実行する方法であって： ｉ）プログラムの第１アドレスで第１オペランドと第２
    オペランドとを有するリピート命令を受信する段階； ｉｉ）リピート命令を解読して複数の制御信号を設ける
    段階； ｉｉｉ）複数の制御信号に応答してリピート命令の第２
    オペランドによって示される記憶ロケーションに記憶さ
    れるデータ値にアクセスする段階； ｉｖ）後続の段階をあらかじめ選択された回数だけ実行
    する段階であって、あらかじめ選択された回数はリピー
    ト命令の第２オペランドにより与えられる段階； ｖ）複数の命令を順次実行する段階であって、複数の命
    令の第１命令は第２アドレスにあり、複数の命令の最後
    の命令は第３アドレスにあり、第２アドレスは第１アド
    レスに続くアドレスで、第３アドレスはリピート命令の
    第１オペランドに基づくものである段階； ｖｉ）複数の命令の最後の命令の実行中にアクセスされ
    た記憶ロケーションに対応するイネーブル値をアサート
    する段階であって、このイネーブル値は記憶ロケーショ
    ンが選択的に複数の命令の１つの命令の実行に関与する
    ことができるようにする段階；および ｖｉｉ）複数の命令の最後の命令の実行中にアクセスさ
    れた記憶ロケーションに対応する履歴値をネゲートする
    段階であって、この履歴値はその記憶ロケーションが命
    令の実行において前回用いられたか否かを示す段階；に
    よって構成されることを特徴とする方法。（repeate ：
    すべてのＶｔビットをアサートし、すべてのＶｈビット
    をクリアする，ただし最後の命令の間に用いられたＰＥ
    を除く；図１７３９．２，図８８ないし図９２） 【請求項４０４】 リピート命令がネモニック形式の
    「repeate 」を有する請求項４０３記載の方法。（表
    ２．５２） 【請求項４０５】 複数の命令の最後の命令がベクタ命
    令である場合に、複数の命令の最後の命令によって指定
    された動作をデータ・プロセッサが実行しない請求項４
    ０３記載の方法。（セクション２．５．２１〜２．５．
    ２３，図１７，図１８） 【請求項４０６】 第２オペランドがデータ・プロセッ
    サのスケーラ・レジスタに記憶される請求項４０３記載
    の方法。（セクション２．５．１９．９〜２．５．１
    ９．１１，表２．５１） 【請求項４０７】 第１オペランドが、プログラム・カ
    ウンタ値に加算されるオフセット値である請求項４０３
    記載の方法。（図１７３９．２） 【請求項４０８】 第３アドレスに続く第４アドレスで
    次の命令を実行する段階；によってさらに構成される請
    求項４０３記載の方法。（図１７３９．２） 【請求項４０９】 第１オペランドがリピート命令のフ
    ィールドとして指定される請求項４０３記載の方法。
    （表２．５２） 【請求項４１０】 第２オペランドが０の値に等しいと
    きには、ステップｉｖ）ないしｖｉｉ）は実行されない
    請求項４０３記載の方法。（図１７３９．２） 【請求項４１１】 複数の命令の最後の命令であるステ
    ップｖｉ）およびｖｉｉ）がすべて並行に実行される請
    求項４０３記載の方法。 【請求項４１２】 リピート命令の実行中にステータス
    値をアサートする段階；によってさらに構成される請求
    項４０３記載の方法。（MCR 内のRELF, RPLF）
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