JPH052985A - 機能性電子放出素子およびその製造方法 - Google Patents
機能性電子放出素子およびその製造方法Info
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- JPH052985A JPH052985A JP91310491A JP31049191A JPH052985A JP H052985 A JPH052985 A JP H052985A JP 91310491 A JP91310491 A JP 91310491A JP 31049191 A JP31049191 A JP 31049191A JP H052985 A JPH052985 A JP H052985A
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Abstract
(57)【要約】
【目的】 電子の電界放出現象を利用し、信号の増幅、
変調あるいはスイッチング等の機能を持つ三端子デバイ
スに関するもので、電子放出量を増やし、容易に製造す
ることができ、歩留まりと信頼性を向上させる。 【構成】 基板１の上に少なくとも一部分の幅が徐々に
変わる楔状部を有するエミッタ部２を形成し、前記エミ
ッタ部２に対応し、前記エミッタ部２と電気的に絶縁さ
れて前記基板１上に直接的又は間接的に形成されたゲー
ト部４と、前記エミッタ部２に対応し、前記ゲート部４
及び前記エミッタ部２と電気的に絶縁されて前記基板１
上に直接的又は間接的に形成されたコレクタ部５を備え
たもので、エミッタ部２として仕事関数の低い材料を用
いることにより、動作電圧を下げることができると共に
電子放出量を増やすことができ、また容易に再現性よく
製造することができた。
変調あるいはスイッチング等の機能を持つ三端子デバイ
スに関するもので、電子放出量を増やし、容易に製造す
ることができ、歩留まりと信頼性を向上させる。 【構成】 基板１の上に少なくとも一部分の幅が徐々に
変わる楔状部を有するエミッタ部２を形成し、前記エミ
ッタ部２に対応し、前記エミッタ部２と電気的に絶縁さ
れて前記基板１上に直接的又は間接的に形成されたゲー
ト部４と、前記エミッタ部２に対応し、前記ゲート部４
及び前記エミッタ部２と電気的に絶縁されて前記基板１
上に直接的又は間接的に形成されたコレクタ部５を備え
たもので、エミッタ部２として仕事関数の低い材料を用
いることにより、動作電圧を下げることができると共に
電子放出量を増やすことができ、また容易に再現性よく
製造することができた。
Description
【０００１】
【産業上の利用分野】本発明は、電子の電界放出現象を
利用し、信号の増幅、変調、あるいはスイッチング等の
機能を持つ三端子デバイスとして用いる機能性電子放出
素子に関するものである。
利用し、信号の増幅、変調、あるいはスイッチング等の
機能を持つ三端子デバイスとして用いる機能性電子放出
素子に関するものである。
【０００２】
【従来の技術】最近、微細加工技術の進展に伴い、微小
な電子放出素子、いわゆる冷陰極に関する研究開発が活
発になってきており、幾つかあるタイプの中で、電界放
出型の電子放出素子が種々の長所を有することから注目
されている。電界放出型の電子放出素子においては、電
子を放出させるために、エミッタの先端の曲率を数百nm
以下となるように針状加工し、このエミッタ先端に１０
7Ｖ／cm程度の強電界を集中させることにより、電子放
出を行わせるようになっている。
な電子放出素子、いわゆる冷陰極に関する研究開発が活
発になってきており、幾つかあるタイプの中で、電界放
出型の電子放出素子が種々の長所を有することから注目
されている。電界放出型の電子放出素子においては、電
子を放出させるために、エミッタの先端の曲率を数百nm
以下となるように針状加工し、このエミッタ先端に１０
7Ｖ／cm程度の強電界を集中させることにより、電子放
出を行わせるようになっている。
【０００３】上述の微小な電子放出素子を用いた新たな
デバイスとして、ＩＥＤＭ８６、３３．１、７７６頁に
示されている構成の電界放出型の真空トランジスタが提
案されている。その構成について図１１に示す断面図を
参照しながら説明する。
デバイスとして、ＩＥＤＭ８６、３３．１、７７６頁に
示されている構成の電界放出型の真空トランジスタが提
案されている。その構成について図１１に示す断面図を
参照しながら説明する。
【０００４】図１１において、基板１００としてＳｉが
用いられ、この基板１００が加工されて電子放出部であ
る円錐状のエミッタ１０１が形成されている。基板１０
０の上にエミッタ１０１の外方でＳｉＯ2から成る絶縁
層１０２が形成され、絶縁層１０２の上にエミッタ１０
１に対し、順次所定の間隔をおいてゲート１０３とコレ
クタ１０４が形成されている。そして、エミッタ１００
とゲート１０３に信号入力部１０５とバイアス電源１０
６が接続され、エミッタ１０１とコレクタ１０４に負荷
抵抗１０７とコレクタ電源１０８が接続されている。
用いられ、この基板１００が加工されて電子放出部であ
る円錐状のエミッタ１０１が形成されている。基板１０
０の上にエミッタ１０１の外方でＳｉＯ2から成る絶縁
層１０２が形成され、絶縁層１０２の上にエミッタ１０
１に対し、順次所定の間隔をおいてゲート１０３とコレ
クタ１０４が形成されている。そして、エミッタ１００
とゲート１０３に信号入力部１０５とバイアス電源１０
６が接続され、エミッタ１０１とコレクタ１０４に負荷
抵抗１０７とコレクタ電源１０８が接続されている。
【０００５】以上のような構成において、バイアス電源
１０６によってゲート１０３とエミッタ１０１の間に適
当なバイアス電圧を印加しておき、信号入力部１０５の
電圧を変化させると、ゲート１０３とエミッタ１０１の
間の電圧がバイアス電圧と入力信号電圧との和となり、
エミッタ１０１からその合成電圧に応じて電子１１１を
放出させることができる。このとき、コレクタ電源１０
８に充分な電圧を印加しておくことにより、真空中に放
出された電子１１１をコレクタ１０４に取り込むことが
でき、その結果、抵抗１０７に電源が流れ、端子１０９
と１１０の間に電圧変化が生じる。すなわち、信号入力
部１０５の電圧変化に応じてコレクタ１０４の出力端子
１１０の電圧を変化させることができ、一種のトランジ
スタ動作、あるいはスイッチング動作を可能とする。そ
して、通常のトランジスタにおいては固体中を電子が走
行するのに対し、この電子放出素子においては電子が真
空中を走行するため、高速動作が可能となる。
１０６によってゲート１０３とエミッタ１０１の間に適
当なバイアス電圧を印加しておき、信号入力部１０５の
電圧を変化させると、ゲート１０３とエミッタ１０１の
間の電圧がバイアス電圧と入力信号電圧との和となり、
エミッタ１０１からその合成電圧に応じて電子１１１を
放出させることができる。このとき、コレクタ電源１０
８に充分な電圧を印加しておくことにより、真空中に放
出された電子１１１をコレクタ１０４に取り込むことが
でき、その結果、抵抗１０７に電源が流れ、端子１０９
と１１０の間に電圧変化が生じる。すなわち、信号入力
部１０５の電圧変化に応じてコレクタ１０４の出力端子
１１０の電圧を変化させることができ、一種のトランジ
スタ動作、あるいはスイッチング動作を可能とする。そ
して、通常のトランジスタにおいては固体中を電子が走
行するのに対し、この電子放出素子においては電子が真
空中を走行するため、高速動作が可能となる。
【０００６】また、上述の微小な電子放出素子を用いた
新たなデバイスの他の例として、第５１回応用物理学会
学術講演会予稿集、（１９９０）ｐ１２０９に示されて
いるような図１２の構成の三極素子が提案されている。
図１２において、図１２（ａ）は三極素子の平面図、図
１２（ｂ）はそのＡ−Ａ線に沿う断面図である。以下そ
の構成を図１２を用いて説明する。基板５１上に楔型の
エミッタ５２と、そのエミッタ５２の先端から所定の間
隔をおいて形成され一部円柱状に加工されたゲート５３
と、ゲート５３に対してエミッタ５２と反対側に所定の
間隔をおいて形成されたアノード５４を有し、さらにエ
ミッタ５２とゲート５３及びゲート５３とアノード５４
の間の基板５１の一部が除去されて構成である。
新たなデバイスの他の例として、第５１回応用物理学会
学術講演会予稿集、（１９９０）ｐ１２０９に示されて
いるような図１２の構成の三極素子が提案されている。
図１２において、図１２（ａ）は三極素子の平面図、図
１２（ｂ）はそのＡ−Ａ線に沿う断面図である。以下そ
の構成を図１２を用いて説明する。基板５１上に楔型の
エミッタ５２と、そのエミッタ５２の先端から所定の間
隔をおいて形成され一部円柱状に加工されたゲート５３
と、ゲート５３に対してエミッタ５２と反対側に所定の
間隔をおいて形成されたアノード５４を有し、さらにエ
ミッタ５２とゲート５３及びゲート５３とアノード５４
の間の基板５１の一部が除去されて構成である。
【０００７】次に図１３（ａ）〜（ｅ）を用いてその作
製方法を説明する。図１３（ａ）に示すように基板５１
上にタングステン（Ｗ）薄膜６２を形成し、さらにその
上にレジスト６３を所定の形状に形成する。次に図１３
（ｂ）に示すようにレジスト６３をマスクにＷ薄膜６２
をエッチングする。次に図１３（ｃ）に示すようにゲー
ト５３の一部を円柱状に加工するため再度レジスト６５
を所定の形状に形成し、その後、図１３（ｄ）に示すよ
うに再度Ｗ薄膜６２をエッチングする。このようにして
エミッタ５２、ゲート５３、及びアノード５４を形成
し、最後に図１３（ｅ）に示すように、基板の一部をエ
ッチングするものである。
製方法を説明する。図１３（ａ）に示すように基板５１
上にタングステン（Ｗ）薄膜６２を形成し、さらにその
上にレジスト６３を所定の形状に形成する。次に図１３
（ｂ）に示すようにレジスト６３をマスクにＷ薄膜６２
をエッチングする。次に図１３（ｃ）に示すようにゲー
ト５３の一部を円柱状に加工するため再度レジスト６５
を所定の形状に形成し、その後、図１３（ｄ）に示すよ
うに再度Ｗ薄膜６２をエッチングする。このようにして
エミッタ５２、ゲート５３、及びアノード５４を形成
し、最後に図１３（ｅ）に示すように、基板の一部をエ
ッチングするものである。
【０００８】次に上述のように構成された三極素子につ
いて、以下その動作について説明する。図１３におい
て、エミタ５２を負、ゲート５３を正となるように両者
の間に電圧を印加し、所定以上の電界がエミッタ５２に
印加されるとエミッタ５２から電子が放出される。そし
て、印加電圧を変化させると放出電子量を変化させるこ
とができ、アノード５４に十分な電圧を印加しておくこ
とによりエミッタ５２から放出された電子をアノード５
４に取り込むことができる。即ち、エミッタ５２とゲー
ト５３間の電圧の変化によりアノード５４に流入する電
子量を変化させることができ、一種のトランジスタ動作
あるいはスイッチング動作ができる。さらに、通常のト
ランジスタにおいては固体中を電子が走行するのに対
し、このデバイスの電子は真空中を走行するため、高速
動作が可能となる。
いて、以下その動作について説明する。図１３におい
て、エミタ５２を負、ゲート５３を正となるように両者
の間に電圧を印加し、所定以上の電界がエミッタ５２に
印加されるとエミッタ５２から電子が放出される。そし
て、印加電圧を変化させると放出電子量を変化させるこ
とができ、アノード５４に十分な電圧を印加しておくこ
とによりエミッタ５２から放出された電子をアノード５
４に取り込むことができる。即ち、エミッタ５２とゲー
ト５３間の電圧の変化によりアノード５４に流入する電
子量を変化させることができ、一種のトランジスタ動作
あるいはスイッチング動作ができる。さらに、通常のト
ランジスタにおいては固体中を電子が走行するのに対
し、このデバイスの電子は真空中を走行するため、高速
動作が可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来例のうち、前者においては、エミッタ材料として半導
体を用い、その材料特有の性質を利用して異方性エッチ
ングによりエミッタ１０１部分の加工を行っている。こ
のようにエミッタ材料が半導体であるため、金属材料に
比べて仕事関数が高くなり、電子放出量が小さくなる。
その結果、信号出力が小さくなり、真空トランジスタ素
子、あるいはスイッチング素子などのデバイスとしての
特性を十分に生かすことができないなどの問題がある。
来例のうち、前者においては、エミッタ材料として半導
体を用い、その材料特有の性質を利用して異方性エッチ
ングによりエミッタ１０１部分の加工を行っている。こ
のようにエミッタ材料が半導体であるため、金属材料に
比べて仕事関数が高くなり、電子放出量が小さくなる。
その結果、信号出力が小さくなり、真空トランジスタ素
子、あるいはスイッチング素子などのデバイスとしての
特性を十分に生かすことができないなどの問題がある。
【００１０】また、後者においては、動作電圧が高く、
また素子の作製方法において２回のレジストパターニン
グを行うので位置合わせが必要となり、高度な微細加工
技術を必要とするため、素子の再現性および特性の安定
性に関して問題があった。
また素子の作製方法において２回のレジストパターニン
グを行うので位置合わせが必要となり、高度な微細加工
技術を必要とするため、素子の再現性および特性の安定
性に関して問題があった。
【００１１】本発明は、上記のような従来技術の問題を
解決するものであり、エミッタ部として仕事関数の低い
材料を用いることにより、動作電圧を下げることができ
ると共に、電子放出量を増やすことができ、したがっ
て、信号出力の増加、Ｓ／Ｎの向上を図ることができ、
また、製造が簡単で歩留まりを向上させることができる
ようにした機能性電子放出素子と、再現性および特性の
良好な素子作成が可能な製造方法を提供することを目的
とするものである。
解決するものであり、エミッタ部として仕事関数の低い
材料を用いることにより、動作電圧を下げることができ
ると共に、電子放出量を増やすことができ、したがっ
て、信号出力の増加、Ｓ／Ｎの向上を図ることができ、
また、製造が簡単で歩留まりを向上させることができる
ようにした機能性電子放出素子と、再現性および特性の
良好な素子作成が可能な製造方法を提供することを目的
とするものである。
【００１２】
【課題を解決するための手段】上記課題を解決するため
の本発明の技術的手段は、基板と、前記基板上に形成さ
れ、少なくとも一部に前記基板と平行な少くとも１つの
楔状部を有するエミッタ部と、前記エミッタ部に対応
し、前記エミッタ部と電気的に絶縁されて前記基板上に
直接的又は間接的に形成されたゲート部と、前記エミッ
タ部に対応し、前記ゲート部及び前記エミッタ部と電気
的に絶縁されて前記基板上に直接的又は間接的に形成さ
れたコレクタ部とを備えたものである。
の本発明の技術的手段は、基板と、前記基板上に形成さ
れ、少なくとも一部に前記基板と平行な少くとも１つの
楔状部を有するエミッタ部と、前記エミッタ部に対応
し、前記エミッタ部と電気的に絶縁されて前記基板上に
直接的又は間接的に形成されたゲート部と、前記エミッ
タ部に対応し、前記ゲート部及び前記エミッタ部と電気
的に絶縁されて前記基板上に直接的又は間接的に形成さ
れたコレクタ部とを備えたものである。
【００１３】または、基板と、前記基板上に形成され、
少なくとも一部分の幅が前記基板と平行な方向で徐々に
変わる楔状部を有するエミッタ部と、前記基板上に前記
エミッタ部から所定の間隔をおいて形成された絶縁層と
前記絶縁層上で前記エミッタ部から所定の間隔をおいて
形成されたゲート部と、前記絶縁層上で前記ゲート部に
対し、前記エミッタ部と反対側で所定の間隔をおいて形
成されたコレクタ部とを備えたものである。
少なくとも一部分の幅が前記基板と平行な方向で徐々に
変わる楔状部を有するエミッタ部と、前記基板上に前記
エミッタ部から所定の間隔をおいて形成された絶縁層と
前記絶縁層上で前記エミッタ部から所定の間隔をおいて
形成されたゲート部と、前記絶縁層上で前記ゲート部に
対し、前記エミッタ部と反対側で所定の間隔をおいて形
成されたコレクタ部とを備えたものである。
【００１４】または、基板と、前記基板上に所定の形状
に形成された導電層と、前記導電層と電気的に接続され
たエミッタ部と、前記エミッタ部から所定の間隔をおい
て形成された絶縁層と、前記絶縁層上で前記エミッタ部
から所定の間隔をおいて形成されたゲート部と、前記絶
縁層上で前記ゲート部に対し、前記エミッタ部と反対側
で所定の間隔をおいて形成されたコレクタ部とを備えた
ものである。
に形成された導電層と、前記導電層と電気的に接続され
たエミッタ部と、前記エミッタ部から所定の間隔をおい
て形成された絶縁層と、前記絶縁層上で前記エミッタ部
から所定の間隔をおいて形成されたゲート部と、前記絶
縁層上で前記ゲート部に対し、前記エミッタ部と反対側
で所定の間隔をおいて形成されたコレクタ部とを備えた
ものである。
【００１５】または、前記導電層をリード端部として利
用するのに替えて基板がリード端部として利用し得るよ
うに導電性材料により形成され、前記基板上にこの基板
の所定の部分を露出させて絶縁層が設けられ、前記エミ
ッタ部が前記露出部により前記導電性基板と電気的に接
続されたものである。
用するのに替えて基板がリード端部として利用し得るよ
うに導電性材料により形成され、前記基板上にこの基板
の所定の部分を露出させて絶縁層が設けられ、前記エミ
ッタ部が前記露出部により前記導電性基板と電気的に接
続されたものである。
【００１６】または、前記リード端部を有する各技術的
手段において、エミッタ部が少なくとも一部分の幅が徐
々に変わる楔状部を有するように形成することができ
る。
手段において、エミッタ部が少なくとも一部分の幅が徐
々に変わる楔状部を有するように形成することができ
る。
【００１７】または、基板と、前記基板上に形成され、
少なくとも一部分の幅が徐々に変わる楔状部を有するエ
ミッタ部と、前記基板上に前記エミッタ部から所定の間
隔をおいて所定の形状に形成された絶縁層と、前記絶縁
層の上の所定の部分に形成されたゲート部と、前記基板
上の前記ゲート部に対し、前記エミッタ部と反対側に所
定の間隔をおいて形成されたコレクタ部とを備えたもの
である。
少なくとも一部分の幅が徐々に変わる楔状部を有するエ
ミッタ部と、前記基板上に前記エミッタ部から所定の間
隔をおいて所定の形状に形成された絶縁層と、前記絶縁
層の上の所定の部分に形成されたゲート部と、前記基板
上の前記ゲート部に対し、前記エミッタ部と反対側に所
定の間隔をおいて形成されたコレクタ部とを備えたもの
である。
【００１８】また、前記各技術手段において、入力信号
によりゲート部とエミッタ部の間の電圧を変化させ、コ
レクタ部より出力信号を得るように構成することができ
る。
によりゲート部とエミッタ部の間の電圧を変化させ、コ
レクタ部より出力信号を得るように構成することができ
る。
【００１９】そして、基板上に第１の導電層を形成し、
前記第１の導電層上に、少なくとも一部分の幅が徐々に
変わる楔状部を有し、前記楔状部から所定の間隔をおい
て所定の形状を有する被覆材を形成し、前記被覆材をマ
スクとして前記第１の導電層を被覆材よりも所定の間隔
だけ小さくエッチング加工し、前記基板及び前記被覆材
上の所定の部分に絶縁層と第２の導電層を順次形成し、
前記被覆材を除去することにより被覆材上の前記絶縁層
と前記第２の導電層を除去するようにしたものである。
前記第１の導電層上に、少なくとも一部分の幅が徐々に
変わる楔状部を有し、前記楔状部から所定の間隔をおい
て所定の形状を有する被覆材を形成し、前記被覆材をマ
スクとして前記第１の導電層を被覆材よりも所定の間隔
だけ小さくエッチング加工し、前記基板及び前記被覆材
上の所定の部分に絶縁層と第２の導電層を順次形成し、
前記被覆材を除去することにより被覆材上の前記絶縁層
と前記第２の導電層を除去するようにしたものである。
【００２０】
【作用】したがって、本発明によれば、エミッタ部とゲ
ート部の間に電圧を印加し、信号入力部より電圧を入力
することにより、その合成電圧に応じてエミッタ部から
電子を放出することができ、コレクタ部に電圧を印加し
ておくことにより、放出された電子を取り込むことがで
き、コレクタ部の出力端子の電圧を変化させることがで
きる。そして、エミッタ部を基板とは別材料により形成
することにより、エミッタ部として仕事関数の低い材料
を用いることができるので、動作電圧を下げることがで
き、かつ電子放出量を増やすことができる。また、蒸着
技術と簡単なリソグラフィー技術で簡単に作製すること
ができる。
ート部の間に電圧を印加し、信号入力部より電圧を入力
することにより、その合成電圧に応じてエミッタ部から
電子を放出することができ、コレクタ部に電圧を印加し
ておくことにより、放出された電子を取り込むことがで
き、コレクタ部の出力端子の電圧を変化させることがで
きる。そして、エミッタ部を基板とは別材料により形成
することにより、エミッタ部として仕事関数の低い材料
を用いることができるので、動作電圧を下げることがで
き、かつ電子放出量を増やすことができる。また、蒸着
技術と簡単なリソグラフィー技術で簡単に作製すること
ができる。
【００２１】また、本発明によれば、上記の構成でエミ
ッタとゲート間の間隔およびゲートとコレクタ間の間隔
を狭くすることができるため機能性電子放出素子の動作
電圧を低減化し、特性の安定性を向上させることができ
る。
ッタとゲート間の間隔およびゲートとコレクタ間の間隔
を狭くすることができるため機能性電子放出素子の動作
電圧を低減化し、特性の安定性を向上させることができ
る。
【００２２】そして、その製造方法では、製造工程にお
いてレジストパターニングが一度だけあり、セルフアラ
イメントを利用するため、容易に再現性よい機能性電子
放出素子を得ることができ、そしてエミッタとゲート間
の間隔およびゲートとアノード間の間隔をエッチングに
おけるサイドエッチング幅を利用するため、非常に制御
性の高い製造方法であり、安定な特性の素子を得ること
ができる。
いてレジストパターニングが一度だけあり、セルフアラ
イメントを利用するため、容易に再現性よい機能性電子
放出素子を得ることができ、そしてエミッタとゲート間
の間隔およびゲートとアノード間の間隔をエッチングに
おけるサイドエッチング幅を利用するため、非常に制御
性の高い製造方法であり、安定な特性の素子を得ること
ができる。
【００２３】
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００２４】図１（ａ）、（ｂ）は本発明の第１の実施
例における機能性電子放出素子を示し、図１（ａ）は平
面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図
である（図１（ａ）の平面図では理解しやすいように図
１（ｂ）に対応する各部に同方向の斜線等を付してい
る。）。
例における機能性電子放出素子を示し、図１（ａ）は平
面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿う断面図
である（図１（ａ）の平面図では理解しやすいように図
１（ｂ）に対応する各部に同方向の斜線等を付してい
る。）。
【００２５】図１（ａ）、（ｂ）に示すように、ガラ
ス、セラミックス等から成る絶縁性の基板（金属性基板
を用いてもよい。）１の上にエミッタ２が形成されてい
る。このエミッタ２はＭｏ、Ｔａ、Ｗ、ＺｒＣ、ＬａＢ
6等の仕事関数の低い材料から成り、少なくともその一
部分の幅が徐々に直線状に狭くなるように変わり、先端
２ａが尖鋭に形成されたいわゆる、楔状部を有するよう
に形成されている。基板１の上にはエミッタ２の楔状部
から所定の間隔をおいて、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ
3、Ｔａ2Ｏ5等から成る絶縁層３が形成されている。絶
縁層３の上には少なくともエミッタ２の楔状部に対し、
その外方で所定の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａ
ｌ、Ａｕ等から成るゲート４が形成されると共に、この
ゲート４に対し、エミッタ２とは反対側で所定の間隔を
おいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成るコレク
タ５が形成されている。６と７はエミッタ２とゲート４
との間に接続されたバイアス電源と信号入力部、８と９
はエミッタ２とコレクタ５との間に接続されたコレクタ
電源と抵抗、１０と１１は端子、１２はエミッタ２の先
端２ａから放出される電子である。
ス、セラミックス等から成る絶縁性の基板（金属性基板
を用いてもよい。）１の上にエミッタ２が形成されてい
る。このエミッタ２はＭｏ、Ｔａ、Ｗ、ＺｒＣ、ＬａＢ
6等の仕事関数の低い材料から成り、少なくともその一
部分の幅が徐々に直線状に狭くなるように変わり、先端
２ａが尖鋭に形成されたいわゆる、楔状部を有するよう
に形成されている。基板１の上にはエミッタ２の楔状部
から所定の間隔をおいて、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ
3、Ｔａ2Ｏ5等から成る絶縁層３が形成されている。絶
縁層３の上には少なくともエミッタ２の楔状部に対し、
その外方で所定の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａ
ｌ、Ａｕ等から成るゲート４が形成されると共に、この
ゲート４に対し、エミッタ２とは反対側で所定の間隔を
おいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成るコレク
タ５が形成されている。６と７はエミッタ２とゲート４
との間に接続されたバイアス電源と信号入力部、８と９
はエミッタ２とコレクタ５との間に接続されたコレクタ
電源と抵抗、１０と１１は端子、１２はエミッタ２の先
端２ａから放出される電子である。
【００２６】以上の構成において、以下、その動作につ
いて説明する。上記のように、例えば、エミッタ２とゲ
ート４の間にバイアス電源６と信号入力部７を接続し、
エミッタ２とコレクタ５の間にコレクタ電源８と抵抗９
を接続し、まず、バイアス電源６によりエミッタ２とゲ
ート４の間に適当なバイアス電圧を印加する。次に、信
号入力部７より適当な電圧を入力すると、エミッタ２と
ゲート４の間の電圧はバイアス電圧と入力信号電圧との
和となり、その合成電圧に応じた電界がエミッタ２にか
かる。ここで、エミッタ２の各表面での電界は、ゲート
４とエミッタ２の各表面との幾何学的位置関係により定
まる合成電界であり、シュミレーション解析の結果、楔
状のエミッタ２の電界集中部が楔状部の尖鋭な先端２ａ
に最も集中して強いことがわかっている。電子放出は合
成電圧に応じたエミッタ２各部の電界により起こること
が、この楔状のエミッタ２においては、上記のようにそ
の先端部２ａに特に電界が集中するため、ほとんどこの
エミッタ先端部２ａから電子１２を放出することができ
る。このとき、コレクタ電源８に十分な正の電圧を印加
しておくことにより、真空中に放出された電子１２をコ
レクタ５に取り込むことができ、その結果、抵抗９に電
流が流れ、端子１０と１１の間に電圧の変化が生じる。
すなわち、信号入力部７での電圧変化に応じ、コレクタ
５の出力端子１１より出力電圧の変化として出力を取り
出すことができる。そして、エミッタ２の材料として、
仕事関数の小さな材料を選ぶことができるので、その放
出電流１２を大きくする事が出来、したがって、信号出
力の増加、Ｓ／Ｎの向上を図ることができる。
いて説明する。上記のように、例えば、エミッタ２とゲ
ート４の間にバイアス電源６と信号入力部７を接続し、
エミッタ２とコレクタ５の間にコレクタ電源８と抵抗９
を接続し、まず、バイアス電源６によりエミッタ２とゲ
ート４の間に適当なバイアス電圧を印加する。次に、信
号入力部７より適当な電圧を入力すると、エミッタ２と
ゲート４の間の電圧はバイアス電圧と入力信号電圧との
和となり、その合成電圧に応じた電界がエミッタ２にか
かる。ここで、エミッタ２の各表面での電界は、ゲート
４とエミッタ２の各表面との幾何学的位置関係により定
まる合成電界であり、シュミレーション解析の結果、楔
状のエミッタ２の電界集中部が楔状部の尖鋭な先端２ａ
に最も集中して強いことがわかっている。電子放出は合
成電圧に応じたエミッタ２各部の電界により起こること
が、この楔状のエミッタ２においては、上記のようにそ
の先端部２ａに特に電界が集中するため、ほとんどこの
エミッタ先端部２ａから電子１２を放出することができ
る。このとき、コレクタ電源８に十分な正の電圧を印加
しておくことにより、真空中に放出された電子１２をコ
レクタ５に取り込むことができ、その結果、抵抗９に電
流が流れ、端子１０と１１の間に電圧の変化が生じる。
すなわち、信号入力部７での電圧変化に応じ、コレクタ
５の出力端子１１より出力電圧の変化として出力を取り
出すことができる。そして、エミッタ２の材料として、
仕事関数の小さな材料を選ぶことができるので、その放
出電流１２を大きくする事が出来、したがって、信号出
力の増加、Ｓ／Ｎの向上を図ることができる。
【００２７】次に、上記第１の実施例における機能性電
子放出素子の製造工程の一例について図２（ａ）乃至
（ｅ）に示す説明用断面図を参照しながら説明する。
子放出素子の製造工程の一例について図２（ａ）乃至
（ｅ）に示す説明用断面図を参照しながら説明する。
【００２８】まず、図２（ａ）に示すように、ガラス、
セラミックス等から成る基板１の上にスパッター蒸着、
電子ビーム蒸着等でエミッタ２となるＭｏ、Ｔａ、Ｗ、
ＺｒＣ、ＬａＢ6等のエミッタ材料層１３を膜厚３００n
m〜１μmに形成し、続いてリソグラフィー技術を用いて
エミッタ材料層１３の上に所定のパターンで膜厚１〜２
μmのレジスト１４を形成した。次に図２（ｂ）に示す
ように、エミッタ材料層１３にエッチング加工を施し、
楔状のエミッタ２を形成した。このとき、アンダーエッ
チングが起きる条件を選択することにより、エミッタ２
をその外縁部がレジスト１４より〜１μm程度小さくな
るように加工した。次に、図２（ｃ）に示すように、基
板１とレジスト１４の上からスパッター蒸着、電子ビー
ム蒸着、ＣＶＤ等の方法でＳｉＯ2、Ｓｉ3Ｎ4、Ｔａ2Ｏ
5等から成る絶縁層３とゲート４およびコレクタ５とな
るＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成る導電層１５
をそれぞれ膜厚３００nm〜１μmと２００〜５００nmに
順次形成した。次に図２（ｄ）に示すように、レジスト
１４をその上の絶縁層３と導電層１５と共にリフトオフ
した後、再び、レジスト１６を所定のパターンに形成し
た。その後、図２（ｅ）に示すように、レジスト１６を
マスクとして導電層１５をエッチングし、レジスト１６
を除去することにより、ゲート４とコレクタ５を形成し
た。図２（ｅ）において、エミッタ２は左側に尖鋭な先
端２ａを有する楔状となっている。この場合エミッタ先
端部２ａはｒ1＝０．１μm以下に、ゲート先端部１４ａ
はｒ2＝１μm以上になるように形成する。
セラミックス等から成る基板１の上にスパッター蒸着、
電子ビーム蒸着等でエミッタ２となるＭｏ、Ｔａ、Ｗ、
ＺｒＣ、ＬａＢ6等のエミッタ材料層１３を膜厚３００n
m〜１μmに形成し、続いてリソグラフィー技術を用いて
エミッタ材料層１３の上に所定のパターンで膜厚１〜２
μmのレジスト１４を形成した。次に図２（ｂ）に示す
ように、エミッタ材料層１３にエッチング加工を施し、
楔状のエミッタ２を形成した。このとき、アンダーエッ
チングが起きる条件を選択することにより、エミッタ２
をその外縁部がレジスト１４より〜１μm程度小さくな
るように加工した。次に、図２（ｃ）に示すように、基
板１とレジスト１４の上からスパッター蒸着、電子ビー
ム蒸着、ＣＶＤ等の方法でＳｉＯ2、Ｓｉ3Ｎ4、Ｔａ2Ｏ
5等から成る絶縁層３とゲート４およびコレクタ５とな
るＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成る導電層１５
をそれぞれ膜厚３００nm〜１μmと２００〜５００nmに
順次形成した。次に図２（ｄ）に示すように、レジスト
１４をその上の絶縁層３と導電層１５と共にリフトオフ
した後、再び、レジスト１６を所定のパターンに形成し
た。その後、図２（ｅ）に示すように、レジスト１６を
マスクとして導電層１５をエッチングし、レジスト１６
を除去することにより、ゲート４とコレクタ５を形成し
た。図２（ｅ）において、エミッタ２は左側に尖鋭な先
端２ａを有する楔状となっている。この場合エミッタ先
端部２ａはｒ1＝０．１μm以下に、ゲート先端部１４ａ
はｒ2＝１μm以上になるように形成する。
【００２９】そして、コレクタ５に１００〜３００Ｖの
電圧を印加しておき、エミッタ２とゲート４の間に０〜
７０Ｖの三角波電圧を印加したところ、印加電圧５０Ｖ
以上になると電子１２の放出が起こり、コレクタ５に放
出電子１２の流入が生じた。すなわち、ゲート４の電位
変化に応じ、コレクタ電流の良好な制御を行うことがで
きた。
電圧を印加しておき、エミッタ２とゲート４の間に０〜
７０Ｖの三角波電圧を印加したところ、印加電圧５０Ｖ
以上になると電子１２の放出が起こり、コレクタ５に放
出電子１２の流入が生じた。すなわち、ゲート４の電位
変化に応じ、コレクタ電流の良好な制御を行うことがで
きた。
【００３０】（実施例２）次に、本発明の第２実施例に
ついて説明する。図３（ａ）、（ｂ）は本発明の第２の
実施例における機能性電子放出素子を示し、図３（ａ）
は平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断
面図である（図３（ａ）の平面図では理解しやすいよう
に図３（ｂ）に対応する各部に同方向に斜線等を付して
いる。）。
ついて説明する。図３（ａ）、（ｂ）は本発明の第２の
実施例における機能性電子放出素子を示し、図３（ａ）
は平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿う断
面図である（図３（ａ）の平面図では理解しやすいよう
に図３（ｂ）に対応する各部に同方向に斜線等を付して
いる。）。
【００３１】図３（ａ）、（ｂ）に示すように、ガラ
ス、セラミックス等から成る基板１の上にＭｏ、Ｔａ、
Ｔｉ、Ａｌ、Ａｕ等から成る導電層１７が形成されてい
る。この導電層１７は所定の形状、例えば、外端の一隅
部から中心に延びる形状となっている。基板１の上には
導電層１７の中心部側と電気的に接続されるようにＭ
ｏ、Ｔａ、Ｗ、ＺｒＣ、ＬａＢ6等の仕事関数が低い材
料から成るエミッタ２が形成されている。このエミッタ
２は少なくともその一部の幅が徐々に直線状に狭くな
り、先端２ａが尖鋭に形成されたいわゆる、楔状部を有
するように形成されている。図示例では、中心より四方
に突出する十字状で、各突出部の幅が先端側に至るに従
い次第に狭くなるように直線状に変わり、各先端２ａが
尖鋭になる楔状に形成されている。基板１と導電層１６
の上にはエミッタ２を囲むようにこのエミッタ２に対
し、所定の間隔をおいてＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、Ｔａ2Ｏ5等から成る絶縁層３が形成され、導電層
１７の外端部はリード端部となるように露出されてい
る。絶縁層３の上にはエミッタ２の周囲でエミッタ２に
対し、所定の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａ
ｕ等から成るゲート４が形成されている。このゲート４
はその一部が導電層１７とは別方向の外端隅部に向かっ
て延長され、リード端部となっている。絶縁層３の上に
はゲート４に対し、エミッタ２とは反対側の周囲で所定
の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成
るコレクタ５が形成されている。そして、導電層１７が
エミッタ２と電気的に接続したリード電極として用いら
れるようになっている。１２はエミッタ２の先端２ａか
ら放出される放出電子である。
ス、セラミックス等から成る基板１の上にＭｏ、Ｔａ、
Ｔｉ、Ａｌ、Ａｕ等から成る導電層１７が形成されてい
る。この導電層１７は所定の形状、例えば、外端の一隅
部から中心に延びる形状となっている。基板１の上には
導電層１７の中心部側と電気的に接続されるようにＭ
ｏ、Ｔａ、Ｗ、ＺｒＣ、ＬａＢ6等の仕事関数が低い材
料から成るエミッタ２が形成されている。このエミッタ
２は少なくともその一部の幅が徐々に直線状に狭くな
り、先端２ａが尖鋭に形成されたいわゆる、楔状部を有
するように形成されている。図示例では、中心より四方
に突出する十字状で、各突出部の幅が先端側に至るに従
い次第に狭くなるように直線状に変わり、各先端２ａが
尖鋭になる楔状に形成されている。基板１と導電層１６
の上にはエミッタ２を囲むようにこのエミッタ２に対
し、所定の間隔をおいてＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、Ｔａ2Ｏ5等から成る絶縁層３が形成され、導電層
１７の外端部はリード端部となるように露出されてい
る。絶縁層３の上にはエミッタ２の周囲でエミッタ２に
対し、所定の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａ
ｕ等から成るゲート４が形成されている。このゲート４
はその一部が導電層１７とは別方向の外端隅部に向かっ
て延長され、リード端部となっている。絶縁層３の上に
はゲート４に対し、エミッタ２とは反対側の周囲で所定
の間隔をおいてＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等から成
るコレクタ５が形成されている。そして、導電層１７が
エミッタ２と電気的に接続したリード電極として用いら
れるようになっている。１２はエミッタ２の先端２ａか
ら放出される放出電子である。
【００３２】本実施例による動作については上記第１の
実施例と同様であるので、その説明を省略する。
実施例と同様であるので、その説明を省略する。
【００３３】次に、上記第２の実施例における機能性電
子放出素子の製造工程の一例について図４（ａ）乃至
（ｄ）、図５（ａ）乃至（ｄ）に示す説明用断面図を参
照しながら説明する。
子放出素子の製造工程の一例について図４（ａ）乃至
（ｄ）、図５（ａ）乃至（ｄ）に示す説明用断面図を参
照しながら説明する。
【００３４】まず、図４（ａ）に示すように、ガラス、
セラミックス等から成る基板１の上に、スパッター蒸
着、電子ビーム蒸着等でＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ
等から成る導電層１７を膜厚２００〜３００nmに形成
し、その上に所定のパターンでレジスト１８を形成し
た。次に、図４（ｂ）に示すように、レジスト１８をマ
スクとして導電層１７をエッチングし、レジスト１８を
除去した後、スパッター蒸着、電子ビーム蒸着、ＣＶＤ
等でエミッタ２となるＭｏ、Ｔａ、Ｃｒ、Ｗ、ＺｒＣ、
ＬａＢ6等から成るエミッタ材料層１９を膜厚３００nm
〜１μmに形成した。次に、図４（ｃ）に示すように、
エミッタ材料層１９の上に所定のパターンのレジスト２
０を膜厚１〜２μmに形成した。次に、図４（ｄ）に示
すように、エミッタ材料層１９をエッチングし、四方の
突出部が楔状となるエミッタ２と共に、リード端部（図
２には設けられていない）２１を形成した。このとき、
エミッタ材料層１９をオーバーエッチングすることによ
り、外縁部がレジスト２０より〜１μm程度小さくなる
ように加工した。次に、基板１、導電層１７およびレジ
スト２０の上から図５（ａ）に示すように、スパッター
蒸着、電子ビーム蒸着、ＣＶＤ等の方法でＳｉＯ2、Ｓ
ｉ3Ｎ4、Ｔａ2Ｏ5等から成る絶縁層３と、Ｍｏ、Ｔａ、
Ｃｒ、Ａｌ、Ａｕ等から成る導電層２２をそれぞれ膜厚
３００nm〜１μmと２００〜５００nmに形成した。次
に、図５（ｂ）に示すように、レジスト２０をその上の
絶縁層３および導電層２２と共にリフトオフした後、図
５（ｃ）に示すように、再び、レジスト２３を所定のパ
ターンに形成した。その後、図５（ｄ）に示すように、
レジスト２３をマスクとして導電層２２をエッチング
し、レジスト２１を除去することにより、ゲート４とコ
レクタ５を形成した。この場合、各エミッタ先端部２ａ
はｒ1＝０．１μm以下に、各ゲート先端部４ａはｒ2＝
１μm以上になるように形成する。
セラミックス等から成る基板１の上に、スパッター蒸
着、電子ビーム蒸着等でＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ
等から成る導電層１７を膜厚２００〜３００nmに形成
し、その上に所定のパターンでレジスト１８を形成し
た。次に、図４（ｂ）に示すように、レジスト１８をマ
スクとして導電層１７をエッチングし、レジスト１８を
除去した後、スパッター蒸着、電子ビーム蒸着、ＣＶＤ
等でエミッタ２となるＭｏ、Ｔａ、Ｃｒ、Ｗ、ＺｒＣ、
ＬａＢ6等から成るエミッタ材料層１９を膜厚３００nm
〜１μmに形成した。次に、図４（ｃ）に示すように、
エミッタ材料層１９の上に所定のパターンのレジスト２
０を膜厚１〜２μmに形成した。次に、図４（ｄ）に示
すように、エミッタ材料層１９をエッチングし、四方の
突出部が楔状となるエミッタ２と共に、リード端部（図
２には設けられていない）２１を形成した。このとき、
エミッタ材料層１９をオーバーエッチングすることによ
り、外縁部がレジスト２０より〜１μm程度小さくなる
ように加工した。次に、基板１、導電層１７およびレジ
スト２０の上から図５（ａ）に示すように、スパッター
蒸着、電子ビーム蒸着、ＣＶＤ等の方法でＳｉＯ2、Ｓ
ｉ3Ｎ4、Ｔａ2Ｏ5等から成る絶縁層３と、Ｍｏ、Ｔａ、
Ｃｒ、Ａｌ、Ａｕ等から成る導電層２２をそれぞれ膜厚
３００nm〜１μmと２００〜５００nmに形成した。次
に、図５（ｂ）に示すように、レジスト２０をその上の
絶縁層３および導電層２２と共にリフトオフした後、図
５（ｃ）に示すように、再び、レジスト２３を所定のパ
ターンに形成した。その後、図５（ｄ）に示すように、
レジスト２３をマスクとして導電層２２をエッチング
し、レジスト２１を除去することにより、ゲート４とコ
レクタ５を形成した。この場合、各エミッタ先端部２ａ
はｒ1＝０．１μm以下に、各ゲート先端部４ａはｒ2＝
１μm以上になるように形成する。
【００３５】この機能性電子放出素子においても、上記
第１の実施例と同様にゲート４の電位変化に応じ、容易
にコレクタ５の電流制御を行うことができた。
第１の実施例と同様にゲート４の電位変化に応じ、容易
にコレクタ５の電流制御を行うことができた。
【００３６】（実施例３）次に、本発明の第３の実施例
について説明する。
について説明する。
【００３７】図６は本発明の第３の実施例における機能
性電子放出素子を示し、図３（ｂ）と同様の断面図であ
る。
性電子放出素子を示し、図３（ｂ）と同様の断面図であ
る。
【００３８】図６に示すように、Ｍｏ、Ｔａ、Ａｌ、Ｓ
ｉ、ＧａＡｓ等から成る導電性の基板１の上にＳｉ
Ｏ2、Ｓｉ3Ｎ4、Ｔａ2Ｏ5等から成る絶縁層２４が形成
されている。この絶縁層２４は基板１の中央部の導通部
２５と外端隅部のリード端部２６を露出する形状となっ
ている。基板１の導通部２５および絶縁層２４の上には
上記第２の実施例と同様のエミッタ２が形成され、導通
部２５で基板１と電気的に接続されている。この外、絶
縁層３、ゲート４、コレクタ５等の構成および動作につ
いては上記第２の実施例と同様であるので、その説明を
省略する。
ｉ、ＧａＡｓ等から成る導電性の基板１の上にＳｉ
Ｏ2、Ｓｉ3Ｎ4、Ｔａ2Ｏ5等から成る絶縁層２４が形成
されている。この絶縁層２４は基板１の中央部の導通部
２５と外端隅部のリード端部２６を露出する形状となっ
ている。基板１の導通部２５および絶縁層２４の上には
上記第２の実施例と同様のエミッタ２が形成され、導通
部２５で基板１と電気的に接続されている。この外、絶
縁層３、ゲート４、コレクタ５等の構成および動作につ
いては上記第２の実施例と同様であるので、その説明を
省略する。
【００３９】（実施例４）次に本発明の第４の実施例に
ついて説明する。
ついて説明する。
【００４０】図７（ａ）は本発明の第４の実施例におけ
る機能性電子放出素子の平面図であり、図７（ｂ）は図
７（ａ）のＡ−Ａ線に沿う断面図である。１は基板、２
はエミッタ、３は絶縁層、４はゲート、５はコレクタ、
６はバイアス電源、７は信号入力部、８はコレクタ電
源、９は抵抗、１０及び１１は端子、１２は放出電子を
示す。
る機能性電子放出素子の平面図であり、図７（ｂ）は図
７（ａ）のＡ−Ａ線に沿う断面図である。１は基板、２
はエミッタ、３は絶縁層、４はゲート、５はコレクタ、
６はバイアス電源、７は信号入力部、８はコレクタ電
源、９は抵抗、１０及び１１は端子、１２は放出電子を
示す。
【００４１】図７（ａ）、（ｂ）に示すように、ガラ
ス、セラミック等からなる絶縁性の基板１の上にエミッ
タ２が形成されている。このエミッタ２はＭｏ、Ｔａ、
Ｗ、ＺｒＣ、ＬａＢ6等の仕事関数の低い材料からな
り、少なくともその一部の幅が徐々に狭くなるように変
わり、先端２ａが先鋭に形成されたいわゆる、楔状部を
有するように形成されている。基板１の上のエミッタ２
の楔状部から所定の間隔をおいて、ＳｉＯ2、Ｓｉ
3Ｎ4、Ａｌ2Ｏ3、Ｔａ2Ｏ5等の材料からなる絶縁層３が
形成されており、その絶縁層３の上の所定の部分にはＭ
ｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料からなるゲート４
が形成されている。さらに基板１の上の、ゲート４に対
し、エミッタ２とは反対側で所定の間隔をおいてＭｏ、
Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料からなるコレクタ５が
形成されている。６と７はエミッタ２とゲート４との間
に接続されたバイアス電源と信号入力部、８と９はエミ
ッタ２とコレクタ５との間に接続されたコレクタ電源と
抵抗、１０と１１は端子、１２はエミッタ２の先端２ａ
から放出される電子である。
ス、セラミック等からなる絶縁性の基板１の上にエミッ
タ２が形成されている。このエミッタ２はＭｏ、Ｔａ、
Ｗ、ＺｒＣ、ＬａＢ6等の仕事関数の低い材料からな
り、少なくともその一部の幅が徐々に狭くなるように変
わり、先端２ａが先鋭に形成されたいわゆる、楔状部を
有するように形成されている。基板１の上のエミッタ２
の楔状部から所定の間隔をおいて、ＳｉＯ2、Ｓｉ
3Ｎ4、Ａｌ2Ｏ3、Ｔａ2Ｏ5等の材料からなる絶縁層３が
形成されており、その絶縁層３の上の所定の部分にはＭ
ｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料からなるゲート４
が形成されている。さらに基板１の上の、ゲート４に対
し、エミッタ２とは反対側で所定の間隔をおいてＭｏ、
Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料からなるコレクタ５が
形成されている。６と７はエミッタ２とゲート４との間
に接続されたバイアス電源と信号入力部、８と９はエミ
ッタ２とコレクタ５との間に接続されたコレクタ電源と
抵抗、１０と１１は端子、１２はエミッタ２の先端２ａ
から放出される電子である。
【００４２】本実施例による動作については上記第１の
実施例と同様であるので、その説明を省略する。
実施例と同様であるので、その説明を省略する。
【００４３】（実施例５）以下本発明の第５の実施例に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００４４】図８（ａ）は本発明の第５の実施例におけ
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿う断面図
である。図９（ａ）〜（ｄ）は各製造工程の断面図であ
り、図１０は完成した段階の平面図である。１は基板、
３２は第１の導電層、３３は被覆材、３４はレジスト、
３は絶縁層、３６は第２の導電層、２はエミッタ、２ａ
はエミッタ先端、４はゲート、４ａはゲート先端部、３
９はコレクタを示す。
る機能性電子放出素子の製造工程の第一段階の平面図で
あり、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿う断面図
である。図９（ａ）〜（ｄ）は各製造工程の断面図であ
り、図１０は完成した段階の平面図である。１は基板、
３２は第１の導電層、３３は被覆材、３４はレジスト、
３は絶縁層、３６は第２の導電層、２はエミッタ、２ａ
はエミッタ先端、４はゲート、４ａはゲート先端部、３
９はコレクタを示す。
【００４５】まず、図８（ａ）およびそのＡ−Ａ線に沿
う断面図である図８（ｂ）に示すように、ガラスまたは
セラミックス等から成る基板１の上にＭｏ、Ｔａ、Ｗ、
ＺｒＣ、ＬａＢ6等の材料からなる第１の導電層３２と
被覆材３３を真空蒸着あるいはスパッタ等の方法で所定
の膜厚に形成し、続いてその上に、少なくとも一部分の
幅が徐々に変わる楔状部を有し、その楔状部から所定の
間隔をおいて所定の形状を有するフォトレジスト３４を
通常のリソグラフィ技術により形成する。上記被覆材３
３としては金属あるいは絶縁物を用いることができ、後
述のプロセスにおいて第１の導電層３２のエッチング加
工時に耐え、またこれを除去するときに他の材料を腐食
しないような材料であれば良い。次に、図９（ａ）に示
すように、フォトレジストをマスクとして被覆材３３を
エッチングし、次に図９（ｂ）に示すようにフォトレジ
ストを除去した後に、被覆材３３をマスクとして第１の
導電層３２をウェットエッチングあるいはドライエッチ
ング等の方法で加工する。その際第１の導電層３２は被
覆材３３のパターン形状に比べ、所定の長さだけ小さく
なるようにサイドエッチングし、図１０の完成段階の平
面図に示すようにエミッタ２は楔状に加工され、かつ、
所定の間隔をおいて、コレクタ３９が形成されるように
する。次に、図９（ｃ）に示すように、その上からＳｉ
Ｏ2、Ｓｉ3Ｎ 4、Ａｌ2Ｏ3、Ｔａ2Ｏ5等の材料からなる
絶縁層３とＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料から
なる第２の導電層３６を真空蒸着あるいはスパッタ等の
方法で順次形成する。次に、図９（ｄ）に示すように、
被覆材３３を除去することにより、その上の絶縁層３と
第２の導電層３６も同時に除去して、第１の導電層３２
を露出する。その時の平面図を図１０に示す。このよう
にエッチング加工により楔状となった第１の導電層３２
をエミッタ２とし、このエミッタ２と所定の間隔をおい
て形成された、絶縁層３の上の第２の導電層３６をゲー
ト４とし、このゲート４に対し、エミッタ２と反対側に
所定の間隔をおいて形成された第１の導電層３２をコレ
クタ５とする。この場合、エミッタ先端部２ａはｒ1＝
０．１μm以下に、ゲート先端部４ａはｒ2＝１μm以上
になるように形成する。
う断面図である図８（ｂ）に示すように、ガラスまたは
セラミックス等から成る基板１の上にＭｏ、Ｔａ、Ｗ、
ＺｒＣ、ＬａＢ6等の材料からなる第１の導電層３２と
被覆材３３を真空蒸着あるいはスパッタ等の方法で所定
の膜厚に形成し、続いてその上に、少なくとも一部分の
幅が徐々に変わる楔状部を有し、その楔状部から所定の
間隔をおいて所定の形状を有するフォトレジスト３４を
通常のリソグラフィ技術により形成する。上記被覆材３
３としては金属あるいは絶縁物を用いることができ、後
述のプロセスにおいて第１の導電層３２のエッチング加
工時に耐え、またこれを除去するときに他の材料を腐食
しないような材料であれば良い。次に、図９（ａ）に示
すように、フォトレジストをマスクとして被覆材３３を
エッチングし、次に図９（ｂ）に示すようにフォトレジ
ストを除去した後に、被覆材３３をマスクとして第１の
導電層３２をウェットエッチングあるいはドライエッチ
ング等の方法で加工する。その際第１の導電層３２は被
覆材３３のパターン形状に比べ、所定の長さだけ小さく
なるようにサイドエッチングし、図１０の完成段階の平
面図に示すようにエミッタ２は楔状に加工され、かつ、
所定の間隔をおいて、コレクタ３９が形成されるように
する。次に、図９（ｃ）に示すように、その上からＳｉ
Ｏ2、Ｓｉ3Ｎ 4、Ａｌ2Ｏ3、Ｔａ2Ｏ5等の材料からなる
絶縁層３とＭｏ、Ｔａ、Ｃｒ、Ａｌ、Ａｕ等の材料から
なる第２の導電層３６を真空蒸着あるいはスパッタ等の
方法で順次形成する。次に、図９（ｄ）に示すように、
被覆材３３を除去することにより、その上の絶縁層３と
第２の導電層３６も同時に除去して、第１の導電層３２
を露出する。その時の平面図を図１０に示す。このよう
にエッチング加工により楔状となった第１の導電層３２
をエミッタ２とし、このエミッタ２と所定の間隔をおい
て形成された、絶縁層３の上の第２の導電層３６をゲー
ト４とし、このゲート４に対し、エミッタ２と反対側に
所定の間隔をおいて形成された第１の導電層３２をコレ
クタ５とする。この場合、エミッタ先端部２ａはｒ1＝
０．１μm以下に、ゲート先端部４ａはｒ2＝１μm以上
になるように形成する。
【００４６】以上のように本実施例の機能性電子放出素
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するエミッタ２、ゲート４およ
びコレクタ５の位置関係がエッチングの際のサイドエッ
チング幅で制御でき、かつ、セルファライメントを利用
できるため、再現性よく製造することができ、素子の安
定性を向上させることができる。
子の製造方法によれば、レジストのパターニングが一回
なので位置合わせを必要とせず、また、機能性電子放出
素子の特性に大きく影響するエミッタ２、ゲート４およ
びコレクタ５の位置関係がエッチングの際のサイドエッ
チング幅で制御でき、かつ、セルファライメントを利用
できるため、再現性よく製造することができ、素子の安
定性を向上させることができる。
【００４７】
【発明の効果】以上説明したように本発明によれば、エ
ミッタ部とゲート部の間に電圧を印加し、信号入力部よ
り電圧を入力することにより、その合成電圧に応じてエ
ミッタ部から電子を放出することができ、コレクタ部に
電圧を印加しておくことにより、放出された電子を取り
込むことができ、コレクタ部の出力端子の電圧を変化さ
せることができる。そして、エミッタ部を基板とは別材
料により形成することにより、エミッタ部として仕事関
数の低い材料を使用することができるので、動作電圧を
下げることができ、かつ電子放出量を増やすことができ
る。したがって、コレクタ部での信号出力を大きくする
ことができ、Ｓ／Ｎを向上させることができる。また、
蒸着技術と簡単なリソグラフィー技術で簡単に作製する
ことができるので、歩留まりも良く、信頼性を向上させ
ることができる。
ミッタ部とゲート部の間に電圧を印加し、信号入力部よ
り電圧を入力することにより、その合成電圧に応じてエ
ミッタ部から電子を放出することができ、コレクタ部に
電圧を印加しておくことにより、放出された電子を取り
込むことができ、コレクタ部の出力端子の電圧を変化さ
せることができる。そして、エミッタ部を基板とは別材
料により形成することにより、エミッタ部として仕事関
数の低い材料を使用することができるので、動作電圧を
下げることができ、かつ電子放出量を増やすことができ
る。したがって、コレクタ部での信号出力を大きくする
ことができ、Ｓ／Ｎを向上させることができる。また、
蒸着技術と簡単なリソグラフィー技術で簡単に作製する
ことができるので、歩留まりも良く、信頼性を向上させ
ることができる。
【００４８】また、エミッタとゲート間の間隔およびゲ
ートとアノード間の間隔を狭くすることができるため機
能性電子放出素子の特性及びその安定性を向上させるこ
とができる。
ートとアノード間の間隔を狭くすることができるため機
能性電子放出素子の特性及びその安定性を向上させるこ
とができる。
【００４９】そして、素子の製造工程においてレジスト
パターニングが一度だけであり、セルファライメントを
利用するため、容易に再現性のよい機能性電子素子を得
ることができ、また、エミッタとゲート間の間隔および
ゲートとコレクタ間の間隔をエッチングにおけるサイド
エッチング幅を利用するため非常に制御性の高い製造方
法であり、安定な特性の素子を得ることができる。
パターニングが一度だけであり、セルファライメントを
利用するため、容易に再現性のよい機能性電子素子を得
ることができ、また、エミッタとゲート間の間隔および
ゲートとコレクタ間の間隔をエッチングにおけるサイド
エッチング幅を利用するため非常に制御性の高い製造方
法であり、安定な特性の素子を得ることができる。
【図１】（ａ） 本発明の第１の実施例における機能性
電子放出素子を示す平面図（ｂ） 図１（ａ）のＡ−Ａ
線に沿う断面図
電子放出素子を示す平面図（ｂ） 図１（ａ）のＡ−Ａ
線に沿う断面図
【図２】本発明の第１の実施例における機能性電子放出
素子の製造工程説明用の断面図
素子の製造工程説明用の断面図
【図３】（ａ） 本発明の第２の実施例における機能電
子放出素子を示す平面図（ｂ） 図３（ａ）のＢ−Ｂ線
に沿う断面図
子放出素子を示す平面図（ｂ） 図３（ａ）のＢ−Ｂ線
に沿う断面図
【図４】本発明の第２の実施例における機能性電子放出
素子の製造工程説明用の断面図
素子の製造工程説明用の断面図
【図５】本発明の第２の実施例における機能性電子放出
素子の製造工程説明用の断面図
素子の製造工程説明用の断面図
【図６】本発明第３の実施例における機能性電子放出素
子の断面図
子の断面図
【図７】（ａ） 本発明の第４の実施例における機能電
子放出素子を示す平面図（ｂ） 図７（ａ）のＡ−Ａ線
に沿う断面図
子放出素子を示す平面図（ｂ） 図７（ａ）のＡ−Ａ線
に沿う断面図
【図８】（ａ） 本発明の第５の実施例における機能性
電子放出素子の製造方法の第一段階の平面図（ｂ） 本
発明の第５の実施例における機能性電子放出素子の製造
工程説明用の断面図
電子放出素子の製造方法の第一段階の平面図（ｂ） 本
発明の第５の実施例における機能性電子放出素子の製造
工程説明用の断面図
【図９】本発明の第５の実施例における機能性電子放出
素子の製造工程説明用の断面図
素子の製造工程説明用の断面図
【図１０】本発明の第５の実施例における機能性電子放
出素子の平面図
出素子の平面図
【図１１】従来の機能性電子放出素子を示す断面図
【図１２】（ａ） 従来の機能性電子放出素子を示す平
面図（ｂ） 図１２（ａ）のＡ−Ａ線に沿う断面図
面図（ｂ） 図１２（ａ）のＡ−Ａ線に沿う断面図
【図１３】従来の機能性電子放出素子の製造工程説明用
の断面図
の断面図
１ 基板
２ エミッタ
４ ゲート
５ コレクタ
Claims (8)
- 【請求項１】 基板と、前記基板上に形成され、少なく
とも一部に、前記基板と平行な少くとも１つの楔状部を
有するエミッタ部と、前記エミッタ部に対応し、前記エ
ミッタ部と電気的に絶縁されて前記基板上に直接的又は
間接的に形成されたゲート部と、前記エミッタ部に対応
し、前記ゲート部及び前記エミッタ部と電気的に絶縁さ
れて前記基板上に直接的又は間接的に形成されたコレク
タ部とを具備した機能性電子放出素子。 - 【請求項２】 基板と、前記基板上に形成され、少なく
とも一部分の幅が前記基板と平行な方向で徐々に変わる
楔状部を有するエミッタ部と、前記基板上に前記エミッ
タ部から所定の間隔をおいて形成された絶縁層と、前記
絶縁層上で前記エミッタ部から所定の間隔をおいて形成
されたゲート部と、前記絶縁層上で前記ゲート部に対
し、前記エミッタ部と反対側で所定の間隔をおいて形成
されたコレクタ部とを具備した機能性電子放出素子。 - 【請求項３】 基板と、前記基板上に所定の形状に形成
された導電層と、前記導電層と電気的に接続されたエミ
ッタ部と、前記エミッタ部から所定の間隔をおいて形成
された絶縁層と、前記絶縁層上で前記エミッタ部から所
定の間隔をおいて形成されたゲート部と、前記絶縁層上
で前記ゲート部に対し、前記エミッタ部と反対側で所定
の間隔をおいて形成されたコレクタ部とを具備した機能
性電子放出素子。 - 【請求項４】 基板が導電性材料により形成され、前記
基板上にこの基板の所定の部分を露出させて絶縁層が設
けられ、エミッタ部が前記露出部により前記導電性基板
と電気的に接続された請求項３記載の機能性電子放出素
子。 - 【請求項５】 エミッタ部は少なくとも一部分の幅が徐
々に変わる楔状部を有する請求項３又は４記載の機能性
電子放出素子。 - 【請求項６】 基板と、前記基板上に形成され、少なく
とも一部分の幅が徐々に変わる楔状部を有するエミッタ
部と、前記基板上に前記エミッタ部から所定の間隔をお
いて所定の形状に形成された絶縁層と、前記絶縁層の上
の所定の部分に形成されたゲート部と、前記基板上の前
記ゲート部に対し、前記エミッタ部と反対側に所定の間
隔をおいて形成されたコレクタ部とを具備した機能性電
子放出素子。 - 【請求項７】 入力信号によりゲート部とエミッタ部の
間の電圧を変化させ、コレクタ部より出力信号を得る請
求項１乃至６記載の機能性電子放出素子。 - 【請求項８】 基板上に第１の導電層を形成し、前記第
１の導電層上に、少なくとも一部分の幅が徐々に変わる
楔状部を有し、前記楔状部から所定の間隔をおいて所定
の形状を有する被覆材を形成し、前記被覆材をマスクと
して前記第１の導電層を被覆材よりも所定の間隔だけ小
さくエッチング加工し、前記基板及び前記被覆材上の所
定の部分に絶縁層と、第２の導電層を順次形成し、前記
被覆材を除去することにより被覆材上の前記絶縁層と前
記第２導電層を除去する機能性電子放出素子の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31049191A JP2601085B2 (ja) | 1990-11-28 | 1991-11-26 | 機能性電子放出素子およびその製造方法 |
| DE69128702T DE69128702T2 (de) | 1990-11-28 | 1991-11-28 | Mikroelektronische Feldemissionsvorrichtung |
| EP91311052A EP0490536B1 (en) | 1990-11-28 | 1991-11-28 | Vacuum microelectronic field-emission device |
| US08/227,228 US5469015A (en) | 1990-11-28 | 1994-04-13 | Functional vacuum microelectronic field-emission device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-332411 | 1990-11-28 | ||
| JP33241190 | 1990-11-28 | ||
| JP31049191A JP2601085B2 (ja) | 1990-11-28 | 1991-11-26 | 機能性電子放出素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052985A true JPH052985A (ja) | 1993-01-08 |
| JP2601085B2 JP2601085B2 (ja) | 1997-04-16 |
Family
ID=18254671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31049191A Expired - Fee Related JP2601085B2 (ja) | 1990-11-28 | 1991-11-26 | 機能性電子放出素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601085B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229599A (ja) * | 2004-02-14 | 2005-08-25 | Samsung Sdi Co Ltd | 電界放出型の高周波増幅器 |
| US7719201B2 (en) | 2003-10-03 | 2010-05-18 | Ngk Insulators, Ltd. | Microdevice, microdevice array, amplifying circuit, memory device, analog switch, and current control unit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207027A (ja) * | 1987-02-23 | 1988-08-26 | Canon Inc | 電子放出素子及びその製造方法 |
| JPS63274048A (ja) * | 1987-05-06 | 1988-11-11 | Canon Inc | 電子放出素子およびその製造方法 |
| JPH01300558A (ja) * | 1988-05-27 | 1989-12-05 | Agency Of Ind Science & Technol | 冷電子放出型能動素子及びその製造方法 |
| JPH0246636A (ja) * | 1988-08-08 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| JPH02276129A (ja) * | 1989-01-13 | 1990-11-13 | Matsushita Electric Ind Co Ltd | プレーナ型冷陰極およびその製造法 |
-
1991
- 1991-11-26 JP JP31049191A patent/JP2601085B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63207027A (ja) * | 1987-02-23 | 1988-08-26 | Canon Inc | 電子放出素子及びその製造方法 |
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| JPH0246636A (ja) * | 1988-08-08 | 1990-02-16 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| JPH02276129A (ja) * | 1989-01-13 | 1990-11-13 | Matsushita Electric Ind Co Ltd | プレーナ型冷陰極およびその製造法 |
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|---|---|---|---|---|
| US7719201B2 (en) | 2003-10-03 | 2010-05-18 | Ngk Insulators, Ltd. | Microdevice, microdevice array, amplifying circuit, memory device, analog switch, and current control unit |
| JP2005229599A (ja) * | 2004-02-14 | 2005-08-25 | Samsung Sdi Co Ltd | 電界放出型の高周波増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601085B2 (ja) | 1997-04-16 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |