JPH06112744A - 利得制御増幅器 - Google Patents
利得制御増幅器Info
- Publication number
- JPH06112744A JPH06112744A JP4283443A JP28344392A JPH06112744A JP H06112744 A JPH06112744 A JP H06112744A JP 4283443 A JP4283443 A JP 4283443A JP 28344392 A JP28344392 A JP 28344392A JP H06112744 A JPH06112744 A JP H06112744A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- emitters
- transistor
- bidirectional
- bases
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 20
- 239000003990 capacitor Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 利得制御増幅器における高利得の制御を容易
にし、かつ構成する面積を縮小可能とする。 【構成】 各ベースが信号入力端に接続され、かつ各コ
レクタが信号出力端に接続された第１及び第２のトラン
ジスタＱ１，Ｑ２と、これら第１及び第２のトランジス
タの各エミッタにそれぞれ接続された抵抗Ｒ３，Ｒ４
と、各エミッタ間に接続された双方向トランジスタＱ
３，Ｑ４とを備えており、双方向トランジスタはコレク
タとエミッタとが逆方向に並列接続された一対のトラン
ジスタで構成され、これらコレクタ及びエミッタが第１
及び第２のトランジスタのエミッタに接続され、かつ両
トランジスタのベースは共通に電流源Ｉに接続される。
にし、かつ構成する面積を縮小可能とする。 【構成】 各ベースが信号入力端に接続され、かつ各コ
レクタが信号出力端に接続された第１及び第２のトラン
ジスタＱ１，Ｑ２と、これら第１及び第２のトランジス
タの各エミッタにそれぞれ接続された抵抗Ｒ３，Ｒ４
と、各エミッタ間に接続された双方向トランジスタＱ
３，Ｑ４とを備えており、双方向トランジスタはコレク
タとエミッタとが逆方向に並列接続された一対のトラン
ジスタで構成され、これらコレクタ及びエミッタが第１
及び第２のトランジスタのエミッタに接続され、かつ両
トランジスタのベースは共通に電流源Ｉに接続される。
Description
【０００１】
【産業上の利用分野】本発明は増幅器に関し、特に集積
回路における高周波の利得制御増幅器に関する。
回路における高周波の利得制御増幅器に関する。
【０００２】
【従来の技術】従来のこの種の利得制御増幅器の一例を
図３に示す。同図において、第１及び第２のトランジス
タＱ１，Ｑ２はそれぞれのベースを入力端ＩＮ１，ＩＮ
２とし、各コレクタは抵抗Ｒ１，Ｒ１を介して高電位端
ＶＣＣに接続されるとともに、出力端ＯＵＴ１，ＯＵＴ
２が接続される。更に、両コレクタ間には、双方向トラ
ンジスタを構成するトランジスタＱ３，Ｑ４が直列に接
続される。即ち、トランジスタＱ３，Ｑ４は互いのベー
スとコレクタを接続し、かつ各エミッタを第１及び第２
のトランジスタＱ１，Ｑ２の各コレクタに接続する。ま
た、共通接続されたベースには電流源Ｉを介して高電位
端ＶＣＣに接続する。また、各トランジスタＱ１，Ｑ２
のエミッタは抵抗Ｒ３，Ｒ４を介して低電位端ＶＥＥに
接続されるとともに、両エミッタ間には抵抗Ｒとコンデ
ンサＣが接続される。
図３に示す。同図において、第１及び第２のトランジス
タＱ１，Ｑ２はそれぞれのベースを入力端ＩＮ１，ＩＮ
２とし、各コレクタは抵抗Ｒ１，Ｒ１を介して高電位端
ＶＣＣに接続されるとともに、出力端ＯＵＴ１，ＯＵＴ
２が接続される。更に、両コレクタ間には、双方向トラ
ンジスタを構成するトランジスタＱ３，Ｑ４が直列に接
続される。即ち、トランジスタＱ３，Ｑ４は互いのベー
スとコレクタを接続し、かつ各エミッタを第１及び第２
のトランジスタＱ１，Ｑ２の各コレクタに接続する。ま
た、共通接続されたベースには電流源Ｉを介して高電位
端ＶＣＣに接続する。また、各トランジスタＱ１，Ｑ２
のエミッタは抵抗Ｒ３，Ｒ４を介して低電位端ＶＥＥに
接続されるとともに、両エミッタ間には抵抗Ｒとコンデ
ンサＣが接続される。
【０００３】この利得制御増幅器では、電流源Ｉの電流
を変化させることにより、双方向トランジスタＱ３，Ｑ
４の飽和抵抗が変化し、入力端ＩＮ１，ＩＮ２より入力
された信号は、抵抗Ｒ１，Ｒ２及び双方向トランジスタ
Ｑ３，Ｑ４の飽和抵抗からなる負荷抵抗と、抵抗Ｒ３，
Ｒ４，Ｒと、コンデンサＣからなる帰還インピーダンス
との比によって決まる利得分だけ増幅され、出力端ＯＵ
Ｔ１，ＯＵＴ２に出力される。また、コンデンサＣはこ
の出力にピーキングを生じさせて広帯域特性を改善す
る。
を変化させることにより、双方向トランジスタＱ３，Ｑ
４の飽和抵抗が変化し、入力端ＩＮ１，ＩＮ２より入力
された信号は、抵抗Ｒ１，Ｒ２及び双方向トランジスタ
Ｑ３，Ｑ４の飽和抵抗からなる負荷抵抗と、抵抗Ｒ３，
Ｒ４，Ｒと、コンデンサＣからなる帰還インピーダンス
との比によって決まる利得分だけ増幅され、出力端ＯＵ
Ｔ１，ＯＵＴ２に出力される。また、コンデンサＣはこ
の出力にピーキングを生じさせて広帯域特性を改善す
る。
【０００４】
【発明が解決しようとする課題】この従来の利得制御増
幅器では、集積回路における高利得制御を行う場合に
は、抵抗Ｒ１，Ｒ２及び双方向トランジスタＱ１，Ｑ２
の飽和抵抗にて構成された負荷抵抗を大きくするか、帰
還抵抗Ｒを小さくしなければならないが、前者の負荷抵
抗を大きくして高利得を制御しようとすると、第１及び
第２のトランジスタＱ１，Ｑ２のコレクタの電位とベー
スの電位が逆転しないようにしなければならなく、高利
得の制御が制限されるという問題がある。また、後者の
帰還抵抗の抵抗Ｒを小さくして高利得を制御しようとす
ると、抵抗体の特性保証のため抵抗体の面積を大きくし
なければならないので、利得制御増幅器の構成する面積
が大きくなるという問題がある。本発明の目的は、容易
に高利得の制御が行え、かつ構成する面積が小さい利得
制御増幅器を提供することにある。
幅器では、集積回路における高利得制御を行う場合に
は、抵抗Ｒ１，Ｒ２及び双方向トランジスタＱ１，Ｑ２
の飽和抵抗にて構成された負荷抵抗を大きくするか、帰
還抵抗Ｒを小さくしなければならないが、前者の負荷抵
抗を大きくして高利得を制御しようとすると、第１及び
第２のトランジスタＱ１，Ｑ２のコレクタの電位とベー
スの電位が逆転しないようにしなければならなく、高利
得の制御が制限されるという問題がある。また、後者の
帰還抵抗の抵抗Ｒを小さくして高利得を制御しようとす
ると、抵抗体の特性保証のため抵抗体の面積を大きくし
なければならないので、利得制御増幅器の構成する面積
が大きくなるという問題がある。本発明の目的は、容易
に高利得の制御が行え、かつ構成する面積が小さい利得
制御増幅器を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、それぞれのベ
ースが信号入力端に接続され、かつ各コレクタが信号出
力端に接続された第１及び第２のトランジスタと、これ
ら第１及び第２のトランジスタの各エミッタにそれぞれ
接続された抵抗と、これらエミッタ間に接続された双方
向トランジスタとを備え、前記双方向トランジスタはコ
レクタとエミッタとが逆方向に並列接続された一対のト
ランジスタで構成され、これらトランジスタのコレクタ
及びエミッタが前記第１及び第２のトランジスタのエミ
ッタに接続され、かつ両トランジスタのベースは定電流
を与える電流源に共通接続される。
ースが信号入力端に接続され、かつ各コレクタが信号出
力端に接続された第１及び第２のトランジスタと、これ
ら第１及び第２のトランジスタの各エミッタにそれぞれ
接続された抵抗と、これらエミッタ間に接続された双方
向トランジスタとを備え、前記双方向トランジスタはコ
レクタとエミッタとが逆方向に並列接続された一対のト
ランジスタで構成され、これらトランジスタのコレクタ
及びエミッタが前記第１及び第２のトランジスタのエミ
ッタに接続され、かつ両トランジスタのベースは定電流
を与える電流源に共通接続される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）は本発明の一実施例の回路図を示してお
り、第１及び第２のトランジスタＱ１，Ｑ２はそれぞれ
のベースを入力端ＩＮ１，ＩＮ２とし、各コレクタを抵
抗Ｒ１，Ｒ２を介して高電位端ＶＣＣに接続するととも
に、出力端ＯＵＴ１，ＯＵＴ２に接続している。また、
第１及び第２のトランジスタＱ１，Ｑ２の各エミッタを
抵抗Ｒ３，Ｒ４を介して低電位端ＶＥＥに接続するとと
もに、各エミッタ間に双方向トランジスタを構成する第
３及び第４のトランジスタＱ３，Ｑ４（各ベースを共通
接続しているトランジスタ）と、コンデンサＣを接続し
ている。即ち、これら双方向トランジスタＱ１，Ｑ２の
共通ベースは電流源Ｉを介して高電位端ＶＣＣに接続
し、第３のトランジスタＱ３のコレクタと第４のトラン
ジスタＱ４のエミッタをそれぞれ第１のトランジスタＱ
１のエミッタに接続し、第３のトランジスタＱ３のエミ
ッタと第４のトランジスタＱ４のコレクタをそれぞれ第
２のトランジスタＱ２のエミッタに接続している。
る。図１（ａ）は本発明の一実施例の回路図を示してお
り、第１及び第２のトランジスタＱ１，Ｑ２はそれぞれ
のベースを入力端ＩＮ１，ＩＮ２とし、各コレクタを抵
抗Ｒ１，Ｒ２を介して高電位端ＶＣＣに接続するととも
に、出力端ＯＵＴ１，ＯＵＴ２に接続している。また、
第１及び第２のトランジスタＱ１，Ｑ２の各エミッタを
抵抗Ｒ３，Ｒ４を介して低電位端ＶＥＥに接続するとと
もに、各エミッタ間に双方向トランジスタを構成する第
３及び第４のトランジスタＱ３，Ｑ４（各ベースを共通
接続しているトランジスタ）と、コンデンサＣを接続し
ている。即ち、これら双方向トランジスタＱ１，Ｑ２の
共通ベースは電流源Ｉを介して高電位端ＶＣＣに接続
し、第３のトランジスタＱ３のコレクタと第４のトラン
ジスタＱ４のエミッタをそれぞれ第１のトランジスタＱ
１のエミッタに接続し、第３のトランジスタＱ３のエミ
ッタと第４のトランジスタＱ４のコレクタをそれぞれ第
２のトランジスタＱ２のエミッタに接続している。
【０００７】この回路によれば、入力端ＩＮ１，ＩＮ２
より入力された信号の増幅度は、抵抗Ｒ３，Ｒ４と、双
方向トランジスタＱ３，Ｑ４の飽和抵抗と、コンデンサ
Ｃからなる帰還インピーダンスと、抵抗Ｒ１，Ｒ２の負
荷抵抗との比によって決定される。高利得における制御
を行うには双方向トランジスタＱ３，Ｑ４の飽和抵抗を
小さくできればよいが、ここでは双方向トランジスタＱ
３，Ｑ４が並列に接続されているため、図３に示したよ
うに直列に接続された双方向トランジスタの飽和抵抗よ
り最小抵抗値を１／４程度小さくすることができる。ま
た、増幅器の帰還抵抗を双方向トランジスタＱ３，Ｑ４
にて構成するため、集積回路において小抵抗にて構成す
る必要がなく、増幅器を構成する面積を小さくすること
ができる。
より入力された信号の増幅度は、抵抗Ｒ３，Ｒ４と、双
方向トランジスタＱ３，Ｑ４の飽和抵抗と、コンデンサ
Ｃからなる帰還インピーダンスと、抵抗Ｒ１，Ｒ２の負
荷抵抗との比によって決定される。高利得における制御
を行うには双方向トランジスタＱ３，Ｑ４の飽和抵抗を
小さくできればよいが、ここでは双方向トランジスタＱ
３，Ｑ４が並列に接続されているため、図３に示したよ
うに直列に接続された双方向トランジスタの飽和抵抗よ
り最小抵抗値を１／４程度小さくすることができる。ま
た、増幅器の帰還抵抗を双方向トランジスタＱ３，Ｑ４
にて構成するため、集積回路において小抵抗にて構成す
る必要がなく、増幅器を構成する面積を小さくすること
ができる。
【０００８】更に、双方向トランジスタＱ３，Ｑ４を並
列接続して構成することにより、図１（ｂ）に等価回路
を示すように、トランジスタＱ３のベース−コレクタ間
及びベース−エミッタ間にそれぞれ発生する寄生容量Ｃ
１，Ｃ２と、トランジスタＱ４のベース−エミッタ間及
びベース−コレクタ間にそれぞれ発生する寄生容量Ｃ
３，Ｃ４は、第１及び第２のトランジスタＱ１，Ｑ２の
エミッタ間に合成容量としてコンデンサＣと並列に接続
されことになり、その分コンデンサＣにおける容量値を
小さくすることができ、より増幅器の構成する面積を小
さくすることができる。
列接続して構成することにより、図１（ｂ）に等価回路
を示すように、トランジスタＱ３のベース−コレクタ間
及びベース−エミッタ間にそれぞれ発生する寄生容量Ｃ
１，Ｃ２と、トランジスタＱ４のベース−エミッタ間及
びベース−コレクタ間にそれぞれ発生する寄生容量Ｃ
３，Ｃ４は、第１及び第２のトランジスタＱ１，Ｑ２の
エミッタ間に合成容量としてコンデンサＣと並列に接続
されことになり、その分コンデンサＣにおける容量値を
小さくすることができ、より増幅器の構成する面積を小
さくすることができる。
【０００９】図２は本発明の第２実施例を示しており、
前記実施例と同一部分には同一符号を付してある。ここ
では双方向トランジスタＱ３，Ｑ４によって発生した合
成寄生容量よりも図１のコンデンサＣの容量が小さい場
合には、このコンデンサＣを省略している。この回路に
おいても、第１実施例と略同じ効果を得ることができ、
かつコンデンサを用いていないために集積化を容易にす
ることができる。
前記実施例と同一部分には同一符号を付してある。ここ
では双方向トランジスタＱ３，Ｑ４によって発生した合
成寄生容量よりも図１のコンデンサＣの容量が小さい場
合には、このコンデンサＣを省略している。この回路に
おいても、第１実施例と略同じ効果を得ることができ、
かつコンデンサを用いていないために集積化を容易にす
ることができる。
【００１０】
【発明の効果】以上説明したように本発明は、第１及び
第２のトランジスタのエミッタ間に接続する双方向トラ
ンジスタを、エミッタ及びコレクタを逆方向に並列接続
し、かつ共通ベースに電流源を接続した構成としている
ので、飽和抵抗を小さくできるとともに、帰還抵抗を小
さくし、或いは省略することができ、広帯域高利得の制
御を容易にし、かつ集積回路における増幅器の構成する
面積を小さくするという効果が得られる。
第２のトランジスタのエミッタ間に接続する双方向トラ
ンジスタを、エミッタ及びコレクタを逆方向に並列接続
し、かつ共通ベースに電流源を接続した構成としている
ので、飽和抵抗を小さくできるとともに、帰還抵抗を小
さくし、或いは省略することができ、広帯域高利得の制
御を容易にし、かつ集積回路における増幅器の構成する
面積を小さくするという効果が得られる。
【図１】本発明の一実施例の回路図と、双方向トランジ
スタに寄生する容量を示す図である。
スタに寄生する容量を示す図である。
【図２】本発明の第２実施例の回路図である。
【図３】従来の増幅器の一例の回路図である。
Ｑ１ 第１のトランジスタ Ｑ２ 第２のトランジスタ Ｑ３，Ｑ４ 双方向トランジスタ Ｒ１〜Ｒ４ 抵抗 Ｃ コンデンサ Ｉ 電流源
Claims (1)
- 【請求項１】 それぞれのベースが信号入力端に接続さ
れ、かつ各コレクタが信号出力端に接続された第１及び
第２のトランジスタと、これら第１及び第２のトランジ
スタの各エミッタにそれぞれ接続された抵抗と、これら
エミッタ間に接続された双方向トランジスタとを備え、
前記双方向トランジスタはコレクタとエミッタが逆方向
に並列接続された一対のトランジスタで構成され、これ
らトランジスタのコレクタ及びエミッタが前記第１及び
第２のトランジスタのエミッタに接続され、かつ両トラ
ンジスタのベースは定電流を与える電流源に共通接続さ
れたことを特徴とする利得制御増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283443A JPH06112744A (ja) | 1992-09-30 | 1992-09-30 | 利得制御増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283443A JPH06112744A (ja) | 1992-09-30 | 1992-09-30 | 利得制御増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112744A true JPH06112744A (ja) | 1994-04-22 |
Family
ID=17665615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283443A Pending JPH06112744A (ja) | 1992-09-30 | 1992-09-30 | 利得制御増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112744A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512999A (ja) * | 2005-09-21 | 2009-03-26 | インターナショナル レクティファイアー コーポレイション | 半導体パッケージ |
-
1992
- 1992-09-30 JP JP4283443A patent/JPH06112744A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009512999A (ja) * | 2005-09-21 | 2009-03-26 | インターナショナル レクティファイアー コーポレイション | 半導体パッケージ |
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