JPS58136157A - デ−タ入力回路 - Google Patents
デ−タ入力回路Info
- Publication number
- JPS58136157A JPS58136157A JP57019087A JP1908782A JPS58136157A JP S58136157 A JPS58136157 A JP S58136157A JP 57019087 A JP57019087 A JP 57019087A JP 1908782 A JP1908782 A JP 1908782A JP S58136157 A JPS58136157 A JP S58136157A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- input
- latch
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ入力回路に係り、特に信号ケーブルの長
さに依るデータ伝達遅延を防止するようにしたデータ入
力回路に関する。
さに依るデータ伝達遅延を防止するようにしたデータ入
力回路に関する。
第１図は従来から使用されてきたデータ人力回路のブロ
ックダイヤグラみである。すなわちＣＰＵ１からのポイ
ント指定信号とポイントストローブ信号はラッチ回路２
に入力し、ラッチ回路２にポイントを指定する。
ックダイヤグラみである。すなわちＣＰＵ１からのポイ
ント指定信号とポイントストローブ信号はラッチ回路２
に入力し、ラッチ回路２にポイントを指定する。
次にラッチ回路２からのラッチ出力信号に基ついて論理
積回路３が開設され入力データバスＣよりデータカ領１
Ｊ記−理積回路３を介し入力データバスＣ′を通って次
段の論理積回路４の一方の入力端子に入力される。次に
ＣＰＵ、１からデータ入力信号か出力され前記論理積回
路４を開路せしめて、入力データバスｅ″を通ってデー
タがＣＰＵに入力されることになる。
積回路３が開設され入力データバスＣよりデータカ領１
Ｊ記−理積回路３を介し入力データバスＣ′を通って次
段の論理積回路４の一方の入力端子に入力される。次に
ＣＰＵ、１からデータ入力信号か出力され前記論理積回
路４を開路せしめて、入力データバスｅ″を通ってデー
タがＣＰＵに入力されることになる。
しかしながら上記した従来のデータ入力回路ではＣＰＵ
と論理積回路４を結ぶ信号線か長い場合にはデータの遅
延により、ＣＰＵのデータ入力のタイミングよりデータ
入力が遅れそのため正常なデータか入力されな（なる。
と論理積回路４を結ぶ信号線か長い場合にはデータの遅
延により、ＣＰＵのデータ入力のタイミングよりデータ
入力が遅れそのため正常なデータか入力されな（なる。
本発明は上記事情に１＆口てなされたもので、ｎｎ記デ
ータ伝達の遅延を防止しつるデータ入力回路を提供する
ことを目的としている。
ータ伝達の遅延を防止しつるデータ入力回路を提供する
ことを目的としている。
以下、本発明に係るデータ入力回路（以下本発明回路と
いう）について説明する。
いう）について説明する。
第２図は本発明回路のブロックダイヤグラムである。
すなわちＣＰＵ］からのポイント指定信号とポイントス
トローブ信号はラッチ回路２に入力し、ラッチ回路にポ
イントを指定する。次にラッチ回路２からのラッチ出力
信号に基づいて論理積回路３か開路され、入力データバ
スＣよりデータか前記論理積回路３を介して入力データ
バスＣ′を通って別設のラッチ回路５に入力する。次に
データバスＣ′からのデータかラッチ回路５に伝達され
る時間か経過した後にｃｐｕｌからデータラッチ信号ｆ
を出力し、データｅ″をラッチする。次にＣＰＵ１から
データ入力信号を出力し、論理積回路４を開路してデー
タバスＣ″′を通ってデータがＣＰＵに１ 人力される。
トローブ信号はラッチ回路２に入力し、ラッチ回路にポ
イントを指定する。次にラッチ回路２からのラッチ出力
信号に基づいて論理積回路３か開路され、入力データバ
スＣよりデータか前記論理積回路３を介して入力データ
バスＣ′を通って別設のラッチ回路５に入力する。次に
データバスＣ′からのデータかラッチ回路５に伝達され
る時間か経過した後にｃｐｕｌからデータラッチ信号ｆ
を出力し、データｅ″をラッチする。次にＣＰＵ１から
データ入力信号を出力し、論理積回路４を開路してデー
タバスＣ″′を通ってデータがＣＰＵに１ 人力される。
次に以上の構成によるデータ入力回路の動作を第３図の
タイミングチャートに従って説明する。
タイミングチャートに従って説明する。
まづポイント指定信号とポイントストローブ信号の入力
に基ついてラッチ回路２の出力は第３図ｉ／Ｘ）に不す
如くポイントストローブ信号の立上りと同時にｌ’−Ｌ
ＯＷＪから［ＨＩＧＨＪに変化しラッチ出力として論理
積回路３に入力せしめる。前記論理積回路３からの出力
は第２のラッチ回路５に入力され前記出力とデータラッ
チ信号に基づいてラッチ回路５からは第３図（へ）に示
す如き出力か出て、第２の論理積回路４を開路せしめ、
ＣＰＵからのデータ入力信号は前記論理積回路４により
ＣＰＵへ第３図（チ）に示す如き信号波形をＣＰＵへ送
出することになる。
に基ついてラッチ回路２の出力は第３図ｉ／Ｘ）に不す
如くポイントストローブ信号の立上りと同時にｌ’−Ｌ
ＯＷＪから［ＨＩＧＨＪに変化しラッチ出力として論理
積回路３に入力せしめる。前記論理積回路３からの出力
は第２のラッチ回路５に入力され前記出力とデータラッ
チ信号に基づいてラッチ回路５からは第３図（へ）に示
す如き出力か出て、第２の論理積回路４を開路せしめ、
ＣＰＵからのデータ入力信号は前記論理積回路４により
ＣＰＵへ第３図（チ）に示す如き信号波形をＣＰＵへ送
出することになる。
本発明は要約すれば、ＣＰＵから出力されるポイント指
定信号とポイントストローブ信号に基づいてラッチ出力
を出力する第１のラッチ回路と、前記ラッチ回路の出力
により開路され、データをｓ２のラッチ回路に出力する
第１の論理積回路と、前記第１の論理積回路と前記ＣＰ
Ｕからのデータラッチ信号に基づいて、第２の論理積回
路に入力する第２のラッチ回路と、前記第２のラッチ回
路の出力により開路され、ＣＰＵからのデータ入力（６
号をｉｌ」記ＣＰＵへ入力せしめる第２の論理積回路と
を具備したデータ入力回路であるから従来のデータ入力
回路に見られた如きＣＰＬＩのデータ人力のタイミング
よりデータ入力の遅延が生じ、そのため異常なデータが
入力されるといったことはなくなる。
定信号とポイントストローブ信号に基づいてラッチ出力
を出力する第１のラッチ回路と、前記ラッチ回路の出力
により開路され、データをｓ２のラッチ回路に出力する
第１の論理積回路と、前記第１の論理積回路と前記ＣＰ
Ｕからのデータラッチ信号に基づいて、第２の論理積回
路に入力する第２のラッチ回路と、前記第２のラッチ回
路の出力により開路され、ＣＰＵからのデータ入力（６
号をｉｌ」記ＣＰＵへ入力せしめる第２の論理積回路と
を具備したデータ入力回路であるから従来のデータ入力
回路に見られた如きＣＰＬＩのデータ人力のタイミング
よりデータ入力の遅延が生じ、そのため異常なデータが
入力されるといったことはなくなる。
第１図は従来のデータ入力回路、第２図は本発明回路の
一実施例としてのブロックダイヤグラムをしめす。 １・・・ｃｐｕ、２・・・ラッチ回路、３・・・論理積
回路、４・・・論理積回路、５・・・ラッチ回路。 特許出願人 日新電機株式会社 代理人弁理士大西孝治 第１図 （ハ） 第２ 「４
（ニ）１ど 第３図 （ＣＰＵへの入力福分） 手続補正＋’、＋：（方式） ％式％ 昭和５７づ１ 特 許 願第１９０８７号３ 補正なす
る者 ’１１ （’ｌとの関係 特許出−人イ１１す１
京都市右京区梅津高畝町４７番地、−／、 Ｕ ＩＩ壱
酩称）（＄１４）日新電機株式会社代表者山脇正勝 ４、代理人 ６、 ｈｌｉ正により増ＤＩ＋する発明の数 ０７
、補正の対象 明細書第５貝第１０行の「ム」と［をしめず」の間に１
、第３図は本発明のデータ入力回路のタイミングチャー
ト」を挿入する。
一実施例としてのブロックダイヤグラムをしめす。 １・・・ｃｐｕ、２・・・ラッチ回路、３・・・論理積
回路、４・・・論理積回路、５・・・ラッチ回路。 特許出願人 日新電機株式会社 代理人弁理士大西孝治 第１図 （ハ） 第２ 「４
（ニ）１ど 第３図 （ＣＰＵへの入力福分） 手続補正＋’、＋：（方式） ％式％ 昭和５７づ１ 特 許 願第１９０８７号３ 補正なす
る者 ’１１ （’ｌとの関係 特許出−人イ１１す１
京都市右京区梅津高畝町４７番地、−／、 Ｕ ＩＩ壱
酩称）（＄１４）日新電機株式会社代表者山脇正勝 ４、代理人 ６、 ｈｌｉ正により増ＤＩ＋する発明の数 ０７
、補正の対象 明細書第５貝第１０行の「ム」と［をしめず」の間に１
、第３図は本発明のデータ入力回路のタイミングチャー
ト」を挿入する。
Claims (1)
- ＣＰＵから出力されるポイントストローブ信号に基つい
てラッチ出力を出力する第１のラッチ回路と、前記ラッ
チ回路の出力により開路され、データを第２のラッチ回
路に出力する第１の論理積回路と、前記第１の論理積回
路と前記ＣＰＵからのデータラッチ信号に基ついて第２
の論理積回路に入力する第２のラッチ回路と、前記第２
のラッチ回路の出力により開始され、ＣＰＵからのデー
タ入力信号を前記ＣＰＵへ入力せしめる第２の論理積回
路とを具備したことを特徴とするデータ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019087A JPS58136157A (ja) | 1982-02-08 | 1982-02-08 | デ−タ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019087A JPS58136157A (ja) | 1982-02-08 | 1982-02-08 | デ−タ入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136157A true JPS58136157A (ja) | 1983-08-13 |
Family
ID=11989667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019087A Pending JPS58136157A (ja) | 1982-02-08 | 1982-02-08 | デ−タ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58136157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297916A (ja) * | 1986-06-18 | 1987-12-25 | Mitsubishi Electric Corp | デ−タ入力回路 |
-
1982
- 1982-02-08 JP JP57019087A patent/JPS58136157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297916A (ja) * | 1986-06-18 | 1987-12-25 | Mitsubishi Electric Corp | デ−タ入力回路 |
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