JPH05304418A - Ｃｍｏｓ型水晶発振回路 - Google Patents
Ｃｍｏｓ型水晶発振回路Info
- Publication number
- JPH05304418A JPH05304418A JP4132034A JP13203492A JPH05304418A JP H05304418 A JPH05304418 A JP H05304418A JP 4132034 A JP4132034 A JP 4132034A JP 13203492 A JP13203492 A JP 13203492A JP H05304418 A JPH05304418 A JP H05304418A
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- JP
- Japan
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- oscillation
- circuit
- power supply
- enable signal
- cmos
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- Pending
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- Oscillators With Electromechanical Resonators (AREA)
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Abstract
(57)【要約】
【目的】 インバータ回路での貫通電流を少なくし、発
振動作を停止させ、停止時に出力端子の電位を固定でき
るようにする。 【構成】 ＣＭＯＳインバータ回路Ｔ６，Ｔ７とＶｃｃ
との間及びＧＮＤとの間にそれぞれＮＭＯＳトランジス
タＴ３，Ｔ４が接続され、出力端子Ｎ２ａとＶｃｃとの
間にＰＭＯＳトランジスタＴ５が接続され、Ｔ３，Ｔ
４，Ｔ５の各ゲート電極には発振イネーブル信号が入力
されている。発振イネーブル信号を高電圧とすると発振
動作を行ない、発振イネーブル信号を低電圧とすると発
振動作を停止し、出力端子Ｎ２ａを高電圧に固定する。
振動作を停止させ、停止時に出力端子の電位を固定でき
るようにする。 【構成】 ＣＭＯＳインバータ回路Ｔ６，Ｔ７とＶｃｃ
との間及びＧＮＤとの間にそれぞれＮＭＯＳトランジス
タＴ３，Ｔ４が接続され、出力端子Ｎ２ａとＶｃｃとの
間にＰＭＯＳトランジスタＴ５が接続され、Ｔ３，Ｔ
４，Ｔ５の各ゲート電極には発振イネーブル信号が入力
されている。発振イネーブル信号を高電圧とすると発振
動作を行ない、発振イネーブル信号を低電圧とすると発
振動作を停止し、出力端子Ｎ２ａを高電圧に固定する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型水晶発振回路
に関するものである。水晶発振回路は時計やカウンタ回
路などの半導体集積回路装置（以下、ＩＣという）チッ
プへクロック信号を供給するための原発振回路として利
用される。
に関するものである。水晶発振回路は時計やカウンタ回
路などの半導体集積回路装置（以下、ＩＣという）チッ
プへクロック信号を供給するための原発振回路として利
用される。
【０００２】
【従来の技術】ＣＭＯＳ型水晶発振回路としては、図２
に示されるものが基本的な構成である。入出力端Ｎ４と
Ｎ５間にＰＭＯＳトランジスタＴ１０とＮＭＯＳトラン
ジスタＴ１１とからなるＣＭＯＳインバータ回路が接続
され、このインバータ回路はＰＭＯＳトランジスタのソ
ースが高電圧側電源端子Ｖｃｃに接続され、ＮＭＯＳト
ランジスタのソースが低電圧側電源端子ＧＮＤに接続さ
れている。インバータに並列に帰還抵抗を構成するため
にＮＭＯＳトランジスタＴ８とＰＭＯＳトランジスタＴ
９とからなるトランスミッションゲートが接続され、こ
のトランスミッションゲートは常にオンになるように電
源が供給されている。この水晶発振回路が構成されたＩ
Ｃチップの外側には入出力端子間に水晶振動子Ｘが接続
され、また、両入出力端子間には容量Ｃ１とＣ２が接続
されている。
に示されるものが基本的な構成である。入出力端Ｎ４と
Ｎ５間にＰＭＯＳトランジスタＴ１０とＮＭＯＳトラン
ジスタＴ１１とからなるＣＭＯＳインバータ回路が接続
され、このインバータ回路はＰＭＯＳトランジスタのソ
ースが高電圧側電源端子Ｖｃｃに接続され、ＮＭＯＳト
ランジスタのソースが低電圧側電源端子ＧＮＤに接続さ
れている。インバータに並列に帰還抵抗を構成するため
にＮＭＯＳトランジスタＴ８とＰＭＯＳトランジスタＴ
９とからなるトランスミッションゲートが接続され、こ
のトランスミッションゲートは常にオンになるように電
源が供給されている。この水晶発振回路が構成されたＩ
Ｃチップの外側には入出力端子間に水晶振動子Ｘが接続
され、また、両入出力端子間には容量Ｃ１とＣ２が接続
されている。
【０００３】図２の水晶発振回路では常に発振動作をし
ているため、発振回路での消費電流が大きく、またイン
バータ回路で貫通電流が存在する。そこで、インバータ
回路での貫通電流を少なくするために、クロックドイン
バータ回路にしたものが提案されている（特開平２−１
０７００８号公報参照）。他方、帰還抵抗のトランスミ
ッションゲートも常にオン状態であるので、この帰還抵
抗でのリーク電流をなくして消費電力を少なくするため
に、発振動作時にのみ帰還抵抗をターンオンさせるよう
に帰還抵抗制御回路を備えたものも提案されている（特
開平３−９９５０２号公報参照）。
ているため、発振回路での消費電流が大きく、またイン
バータ回路で貫通電流が存在する。そこで、インバータ
回路での貫通電流を少なくするために、クロックドイン
バータ回路にしたものが提案されている（特開平２−１
０７００８号公報参照）。他方、帰還抵抗のトランスミ
ッションゲートも常にオン状態であるので、この帰還抵
抗でのリーク電流をなくして消費電力を少なくするため
に、発振動作時にのみ帰還抵抗をターンオンさせるよう
に帰還抵抗制御回路を備えたものも提案されている（特
開平３−９９５０２号公報参照）。
【０００４】
【発明が解決しようとする課題】本発明の第１の目的
は、クロックドインバータ回路とは異なる手段によりイ
ンバータ回路での貫通電流を少なくすることである。本
発明の第２の目的は、発振動作を停止させ、停止時に出
力端子の電位を固定できるようにすることである。本発
明の第３の目的は、発振回路の動作を停止させたとき、
この発振回路を備えたＩＣチップの他の回路をテストす
ることである。
は、クロックドインバータ回路とは異なる手段によりイ
ンバータ回路での貫通電流を少なくすることである。本
発明の第２の目的は、発振動作を停止させ、停止時に出
力端子の電位を固定できるようにすることである。本発
明の第３の目的は、発振回路の動作を停止させたとき、
この発振回路を備えたＩＣチップの他の回路をテストす
ることである。
【０００５】
【課題を解決するための手段】入出力端間にＣＭＯＳイ
ンバータ回路と帰還抵抗が並列に接続されたＣＭＯＳ型
水晶発振回路において、インバータ回路での貫通電流を
少なくするために、本発明では、インバータ回路と高電
圧側電源端子との間、及びインバータ回路と低電圧側電
源端子との間にそれぞれＮＭＯＳトランジスタを接続
し、これらの両ＮＭＯＳトランジスタのゲート電極には
発振イネーブル信号を入力する。さらに、発振動作停止
時に出力端子の電位を固定できるようにするために、本
発明ではさらに発振出力側と高電圧側電源端子との間に
ＰＭＯＳトランジスタを接続し、このＰＭＯＳトランジ
スタのゲート電極にも発振イネーブル信号を入力する。
この発振回路を備えたＩＣチップの他の回路をテストす
るために、本発明のテスト方法では、発振イネーブル信
号を低電圧レベルとして発振動作を停止させた状態で、
この発振回路の出力端子に外部からクロック信号を与え
る。
ンバータ回路と帰還抵抗が並列に接続されたＣＭＯＳ型
水晶発振回路において、インバータ回路での貫通電流を
少なくするために、本発明では、インバータ回路と高電
圧側電源端子との間、及びインバータ回路と低電圧側電
源端子との間にそれぞれＮＭＯＳトランジスタを接続
し、これらの両ＮＭＯＳトランジスタのゲート電極には
発振イネーブル信号を入力する。さらに、発振動作停止
時に出力端子の電位を固定できるようにするために、本
発明ではさらに発振出力側と高電圧側電源端子との間に
ＰＭＯＳトランジスタを接続し、このＰＭＯＳトランジ
スタのゲート電極にも発振イネーブル信号を入力する。
この発振回路を備えたＩＣチップの他の回路をテストす
るために、本発明のテスト方法では、発振イネーブル信
号を低電圧レベルとして発振動作を停止させた状態で、
この発振回路の出力端子に外部からクロック信号を与え
る。
【０００６】
【実施例】図１は一実施例を表わす。入出力端子Ｎ１と
Ｎ２の間にＰＭＯＳトランジスタＴ６とＮＭＯＳトラン
ジスタＴ７からなるＣＭＯＳインバータ回路が接続され
ている。このインバータ回路は両ＭＯＳトランジスタの
ゲート電極が端子Ｎ１に接続され、両ＭＯＳトランジス
タのドレインが端子Ｎ２に接続されている。ＰＭＯＳト
ランジスタＴ６のソースと高電圧側電源端子Ｖｃｃとの
間にはＮＭＯＳトランジスタＴ３が接続され、ＮＭＯＳ
トランジスタＴ７のソースと低電圧側電源端子ＧＮＤと
の間にもＮＭＯＳトランジスタＴ４が接続されている。
ＭＯＳトランジスタＴ３とＴ４のゲート電極は端子Ｎ３
に接続され、Ｎ３からは発振イネーブル信号が供給され
る。ＭＯＳトランジスタＴ３とＴ４はＭＯＳトランジス
タＴ６とＴ７からなるＣＭＯＳインバータ回路の貫通電
流を制限するとともに、発振動作のオンオフを制御する
ためのものである。
Ｎ２の間にＰＭＯＳトランジスタＴ６とＮＭＯＳトラン
ジスタＴ７からなるＣＭＯＳインバータ回路が接続され
ている。このインバータ回路は両ＭＯＳトランジスタの
ゲート電極が端子Ｎ１に接続され、両ＭＯＳトランジス
タのドレインが端子Ｎ２に接続されている。ＰＭＯＳト
ランジスタＴ６のソースと高電圧側電源端子Ｖｃｃとの
間にはＮＭＯＳトランジスタＴ３が接続され、ＮＭＯＳ
トランジスタＴ７のソースと低電圧側電源端子ＧＮＤと
の間にもＮＭＯＳトランジスタＴ４が接続されている。
ＭＯＳトランジスタＴ３とＴ４のゲート電極は端子Ｎ３
に接続され、Ｎ３からは発振イネーブル信号が供給され
る。ＭＯＳトランジスタＴ３とＴ４はＭＯＳトランジス
タＴ６とＴ７からなるＣＭＯＳインバータ回路の貫通電
流を制限するとともに、発振動作のオンオフを制御する
ためのものである。
【０００７】ＭＯＳトランジスタＴ６とＴ７のドレイン
接点と出力端子Ｎ２ａとの間にはＶｃｃ電源端子との間
にＰＭＯＳトランジスタＴ５が接続され、ＭＯＳトラン
ジスタＴ５のゲート電極も端子Ｎ３に接続されている。
ＭＯＳトランジスタＴ５は発振動作停止時に出力端子Ｎ
２ａを高電圧Ｖｃｃレベルに固定するためのプルアップ
トランジスタである。
接点と出力端子Ｎ２ａとの間にはＶｃｃ電源端子との間
にＰＭＯＳトランジスタＴ５が接続され、ＭＯＳトラン
ジスタＴ５のゲート電極も端子Ｎ３に接続されている。
ＭＯＳトランジスタＴ５は発振動作停止時に出力端子Ｎ
２ａを高電圧Ｖｃｃレベルに固定するためのプルアップ
トランジスタである。
【０００８】端子Ｎ１とＮ２の間には帰還抵抗としてＮ
ＭＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２か
らなるトランスミッションゲートが接続されている。Ｍ
ＯＳトランジスタＴ１のゲート電極はＶｃｃ電位に固定
され、ＭＯＳトランジスタＴ２のゲート電極がＧＮＤ電
位に固定されてこのトランスミッションゲートがオンに
なり、そのオン抵抗が帰還抵抗となっている。端子Ｎ１
とＮ２にはこの回路が設けられているＩＣチップの外側
に水晶振動子Ｘが接続され、両端子Ｎ１とＮ２にはそれ
ぞれ容量Ｃ１とＣ２が接続される。
ＭＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２か
らなるトランスミッションゲートが接続されている。Ｍ
ＯＳトランジスタＴ１のゲート電極はＶｃｃ電位に固定
され、ＭＯＳトランジスタＴ２のゲート電極がＧＮＤ電
位に固定されてこのトランスミッションゲートがオンに
なり、そのオン抵抗が帰還抵抗となっている。端子Ｎ１
とＮ２にはこの回路が設けられているＩＣチップの外側
に水晶振動子Ｘが接続され、両端子Ｎ１とＮ２にはそれ
ぞれ容量Ｃ１とＣ２が接続される。
【０００９】次に、この実施例の動作について説明す
る。端子Ｎ１，Ｎ２に水晶振動子Ｘと容量Ｃ１，Ｃ２を
接続し、発振動作を行なわせるときは、端子Ｎ３からの
発振イネーブル信号を高電圧レベルとする。これにより
ＭＯＳトランジスタＴ３とＴ４がオンとなり、ＭＯＳト
ランジスタＴ５がオフとなって水晶発振動作を行ない、
発振出力が端子Ｎ２ａに現われる。端子Ｎ３の発振イネ
ーブル信号を低電圧レベルとすると、ＭＯＳトランジス
タＴ３とＴ４がオフとなって水晶発振動作が停止する。
またＭＯＳトランジスタＴ５がオンとなり、出力端子Ｎ
２ａの電位が高電圧レベルに固定される。
る。端子Ｎ１，Ｎ２に水晶振動子Ｘと容量Ｃ１，Ｃ２を
接続し、発振動作を行なわせるときは、端子Ｎ３からの
発振イネーブル信号を高電圧レベルとする。これにより
ＭＯＳトランジスタＴ３とＴ４がオンとなり、ＭＯＳト
ランジスタＴ５がオフとなって水晶発振動作を行ない、
発振出力が端子Ｎ２ａに現われる。端子Ｎ３の発振イネ
ーブル信号を低電圧レベルとすると、ＭＯＳトランジス
タＴ３とＴ４がオフとなって水晶発振動作が停止する。
またＭＯＳトランジスタＴ５がオンとなり、出力端子Ｎ
２ａの電位が高電圧レベルに固定される。
【００１０】水晶発振動作状態においてはＭＯＳトラン
ジスタＴ３とＴ４のオン抵抗によってＭＯＳトランジス
タＴ６とＴ７のＣＭＯＳインバータ回路を流れる貫通電
流が抑えられる。端子Ｎ３の発振イネーブル信号のレベ
ルを低電圧レベルとすることにより発振が停止し、出力
端子Ｎ２ａの電位が高電圧レベルに固定され、発振回路
での消費電流はなくなる。
ジスタＴ３とＴ４のオン抵抗によってＭＯＳトランジス
タＴ６とＴ７のＣＭＯＳインバータ回路を流れる貫通電
流が抑えられる。端子Ｎ３の発振イネーブル信号のレベ
ルを低電圧レベルとすることにより発振が停止し、出力
端子Ｎ２ａの電位が高電圧レベルに固定され、発振回路
での消費電流はなくなる。
【００１１】発振動作を停止させた状態で、出力端子Ｎ
２ａに外部からテスターなどによってクロック信号を与
えることにより、この発振回路を含むＩＣチップの他の
回路をテストすることができる。そのテスト用のクロッ
ク信号をこの発振回路の発振周波数よりも高周波のもの
とすることによりテスト時間を短縮することができる。
また、この発振回路の周波数以外のタイミングテストを
行なうことができるようになる。
２ａに外部からテスターなどによってクロック信号を与
えることにより、この発振回路を含むＩＣチップの他の
回路をテストすることができる。そのテスト用のクロッ
ク信号をこの発振回路の発振周波数よりも高周波のもの
とすることによりテスト時間を短縮することができる。
また、この発振回路の周波数以外のタイミングテストを
行なうことができるようになる。
【００１２】
【発明の効果】本発明では、ＣＭＯＳインバータ回路と
高電圧電源端子との間及び低電圧電源端子との間に貫通
電流を制限するＭＯＳトランジスタを設けたので、水晶
発振動作時の消費電流を少なくすることができる。本発
明ではまた、貫通電流を制限するＭＯＳトランジスタを
オフにすることによって水晶発振動作を停止させること
ができ、かつ発振出力側と高電圧側電源端子との間にプ
ルアップトランジスタを設けて出力電位を固定出きるよ
うにしたので、水晶発振動作停止時の消費電流をなくす
ことができる。本発明では水晶発振動作を停止させるこ
とができるので、その状態で外部からクロック信号を入
力することにより、この発振回路の発振信号以外の信号
で他の回路部分のテストを行なうことができるようにな
り、テスト時間を短縮したり、任意のモードのテストを
行なうことができるようになる。
高電圧電源端子との間及び低電圧電源端子との間に貫通
電流を制限するＭＯＳトランジスタを設けたので、水晶
発振動作時の消費電流を少なくすることができる。本発
明ではまた、貫通電流を制限するＭＯＳトランジスタを
オフにすることによって水晶発振動作を停止させること
ができ、かつ発振出力側と高電圧側電源端子との間にプ
ルアップトランジスタを設けて出力電位を固定出きるよ
うにしたので、水晶発振動作停止時の消費電流をなくす
ことができる。本発明では水晶発振動作を停止させるこ
とができるので、その状態で外部からクロック信号を入
力することにより、この発振回路の発振信号以外の信号
で他の回路部分のテストを行なうことができるようにな
り、テスト時間を短縮したり、任意のモードのテストを
行なうことができるようになる。
【図１】一実施例を示す回路図である。
【図２】従来の水晶発振回路を示す回路図である。
Ｔ１，Ｔ２ 帰還抵抗用ＭＯＳトランジスタ Ｔ３，Ｔ４ 貫通電流制御用ＭＯＳトランジスタ Ｔ５ プルアップ用ＭＯＳトランジスタ Ｔ６，Ｔ７ インバータ用ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ２ａ 入出力端子 Ｘ 水晶振動子
Claims (3)
- 【請求項１】 入出力端間にＣＭＯＳインバータ回路と
帰還抵抗が並列に接続されたＣＭＯＳ型水晶発振回路に
おいて、前記インバータ回路と高電圧側電源端子との
間、及び前記インバータ回路と低電圧側電源端子との間
にそれぞれＮＭＯＳトランジスタが接続され、これらの
両ＮＭＯＳトランジスタのゲート電極には発振イネーブ
ル信号が入力されることを特徴とするＣＭＯＳ型水晶発
振回路。 - 【請求項２】 発振出力側と高電圧側電源端子との間に
ＰＭＯＳトランジスタが接続され、このＰＭＯＳトラン
ジスタのゲート電極にも発振イネーブル信号が入力され
る請求項１に記載のＣＭＯＳ型水晶発振回路。 - 【請求項３】 入出力端間にＣＭＯＳインバータ回路と
帰還抵抗が並列に接続され、前記インバータ回路と高電
圧側電源端子との間、及び前記インバータ回路と低電圧
側電源端子との間にそれぞれＮＭＯＳトランジスタが接
続され、これらの両ＮＭＯＳトランジスタのゲート電極
には発振イネーブル信号が入力され、発振出力側と高電
圧側電源端子との間にＰＭＯＳトランジスタが接続さ
れ、このＰＭＯＳトランジスタのゲート電極にも発振イ
ネーブル信号が入力されるＣＭＯＳ型水晶発振回路にお
いて、発振イネーブル信号を低電圧レベルとし、この発
振回路の出力端子に外部からクロック信号を与えてこの
発振回路を備えた半導体装置の発振回路以外の回路のテ
ストを行なうことを特徴とするテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132034A JPH05304418A (ja) | 1992-04-24 | 1992-04-24 | Ｃｍｏｓ型水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132034A JPH05304418A (ja) | 1992-04-24 | 1992-04-24 | Ｃｍｏｓ型水晶発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304418A true JPH05304418A (ja) | 1993-11-16 |
Family
ID=15071956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132034A Pending JPH05304418A (ja) | 1992-04-24 | 1992-04-24 | Ｃｍｏｓ型水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012500520A (ja) * | 2008-08-11 | 2012-01-05 | クゥアルコム・インコーポレイテッド | 負荷が掛かったバランのｑを向上させるための技術 |
-
1992
- 1992-04-24 JP JP4132034A patent/JPH05304418A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012500520A (ja) * | 2008-08-11 | 2012-01-05 | クゥアルコム・インコーポレイテッド | 負荷が掛かったバランのｑを向上させるための技術 |
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