JPH05304447A - コンパレータ回路 - Google Patents
コンパレータ回路Info
- Publication number
- JPH05304447A JPH05304447A JP10673192A JP10673192A JPH05304447A JP H05304447 A JPH05304447 A JP H05304447A JP 10673192 A JP10673192 A JP 10673192A JP 10673192 A JP10673192 A JP 10673192A JP H05304447 A JPH05304447 A JP H05304447A
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- JP
- Japan
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- transistor
- circuit
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- diode
- current
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- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】この発明のコンパレータ回路にあっては、低消
費電流化を図ると共に出力の応答特性を改良するため
に、ダイオードによる回路を付加したことを特徴とす
る。 【構成】Ｑ１及びＱ２は差動ＰＮＰトランジスタであ
り、ＮＰＮトランジスタＱ３及びＱ４はカレントミラー
回路を、またＰＮＰトランジスタＱ５、Ｑ６、Ｑ７及び
Ｑ１０はカレントミラー回路を構成している。出力回路
としてのトランジスタＱ８、Ｑ９は、入力電圧の比較に
より、２つのカレントミラー回路の動作に応じてオン、
オフされる。そして、電圧源Ｖref と比較して出力電圧
ＶOUT が低い間は、ダイオードＤ１がオン、ダイオード
Ｄ２はオフになるので、トランジスタＱ１０から供給さ
れる電流は、ダイオードＤ１を介して急速に容量負荷Ｃ
L を充電する。
費電流化を図ると共に出力の応答特性を改良するため
に、ダイオードによる回路を付加したことを特徴とす
る。 【構成】Ｑ１及びＱ２は差動ＰＮＰトランジスタであ
り、ＮＰＮトランジスタＱ３及びＱ４はカレントミラー
回路を、またＰＮＰトランジスタＱ５、Ｑ６、Ｑ７及び
Ｑ１０はカレントミラー回路を構成している。出力回路
としてのトランジスタＱ８、Ｑ９は、入力電圧の比較に
より、２つのカレントミラー回路の動作に応じてオン、
オフされる。そして、電圧源Ｖref と比較して出力電圧
ＶOUT が低い間は、ダイオードＤ１がオン、ダイオード
Ｄ２はオフになるので、トランジスタＱ１０から供給さ
れる電流は、ダイオードＤ１を介して急速に容量負荷Ｃ
L を充電する。
Description
【０００１】
【産業上の利用分野】この発明はコンパレータ回路に関
し、特に低消費電流化を図ると共に出力の応答特性を改
良したコンパレータ回路に関するものである。
し、特に低消費電流化を図ると共に出力の応答特性を改
良したコンパレータ回路に関するものである。
【０００２】
【従来の技術】従来のコンパレータ回路は、例えば図３
に示されるように構成されている。同図に於いて、Ｑ１
及びＱ２は差動ＰＮＰトランジスタであり、ＮＰＮトラ
ンジスタＱ３及びＱ４はカレントミラー回路を構成して
いる。上記トランジスタＱ１のコレクタは、トランジス
タＱ３のコレクタ及びベースに接続され、トランジスタ
Ｑ２のコレクタは、トランジスタＱ４のコレクタとＮＰ
ＮトランジスタＱ８のベースに接続されてる。
に示されるように構成されている。同図に於いて、Ｑ１
及びＱ２は差動ＰＮＰトランジスタであり、ＮＰＮトラ
ンジスタＱ３及びＱ４はカレントミラー回路を構成して
いる。上記トランジスタＱ１のコレクタは、トランジス
タＱ３のコレクタ及びベースに接続され、トランジスタ
Ｑ２のコレクタは、トランジスタＱ４のコレクタとＮＰ
ＮトランジスタＱ８のベースに接続されてる。
【０００３】電流源Ｉref は、ＰＮＰトランジスタＱ
５、Ｑ６及びＱ７と共に、カレントミラー回路を構成し
ており、電流源Ｉref とトランジスタＱ７のコレクタと
ベース、及びトランジスタＱ５及びＱ６のベースは接続
されている。また、トランジスタＱ５、Ｑ６及びＱ７の
エミッタは、電源ＶCCに接続されている。トランジスタ
Ｑ５のコレクタは、上記トランジスタＱ１、Ｑ２の各エ
ミッタに接続されている。更に、トランジスタＱ６のコ
レクタは、ＮＰＮトランジスタＱ８のコレクタ及びＮＰ
ＮトランジスタＱ９のベースに接続されている。また、
このトランジスタＱ９のコレクタは、負荷抵抗ＲL 及び
出力端子ＶOUT に接続されている。次に、この回路の動
作について説明する。
５、Ｑ６及びＱ７と共に、カレントミラー回路を構成し
ており、電流源Ｉref とトランジスタＱ７のコレクタと
ベース、及びトランジスタＱ５及びＱ６のベースは接続
されている。また、トランジスタＱ５、Ｑ６及びＱ７の
エミッタは、電源ＶCCに接続されている。トランジスタ
Ｑ５のコレクタは、上記トランジスタＱ１、Ｑ２の各エ
ミッタに接続されている。更に、トランジスタＱ６のコ
レクタは、ＮＰＮトランジスタＱ８のコレクタ及びＮＰ
ＮトランジスタＱ９のベースに接続されている。また、
このトランジスタＱ９のコレクタは、負荷抵抗ＲL 及び
出力端子ＶOUT に接続されている。次に、この回路の動
作について説明する。
【０００４】トランジスタＱ１のベース入力電圧をＶIN
+ 、トランジスタＱ２のベース入力電圧をＶIN - 、そし
て出力端子ＶOUT の出力電圧をＶOUT とする。
+ 、トランジスタＱ２のベース入力電圧をＶIN - 、そし
て出力端子ＶOUT の出力電圧をＶOUT とする。
【０００５】ＶIN + とＶIN - を比較して、ＶIN + の電圧
の方が高くなったとき、トランジスタＱ１はオフし、ト
ランジスタＱ２はオンする。すると、このトランジスタ
Ｑ２のコレクタに電流が流れると共にトランジスタＱ４
はオフし、トランジスタＱ８が飽和する。トランジスタ
Ｑ８のコレクタ電圧は、飽和電圧（≧０．１Ｖ）となる
ので、トランジスタＱ９はオフする。このため、出力Ｖ
OUT は“Ｌ（ロー）”レベルから“Ｈ（ハイ）”レベル
となる。
の方が高くなったとき、トランジスタＱ１はオフし、ト
ランジスタＱ２はオンする。すると、このトランジスタ
Ｑ２のコレクタに電流が流れると共にトランジスタＱ４
はオフし、トランジスタＱ８が飽和する。トランジスタ
Ｑ８のコレクタ電圧は、飽和電圧（≧０．１Ｖ）となる
ので、トランジスタＱ９はオフする。このため、出力Ｖ
OUT は“Ｌ（ロー）”レベルから“Ｈ（ハイ）”レベル
となる。
【０００６】一方、ＶIN + よりＶIN - の電圧の方が高く
なったとき、トランジスタＱ１はオンし、トランジスタ
Ｑ２はオフする。すると、トランジスタＱ１のコレクタ
に電流が流れて、トランジスタＱ４のコレクタ電流が流
れると共に、トランジスタＱ２はオフして、トランジス
タＱ８はオフする。トランジスタＱ６のコレクタ電流は
トランジスタＱ９のベースに流れ、このトランジスタＱ
９はオンする。このため、トランジスタＱ９のコレクタ
電圧は飽和電圧（≧０．１Ｖ）となり、出力ＶOUT は
“Ｈ”レベルから“Ｌ”レベルに移る。従来のコンパレ
ータ回路では、このようにして、入力信号を比較して２
値化している。
なったとき、トランジスタＱ１はオンし、トランジスタ
Ｑ２はオフする。すると、トランジスタＱ１のコレクタ
に電流が流れて、トランジスタＱ４のコレクタ電流が流
れると共に、トランジスタＱ２はオフして、トランジス
タＱ８はオフする。トランジスタＱ６のコレクタ電流は
トランジスタＱ９のベースに流れ、このトランジスタＱ
９はオンする。このため、トランジスタＱ９のコレクタ
電圧は飽和電圧（≧０．１Ｖ）となり、出力ＶOUT は
“Ｈ”レベルから“Ｌ”レベルに移る。従来のコンパレ
ータ回路では、このようにして、入力信号を比較して２
値化している。
【０００７】
【発明が解決しようとする課題】ところで、システムの
低消費電流化に対する要求が高まっている現在、当然コ
ンパレータ回路に於いても低消費電流化のニーズが高く
なっている。
低消費電流化に対する要求が高まっている現在、当然コ
ンパレータ回路に於いても低消費電流化のニーズが高く
なっている。
【０００８】上述した従来の回路構成によって、低消費
電流化するためには、出力ＶOUT が“Ｌ”レベル時に負
荷抵抗ＲL に流れる電流を少なくする方法、すなわち負
荷抵抗ＲL を大きな値に設定することが有効である。
電流化するためには、出力ＶOUT が“Ｌ”レベル時に負
荷抵抗ＲL に流れる電流を少なくする方法、すなわち負
荷抵抗ＲL を大きな値に設定することが有効である。
【０００９】しかしながら、出力端子ＶOUT には、実際
には容量負荷ＣL （寄生容量、次段の容量負荷等）が付
加されている。容量負荷ＣL 及び負荷抵抗ＲL は、出力
ＶOUT の応答特性、特に出力波形の立上がりに影響す
る。例えば、容量負荷ＣLをある一定値とした場合、低
消費電流化のために負荷抵抗ＲL の値を１０倍とする
と、立上がり時間も１０倍に増加してしまうという問題
点がある。故に、応答速度が要求されるコンパレータ回
路としては利用できないものであった。
には容量負荷ＣL （寄生容量、次段の容量負荷等）が付
加されている。容量負荷ＣL 及び負荷抵抗ＲL は、出力
ＶOUT の応答特性、特に出力波形の立上がりに影響す
る。例えば、容量負荷ＣLをある一定値とした場合、低
消費電流化のために負荷抵抗ＲL の値を１０倍とする
と、立上がり時間も１０倍に増加してしまうという問題
点がある。故に、応答速度が要求されるコンパレータ回
路としては利用できないものであった。
【００１０】この発明は、上記課題に鑑みてなされたも
ので、負荷抵抗ＲL を大きくした場合に於いても、簡単
な付加回路のみで電流値をほとんど増加させずに応答特
性を改善することのできるコンパレータ回路を提供する
ことを目的とする。
ので、負荷抵抗ＲL を大きくした場合に於いても、簡単
な付加回路のみで電流値をほとんど増加させずに応答特
性を改善することのできるコンパレータ回路を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】すなわちこの発明は、差
動増幅回路と、この差動増幅回路に接続されたカレント
ミラー回路と、このカレントミラー回路に接続された出
力回路と、この出力回路及び上記差動増幅回路に接続さ
れたスイッチング手段と、電流源とから成る差動コンパ
レータ回路に於いて、上記スイッチング手段に並設され
てこのスイッチング手段とカレントミラー回路を構成す
るスイッチングトランジスタと、このスイッチングトラ
ンジスタのコレクタにアノードが、上記出力回路の出力
端にカソードが接続された第１のダイオードと、上記ス
イッチングトランジスタのコレクタにアノードが接続さ
れた第２のダイオードと、この第２のダイオードのカソ
ードと接地電位間に接続された定電圧源とを具備するこ
とを特徴とする。
動増幅回路と、この差動増幅回路に接続されたカレント
ミラー回路と、このカレントミラー回路に接続された出
力回路と、この出力回路及び上記差動増幅回路に接続さ
れたスイッチング手段と、電流源とから成る差動コンパ
レータ回路に於いて、上記スイッチング手段に並設され
てこのスイッチング手段とカレントミラー回路を構成す
るスイッチングトランジスタと、このスイッチングトラ
ンジスタのコレクタにアノードが、上記出力回路の出力
端にカソードが接続された第１のダイオードと、上記ス
イッチングトランジスタのコレクタにアノードが接続さ
れた第２のダイオードと、この第２のダイオードのカソ
ードと接地電位間に接続された定電圧源とを具備するこ
とを特徴とする。
【００１２】
【作用】この発明のコンパレータ回路にあっては、ダイ
オードによる簡単な回路を付加して、立上がりの応答特
性を改善させるように構成している。これにより、負荷
抵抗ＲL を大きくし、電流を少なくした場合に於いて
も、ダイオードによる電流の切換えによって、立上がり
の応答特性を改善することができる。
オードによる簡単な回路を付加して、立上がりの応答特
性を改善させるように構成している。これにより、負荷
抵抗ＲL を大きくし、電流を少なくした場合に於いて
も、ダイオードによる電流の切換えによって、立上がり
の応答特性を改善することができる。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。
説明する。
【００１４】図１は、この発明に係るコンパレータ回路
の一実施例を示す回路構成図である。同図に於いて、Ｑ
１及びＱ２は差動ＰＮＰトランジスタであり、ＮＰＮト
ランジスタＱ３及びＱ４はカレントミラー回路を構成し
ている。上記トランジスタＱ１のコレクタは、トランジ
スタＱ３のコレクタ及びベースに接続され、トランジス
タＱ２のコレクタは、トランジスタＱ４のコレクタ及び
ＮＰＮトランジスタＱ８のベースに接続されている。
の一実施例を示す回路構成図である。同図に於いて、Ｑ
１及びＱ２は差動ＰＮＰトランジスタであり、ＮＰＮト
ランジスタＱ３及びＱ４はカレントミラー回路を構成し
ている。上記トランジスタＱ１のコレクタは、トランジ
スタＱ３のコレクタ及びベースに接続され、トランジス
タＱ２のコレクタは、トランジスタＱ４のコレクタ及び
ＮＰＮトランジスタＱ８のベースに接続されている。
【００１５】また、電流源Ｉref は、ＰＮＰトランジス
タＱ５、Ｑ６、Ｑ７及びＱ１０と共にカレントミラー回
路を構成している。上記電流源Ｉref とトランジスタＱ
７のコレクタとベース、及びトランジスタＱ５、Ｑ６及
びＱ１０のベースは接続されいる。更に、上記トランジ
スタＱ５、Ｑ６、Ｑ７及びＱ１０のエミッタは、電源Ｖ
CCに接続されている。トランジスタＱ５のコレクタは、
上記トランジスタＱ１及びＱ２の各エミッタに接続さ
れ、またトランジスタＱ６のコレクタは、出力回路を構
成するトランジスタＱ８のコレクタ及びＮＰＮトランジ
スタＱ９のベースに接続されている。
タＱ５、Ｑ６、Ｑ７及びＱ１０と共にカレントミラー回
路を構成している。上記電流源Ｉref とトランジスタＱ
７のコレクタとベース、及びトランジスタＱ５、Ｑ６及
びＱ１０のベースは接続されいる。更に、上記トランジ
スタＱ５、Ｑ６、Ｑ７及びＱ１０のエミッタは、電源Ｖ
CCに接続されている。トランジスタＱ５のコレクタは、
上記トランジスタＱ１及びＱ２の各エミッタに接続さ
れ、またトランジスタＱ６のコレクタは、出力回路を構
成するトランジスタＱ８のコレクタ及びＮＰＮトランジ
スタＱ９のベースに接続されている。
【００１６】更に、上記トランジスタＱ１０のコレクタ
は、ダイオードＤ１、Ｄ２の各アノードに接続されてい
る。上記ダイオードＤ１のカソードは、トランジスタＱ
９のコレクタと、負荷抵抗ＲL 及び出力端子ＶOUT に接
続されている。また、ダイオードＤ２のカソードは、電
圧源Ｖref に接続されている。次に、このように構成さ
れたコンパレータ回路の動作について説明する。
は、ダイオードＤ１、Ｄ２の各アノードに接続されてい
る。上記ダイオードＤ１のカソードは、トランジスタＱ
９のコレクタと、負荷抵抗ＲL 及び出力端子ＶOUT に接
続されている。また、ダイオードＤ２のカソードは、電
圧源Ｖref に接続されている。次に、このように構成さ
れたコンパレータ回路の動作について説明する。
【００１７】いま、トランジスタＱ１のベース入力電圧
をＶIN + 、トランジスタＱ２のベース入力電圧を
ＶIN - 、そして出力端子ＶOUT の出力電圧をＶOUT とす
る。
をＶIN + 、トランジスタＱ２のベース入力電圧を
ＶIN - 、そして出力端子ＶOUT の出力電圧をＶOUT とす
る。
【００１８】先ず、ＶIN + とＶIN - を比較して、ＶIN +
の電圧の方が高くなった場合について述べる。ＶIN + の
電圧の方が高くなると、トランジスタＱ１はオフしてト
ランジスタＱ２がオンする。そして、トランジスタＱ２
のコレクタに電流が流れると共に、トランジスタＱ４が
オフしてトランジスタＱ８がオンになる。そして、トラ
ンジスタＱ８が飽和すると、このトランジスタＱ８のコ
レクタ電圧は飽和電圧（≧０．１）となるので、トラン
ジスタＱ９はオフになる。このため、出力ＶOUT は、
“Ｌ”レベルから“Ｈ”レベルへと変化する。
の電圧の方が高くなった場合について述べる。ＶIN + の
電圧の方が高くなると、トランジスタＱ１はオフしてト
ランジスタＱ２がオンする。そして、トランジスタＱ２
のコレクタに電流が流れると共に、トランジスタＱ４が
オフしてトランジスタＱ８がオンになる。そして、トラ
ンジスタＱ８が飽和すると、このトランジスタＱ８のコ
レクタ電圧は飽和電圧（≧０．１）となるので、トラン
ジスタＱ９はオフになる。このため、出力ＶOUT は、
“Ｌ”レベルから“Ｈ”レベルへと変化する。
【００１９】ここで、電圧源Ｖref を、例えばＶDDとＧ
ＮＤの中点電位として、ＶOUT とＶref とを比較する。
ＶOUT の電圧の方が低い間は、ダイオードＤ１はオン
し、ダイオードＤ２はオフになっているので、トランジ
スタＱ１０から供給される電流は、ダイオードＤ１を通
って急速にＣL を充電する。故に、出力ＶOUT の立上が
りの速度が上がり、応答特性は改善される。
ＮＤの中点電位として、ＶOUT とＶref とを比較する。
ＶOUT の電圧の方が低い間は、ダイオードＤ１はオン
し、ダイオードＤ２はオフになっているので、トランジ
スタＱ１０から供給される電流は、ダイオードＤ１を通
って急速にＣL を充電する。故に、出力ＶOUT の立上が
りの速度が上がり、応答特性は改善される。
【００２０】次に、ＶIN + よりＶIN - の電圧の方が高く
なった場合について述べる。この場合、トランジスタＱ
１はオンし、トランジスタＱ２はオフする。すると、ト
ランジスタＱ１のコレクタに電流が流れ、トランジスタ
Ｑ４のコレクタ電流が流れると共に、トランジスタＱ２
がオフし、トランジスタＱ８はオフする。
なった場合について述べる。この場合、トランジスタＱ
１はオンし、トランジスタＱ２はオフする。すると、ト
ランジスタＱ１のコレクタに電流が流れ、トランジスタ
Ｑ４のコレクタ電流が流れると共に、トランジスタＱ２
がオフし、トランジスタＱ８はオフする。
【００２１】また、トランジスタＱ６のコレクタ電流は
トランジスタＱ９のベースに流れ、このトランジスタＱ
９をオンする。このため、出力ＶOUT は“Ｈ”レベルか
ら“Ｌ”レベルに変化する。
トランジスタＱ９のベースに流れ、このトランジスタＱ
９をオンする。このため、出力ＶOUT は“Ｈ”レベルか
ら“Ｌ”レベルに変化する。
【００２２】ここで、上述したように、ＶOUT とＶref
とを比較する。ＶOUT の電圧方が低くなったとき、ダイ
オードＤ１はオンしてダイオードＤ２はオフになる。こ
れにより、ダイオードＤ１の電流は、トランジスタＱ９
のコレクタへ流れる。しかし、立下がり時は立上がりと
違って、トランジスタＱ９のコレクタ電流能力が大き
い。このため、立下がりの応答時間は、ほとんど影響を
受けない。図２は、従来例のコンパレータ回路と上述し
た実施例のコンパレータ回路の、それぞれの応答特性を
示したものである。同図より、立下がりの応答特性はほ
とんど変わっていないが、立上がりの応答特性は１０倍
以上改善されていることがわかる。このように、ダイオ
ードによる簡単な回路を設けるだけで立上がりの応答特
性を改善することができる。
とを比較する。ＶOUT の電圧方が低くなったとき、ダイ
オードＤ１はオンしてダイオードＤ２はオフになる。こ
れにより、ダイオードＤ１の電流は、トランジスタＱ９
のコレクタへ流れる。しかし、立下がり時は立上がりと
違って、トランジスタＱ９のコレクタ電流能力が大き
い。このため、立下がりの応答時間は、ほとんど影響を
受けない。図２は、従来例のコンパレータ回路と上述し
た実施例のコンパレータ回路の、それぞれの応答特性を
示したものである。同図より、立下がりの応答特性はほ
とんど変わっていないが、立上がりの応答特性は１０倍
以上改善されていることがわかる。このように、ダイオ
ードによる簡単な回路を設けるだけで立上がりの応答特
性を改善することができる。
【００２３】尚、この発明は、上述した実施例にのみ限
られるものではない。例えば、各トラジスタの極性を逆
にした、ＮＰＮトランジスタ入力差動段コンパレータ回
路にも当然適用できるものである。
られるものではない。例えば、各トラジスタの極性を逆
にした、ＮＰＮトランジスタ入力差動段コンパレータ回
路にも当然適用できるものである。
【００２４】
【発明の効果】以上のようにこの発明によれば、負荷抵
抗ＲL を大きくした場合に於いても、簡単な付加回路の
みで電流値をほとんど増加させずに応答特性を改善する
ことのできるコンパレータ回路を提供することができ
る。
抗ＲL を大きくした場合に於いても、簡単な付加回路の
みで電流値をほとんど増加させずに応答特性を改善する
ことのできるコンパレータ回路を提供することができ
る。
【図１】この発明に係るコンパレータ回路の一実施例を
示す回路構成図である。
示す回路構成図である。
【図２】従来例のコンパレータ回路とこの発明の実施例
のコンパレータ回路の応答特性を示した図である。
のコンパレータ回路の応答特性を示した図である。
【図３】従来のコンパレータ回路を示す回路構成図であ
る。
る。
【符号の説明】 Ｑ１、Ｑ２、Ｑ５、Ｑ６、Ｑ７、Ｑ１０…ＰＮＰトラン
ジスタ、Ｑ３、Ｑ４、Ｑ８、Ｑ９…ＮＰＮトランジス
タ、Ｄ１、Ｄ２…ダイオード、Ｖref …電圧源、Ｉref
…電流源、ＶCC、ＶDD…電源、ＲL …負荷抵抗。
ジスタ、Ｑ３、Ｑ４、Ｑ８、Ｑ９…ＮＰＮトランジス
タ、Ｄ１、Ｄ２…ダイオード、Ｖref …電圧源、Ｉref
…電流源、ＶCC、ＶDD…電源、ＲL …負荷抵抗。
Claims (1)
- 【請求項１】 差動増幅回路と、この差動増幅回路に接
続されたカレントミラー回路と、このカレントミラー回
路に接続された出力回路と、この出力回路及び上記差動
増幅回路に接続されたスイッチング手段と、電流源とか
ら成る差動コンパレータ回路に於いて、 上記スイッチング手段に並設されてこのスイッチング手
段とカレントミラー回路を構成するスイッチングトラン
ジスタと、 このスイッチングトランジスタのコレクタにアノード
が、上記出力回路の出力端にカソードが接続された第１
のダイオードと、 上記スイッチングトランジスタのコレクタにアノードが
接続された第２のダイオードと、 この第２のダイオードのカソードと接地電位間に接続さ
れた定電圧源とを具備することを特徴とするコンパレー
タ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10673192A JPH05304447A (ja) | 1992-04-24 | 1992-04-24 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10673192A JPH05304447A (ja) | 1992-04-24 | 1992-04-24 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304447A true JPH05304447A (ja) | 1993-11-16 |
Family
ID=14441085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10673192A Withdrawn JPH05304447A (ja) | 1992-04-24 | 1992-04-24 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05304447A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221224B2 (en) | 2004-04-08 | 2007-05-22 | Denso Corporation | Differential amplifier circuit |
-
1992
- 1992-04-24 JP JP10673192A patent/JPH05304447A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7221224B2 (en) | 2004-04-08 | 2007-05-22 | Denso Corporation | Differential amplifier circuit |
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