JPH05307482A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH05307482A JPH05307482A JP11188292A JP11188292A JPH05307482A JP H05307482 A JPH05307482 A JP H05307482A JP 11188292 A JP11188292 A JP 11188292A JP 11188292 A JP11188292 A JP 11188292A JP H05307482 A JPH05307482 A JP H05307482A
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- 238000000034 method Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
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Abstract
(57)【要約】
【目的】 主記憶リード処理パイプとデータ処理パイプ
のステージ段数を同一にする。 【構成】 パイプライン制御方式で命令を幾つかのステ
ージに分割して実行するマイクロプロセッサの、データ
処理パイプにステージ段数を合わせるための疑似ステー
ジを設けており、これにより主記憶リード処理パイプと
データ処理パイプのステージ段数を等しくしている。
のステージ段数を同一にする。 【構成】 パイプライン制御方式で命令を幾つかのステ
ージに分割して実行するマイクロプロセッサの、データ
処理パイプにステージ段数を合わせるための疑似ステー
ジを設けており、これにより主記憶リード処理パイプと
データ処理パイプのステージ段数を等しくしている。
Description
【０００１】
【産業上の利用分野】本発明は、命令の実行を幾つかの
ステージに分割して行うパイプライン制御方式のマイク
ロプロセッサに関する。
ステージに分割して行うパイプライン制御方式のマイク
ロプロセッサに関する。
【０００２】
【従来の技術】主記憶リード処理パイプ（以下ＭＡＣパ
イプという。）とデータ処理パイプ（以下ＥＸＥパイプ
という。）とを備え、パイプライン制御方式（時間的並
列処理）でデータの処理を行うマイクロプロセッサが従
来から使用されている。このようなマイクロプロセッサ
で、主記憶リード処理パイプは、主記憶アクセスを行う
ための実効アドレス計算をするステージと、実効アドレ
スを物理アドレスに変換するステージと、変換した物理
アドレス上のデータをキャシュまたは主記憶から読みだ
しリードバッファへ格納するステージと、リードデータ
をリードバッファから汎用レジスタへ格納するステージ
から構成されている。また、ＥＸＥパイプは、演算に必
要なオペランドを汎用レジスタから読み出すステージ
と、演算を実行するステージと、演算した結果を汎用レ
ジスタに格納するステージで構成されている。
イプという。）とデータ処理パイプ（以下ＥＸＥパイプ
という。）とを備え、パイプライン制御方式（時間的並
列処理）でデータの処理を行うマイクロプロセッサが従
来から使用されている。このようなマイクロプロセッサ
で、主記憶リード処理パイプは、主記憶アクセスを行う
ための実効アドレス計算をするステージと、実効アドレ
スを物理アドレスに変換するステージと、変換した物理
アドレス上のデータをキャシュまたは主記憶から読みだ
しリードバッファへ格納するステージと、リードデータ
をリードバッファから汎用レジスタへ格納するステージ
から構成されている。また、ＥＸＥパイプは、演算に必
要なオペランドを汎用レジスタから読み出すステージ
と、演算を実行するステージと、演算した結果を汎用レ
ジスタに格納するステージで構成されている。
【０００３】
【発明の解決しようとする課題】このような従来のマイ
クロプロセッサでは、ＭＡＣパイプとＥＸＥパイプのス
テージ段数が異なるため、結果として命令の実行が遅れ
てしまうという問題があった。
クロプロセッサでは、ＭＡＣパイプとＥＸＥパイプのス
テージ段数が異なるため、結果として命令の実行が遅れ
てしまうという問題があった。
【０００４】図３はこの従来のマイクロプロセッサによ
るパイプライン制御の様子を表わしたものである。この
図で（イ）はＭＡＣパイプ命令Ａを、（ロ）はＥＸＥパ
イプ命令を、また（ハ）はＭＡＣパイプ命令Ｂをそれぞ
れ表わしている。また、図中“Ｄ”は主記憶アクセス命
令デコードステージ（ＭＤステージ）を、“Ａ”は主記
憶アクセスの実効アドレス計算ステージ（ＭＡステー
ジ）を、“Ｔ”は実効アドレスを物理アドレスに変換す
るステージ（ＭＴステージ）を、“Ｏ”はリードデータ
をキャッシュまたは主記憶から読み出しリードバッファ
に格納するステージ（ＭＯステージ）を、また“Ｗ”は
リードバッファのリードデータを汎用レジスタに格納す
るステージ（ＭＷステージ）をそれぞれ表わしている。
るパイプライン制御の様子を表わしたものである。この
図で（イ）はＭＡＣパイプ命令Ａを、（ロ）はＥＸＥパ
イプ命令を、また（ハ）はＭＡＣパイプ命令Ｂをそれぞ
れ表わしている。また、図中“Ｄ”は主記憶アクセス命
令デコードステージ（ＭＤステージ）を、“Ａ”は主記
憶アクセスの実効アドレス計算ステージ（ＭＡステー
ジ）を、“Ｔ”は実効アドレスを物理アドレスに変換す
るステージ（ＭＴステージ）を、“Ｏ”はリードデータ
をキャッシュまたは主記憶から読み出しリードバッファ
に格納するステージ（ＭＯステージ）を、また“Ｗ”は
リードバッファのリードデータを汎用レジスタに格納す
るステージ（ＭＷステージ）をそれぞれ表わしている。
【０００５】この図に示したように従来のマイクロプロ
セッサでは、ＥＸＥパイプとＭＡＣパイプのステージ段
数が異なっている。このため、主記憶からのデータの取
り出しを行うＭＡＣパイプ命令Ａを発行した後に、取り
出したデータを使用し演算を行うＥＸＥパイプ命令を発
行しようとした場合、ＭＡＣパイプ命令Ａで主記憶から
のデータの読み出しが終了し、読み出したデータをＥＸ
Ｅパイプ側に転送できるまで（図３中のＭＯステージの
完了まで）の間、ＥＸＥパイプ命令の演算実行（図３中
のＥＯステージ）を行うことができない。このため、命
令発行制御部でＥＸＥパイプ命令の発行にステージ待ち
が入り、結果的にＥＸＥパイプ命令の実行が１ステージ
分Ｓだけ遅れてしまい、それ以降のＭＡＣパイプ命令Ｂ
も同様に発行が遅れてしまうという問題点があった。
セッサでは、ＥＸＥパイプとＭＡＣパイプのステージ段
数が異なっている。このため、主記憶からのデータの取
り出しを行うＭＡＣパイプ命令Ａを発行した後に、取り
出したデータを使用し演算を行うＥＸＥパイプ命令を発
行しようとした場合、ＭＡＣパイプ命令Ａで主記憶から
のデータの読み出しが終了し、読み出したデータをＥＸ
Ｅパイプ側に転送できるまで（図３中のＭＯステージの
完了まで）の間、ＥＸＥパイプ命令の演算実行（図３中
のＥＯステージ）を行うことができない。このため、命
令発行制御部でＥＸＥパイプ命令の発行にステージ待ち
が入り、結果的にＥＸＥパイプ命令の実行が１ステージ
分Ｓだけ遅れてしまい、それ以降のＭＡＣパイプ命令Ｂ
も同様に発行が遅れてしまうという問題点があった。
【０００６】そこで本発明の目的は、ＭＡＣパイプとＥ
ＸＥパイプのステージ段数を同一にしたマイクロプロセ
ッサを提供することにある。
ＸＥパイプのステージ段数を同一にしたマイクロプロセ
ッサを提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）主記憶からの読み出しを行うための実効アド
レス計算を主記憶処理部で行うステージと、実効アドレ
スを物理アドレスに変換するステージと、キャシュまた
は主記憶からデータを読み出しこのリードデータをリー
ドバッファ部へ格納するステージと、リードバッファ部
へ格納された前記リードデータを汎用レジスタに書き込
むステージとによって構成されるＭＡＣパイプと、
（ロ）ステージ段数を合わせるための疑似ステージと、
算術論理演算処理対象となるオペランドを汎用レジスタ
部またはリードバッファ部から読みだし演算処理実効部
に送出するステージと、このオペランドを用いて演算処
理実効部で演算処理を行うステージと、この演算処理の
結果を汎用レジスタに書き込むステージによって構成さ
れ主記憶リード処理パイプとステージ段数が等しくなる
ように調整されたＥＸＥパイプとをマイクロプロセッサ
に具備させる。
は、（イ）主記憶からの読み出しを行うための実効アド
レス計算を主記憶処理部で行うステージと、実効アドレ
スを物理アドレスに変換するステージと、キャシュまた
は主記憶からデータを読み出しこのリードデータをリー
ドバッファ部へ格納するステージと、リードバッファ部
へ格納された前記リードデータを汎用レジスタに書き込
むステージとによって構成されるＭＡＣパイプと、
（ロ）ステージ段数を合わせるための疑似ステージと、
算術論理演算処理対象となるオペランドを汎用レジスタ
部またはリードバッファ部から読みだし演算処理実効部
に送出するステージと、このオペランドを用いて演算処
理実効部で演算処理を行うステージと、この演算処理の
結果を汎用レジスタに書き込むステージによって構成さ
れ主記憶リード処理パイプとステージ段数が等しくなる
ように調整されたＥＸＥパイプとをマイクロプロセッサ
に具備させる。
【０００８】すなわち、請求項１記載の発明ではＥＸＥ
パイプにステージ段数を合わせるための疑似ステージを
設け、これによりＭＡＣパイプとＥＸＥパイプの段数を
合わせることにしている。
パイプにステージ段数を合わせるための疑似ステージを
設け、これによりＭＡＣパイプとＥＸＥパイプの段数を
合わせることにしている。
【０００９】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１０】図１は本発明の一実施例におけるマイクロ
プロセッサの要部を表わしたものである。このマイクロ
プロセッサはソフト命令の供給を受ける命令発行制御部
１１を備えている。命令発行制御部１１はソフト命令の
供給を受けると、この解析を行う。そして、算術論理演
算が必要とされる場合には算術論理演算命令デコードス
テージ（ＥＤステージ）を実行し、ＥＸＥパイプ命令信
号線１２を介してＥＸＥパイプ１３に対して発行する。
ここでＥＸＥパイプ１３は、ステージ段数を合わせるた
めの擬似ステージ（ＥＡステージ）、演算対象オペラン
ドの読み出しステージ（ＥＴステージ）、演算実行ステ
ージ（ＥＯステージ）および演算結果の書き込みステー
ジ（ＥＷステージ）をそれぞれ制御するためのものであ
る。
プロセッサの要部を表わしたものである。このマイクロ
プロセッサはソフト命令の供給を受ける命令発行制御部
１１を備えている。命令発行制御部１１はソフト命令の
供給を受けると、この解析を行う。そして、算術論理演
算が必要とされる場合には算術論理演算命令デコードス
テージ（ＥＤステージ）を実行し、ＥＸＥパイプ命令信
号線１２を介してＥＸＥパイプ１３に対して発行する。
ここでＥＸＥパイプ１３は、ステージ段数を合わせるた
めの擬似ステージ（ＥＡステージ）、演算対象オペラン
ドの読み出しステージ（ＥＴステージ）、演算実行ステ
ージ（ＥＯステージ）および演算結果の書き込みステー
ジ（ＥＷステージ）をそれぞれ制御するためのものであ
る。
【００１１】また、ソフト命令の解析の結果として主記
憶アクセス命令が必要である場合、命令発行制御部１１
は主記憶アクセス命令デコードステージ（ＭＤステー
ジ）を実行し、ＭＡＣパイプ命令信号線１４を介して主
記憶リード処理パイプ１５に対して発行する。ここで主
記憶リード処理パイプ１４は、主記憶アクセスの実効ア
ドレス計算ステージ（ＭＡステージ）、実効アドレスを
物理アドレスに変換するステージ（ＭＴステージ）、リ
ードデータをキャッシュまたは主記憶から読み出しリー
ドバッファ１６に格納するステージ（ＭＯステージ）お
よびリードバッファ１６のリードデータを汎用レジスタ
部１８に格納するステージ（ＭＷステージ）をそれぞれ
を制御するためのものである。
憶アクセス命令が必要である場合、命令発行制御部１１
は主記憶アクセス命令デコードステージ（ＭＤステー
ジ）を実行し、ＭＡＣパイプ命令信号線１４を介して主
記憶リード処理パイプ１５に対して発行する。ここで主
記憶リード処理パイプ１４は、主記憶アクセスの実効ア
ドレス計算ステージ（ＭＡステージ）、実効アドレスを
物理アドレスに変換するステージ（ＭＴステージ）、リ
ードデータをキャッシュまたは主記憶から読み出しリー
ドバッファ１６に格納するステージ（ＭＯステージ）お
よびリードバッファ１６のリードデータを汎用レジスタ
部１８に格納するステージ（ＭＷステージ）をそれぞれ
を制御するためのものである。
【００１２】ＥＸＥパイプ１３のＥＴステージ実行制御
信号としてのＥＸＥパイプ汎用レジスタリード信号線２
１は、演算対象のオペランドとして汎用レジスタ部１８
の読み出しを行う。汎用レジスタ部１８から読み出され
たデータは、ＥＸＥパイプオペランドデータ線２２によ
り演算処理の片方のオペランドとして演算処理部２３に
入力される。もう片方の演算対象オペランドは、リード
バッファ１６に格納されているキャッシュ、または主記
憶からのデータをリードデータ線２４を介し汎用レジス
タ部１８をバイパスしＥＸＥパイプ側に送出するための
内部バス２６から入力される。入力されたリードバッフ
ァ１６のデータと汎用レジスタ１８のデータとは、ＥＸ
Ｅパイプ１３のＥＯステージ実行制御信号として演算指
示信号線２７で示される内容に従って演算処理部２３で
演算処理される。
信号としてのＥＸＥパイプ汎用レジスタリード信号線２
１は、演算対象のオペランドとして汎用レジスタ部１８
の読み出しを行う。汎用レジスタ部１８から読み出され
たデータは、ＥＸＥパイプオペランドデータ線２２によ
り演算処理の片方のオペランドとして演算処理部２３に
入力される。もう片方の演算対象オペランドは、リード
バッファ１６に格納されているキャッシュ、または主記
憶からのデータをリードデータ線２４を介し汎用レジス
タ部１８をバイパスしＥＸＥパイプ側に送出するための
内部バス２６から入力される。入力されたリードバッフ
ァ１６のデータと汎用レジスタ１８のデータとは、ＥＸ
Ｅパイプ１３のＥＯステージ実行制御信号として演算指
示信号線２７で示される内容に従って演算処理部２３で
演算処理される。
【００１３】演算処理部２３の演算結果は、演算結果デ
ータ線２８により汎用レジスタ部１８に入力され、ＥＸ
Ｅパイプ１３のＥＷステージ実行制御信号としてＥＸＥ
パイプ汎用レジスタライト信号線２９で示される場所に
書き込まれる。主記憶処理部３０は、ＭＡＣパイプ１５
におけるＭＡステージ実行制御信号としてアドレス計算
指示信号３１の指示により主記憶リードに必要な実効ア
ドレス計算を行い、ＭＡＣパイプ１５のＭＴステージに
おいてＭＡステージで計算された実効アドレスを物理ア
ドレスに変換する。そして、変換された物理アドレスに
よってＭＯステージでキャッシュ、または主記憶からリ
ードデータを読み出し、リードバッファ１６に格納す
る。リードバッファ１６から読み出されたデータはリー
ドデータ線２４を介して汎用レジスタ部１８に入力さ
れ、ＭＷステージ実行制御信号としてＭＡＣパイプ汎用
レジスタライト信号線３２が示す場所に書き込まれる。
ータ線２８により汎用レジスタ部１８に入力され、ＥＸ
Ｅパイプ１３のＥＷステージ実行制御信号としてＥＸＥ
パイプ汎用レジスタライト信号線２９で示される場所に
書き込まれる。主記憶処理部３０は、ＭＡＣパイプ１５
におけるＭＡステージ実行制御信号としてアドレス計算
指示信号３１の指示により主記憶リードに必要な実効ア
ドレス計算を行い、ＭＡＣパイプ１５のＭＴステージに
おいてＭＡステージで計算された実効アドレスを物理ア
ドレスに変換する。そして、変換された物理アドレスに
よってＭＯステージでキャッシュ、または主記憶からリ
ードデータを読み出し、リードバッファ１６に格納す
る。リードバッファ１６から読み出されたデータはリー
ドデータ線２４を介して汎用レジスタ部１８に入力さ
れ、ＭＷステージ実行制御信号としてＭＡＣパイプ汎用
レジスタライト信号線３２が示す場所に書き込まれる。
【００１４】このような構成のマイクロプロセッサで、
主記憶からデータを読み出して汎用レジスタ部１８に書
き込むＭＡＣパイプ命令Ａと、このＭＡＣパイプ命令Ａ
の後に続きＭＡＣパイプ命令Ａによって読み出されたデ
ータを第１オペランドとし、汎用レジスタ部１８から読
んだデータを第２オペランドとして加算を行い、汎用レ
ジスタ部１８に書き込むＥＸＥパイプ命令と、更に後続
でＭＡＣパイプ命令Ｂを実行するソフト命令とが命令発
行制御部１６に供給された場合の動作について図２と共
に説明する。
主記憶からデータを読み出して汎用レジスタ部１８に書
き込むＭＡＣパイプ命令Ａと、このＭＡＣパイプ命令Ａ
の後に続きＭＡＣパイプ命令Ａによって読み出されたデ
ータを第１オペランドとし、汎用レジスタ部１８から読
んだデータを第２オペランドとして加算を行い、汎用レ
ジスタ部１８に書き込むＥＸＥパイプ命令と、更に後続
でＭＡＣパイプ命令Ｂを実行するソフト命令とが命令発
行制御部１６に供給された場合の動作について図２と共
に説明する。
【００１５】なお、図２で（イ）はＭＡＣパイプ命令Ａ
を、（ロ）はＥＸＥパイプ命令を、また（ハ）はＭＡＣ
パイプ命令Ｂをそれぞれ表わしている。また、図中
“Ｄ”等の符号は図３で説明したものと同様である。
を、（ロ）はＥＸＥパイプ命令を、また（ハ）はＭＡＣ
パイプ命令Ｂをそれぞれ表わしている。また、図中
“Ｄ”等の符号は図３で説明したものと同様である。
【００１６】命令発行制御部１１はソフト命令の供給を
受けると、これを解析しＭＤステージを実行し、最初に
ＭＡＣパイプ命令ＡをＭＡＣパイプ１５に対して発行す
る。ＭＡＣパイプ命令ＡがＭＡステージの実行中に命令
発行制御部１１はＥＤステージを実行する。そして、Ｍ
ＡＣパイプ命令ＡがＭＴステージに移るタイミングでＥ
ＸＥパイプ命令をＥＸＥパイプ１３に対して発行し、同
時にＭＡＣパイプ命令ＢをＭＡＣパイプ１５に対して発
行する。
受けると、これを解析しＭＤステージを実行し、最初に
ＭＡＣパイプ命令ＡをＭＡＣパイプ１５に対して発行す
る。ＭＡＣパイプ命令ＡがＭＡステージの実行中に命令
発行制御部１１はＥＤステージを実行する。そして、Ｍ
ＡＣパイプ命令ＡがＭＴステージに移るタイミングでＥ
ＸＥパイプ命令をＥＸＥパイプ１３に対して発行し、同
時にＭＡＣパイプ命令ＢをＭＡＣパイプ１５に対して発
行する。
【００１７】最初に主記憶からのデータ読出命令のＭＡ
Ｃパイプ命令ＡがＭＡＣパイプ命令信号線１４を介して
ＭＡＣパイプ１５に対して発行される。ＭＡＣパイプ１
５のＭＡステージでは、主記憶から読み出すデータの実
効アドレス計算がアドレス計算指示信号３１の指示によ
って主記憶演算処理部３０で行われる。そしてＭＴステ
ージにおいて、前のＭＡステージでアドレス計算された
実行アドレスを物理アドレスに変換し、この変換された
物理アドレスでリードデータをキャッシュまたは、主記
憶から読み出し、ＭＯステージにてリードバッファ１６
に格納する。この後、ＭＷステージにおいてリードバッ
ファ１６のデータをリードデータ線２４を介して汎用レ
ジスタ部１８へＭＡＣパイプ汎用レジスタライト信号線
３２による指示で格納する。
Ｃパイプ命令ＡがＭＡＣパイプ命令信号線１４を介して
ＭＡＣパイプ１５に対して発行される。ＭＡＣパイプ１
５のＭＡステージでは、主記憶から読み出すデータの実
効アドレス計算がアドレス計算指示信号３１の指示によ
って主記憶演算処理部３０で行われる。そしてＭＴステ
ージにおいて、前のＭＡステージでアドレス計算された
実行アドレスを物理アドレスに変換し、この変換された
物理アドレスでリードデータをキャッシュまたは、主記
憶から読み出し、ＭＯステージにてリードバッファ１６
に格納する。この後、ＭＷステージにおいてリードバッ
ファ１６のデータをリードデータ線２４を介して汎用レ
ジスタ部１８へＭＡＣパイプ汎用レジスタライト信号線
３２による指示で格納する。
【００１８】次に、ＥＸＥパイプ命令が命令発行制御部
１１からＥＸＥパイプ命令信号線１２を介し、ＭＡＣパ
イプ命令Ａが、ＭＡステージ終了と同時にＥＸＥパイプ
１３に発行される。ＥＸＥパイプ１３は、ＥＡステージ
での動作はなく、ＥＴステージにて演算処理部２３の第
２オペランドとなる汎用レジスタ部１８の読み出しをＥ
ＸＥパイプ汎用レジスタリード信号線２１により行う。
そして、同時に第１オペランドとなるキャッシュ、また
は主記憶からのデータをリードバッファ１６から汎用レ
ジスタ部１８に書き込むタイミングで、内部バスＡ２６
を介して演算処理部２３に入力する。ＥＯステージで
は、汎用レジスタ部１８からＥＸＥパイプオペランドデ
ータ線２２を介して読み出されたデータと、内部バスＡ
２６を介して入力されたデータを演算指示信号線２７の
加算動作指示により演算処理部２３にて加算を行う。そ
して、ＥＷステージでは演算処理部２３の演算結果を演
算結果データ線２８を介して汎用レジスタ部１８に送
り、ＥＸＥパイプ汎用レジスタライト信号線２９によっ
て書き込みを行う。このとき、内部バスＡ２６を使用す
ることで ＭＡＣパイプ命令ＡのＭＷステージとＥＸＥ
パイプ命令のＥＯステージとが同一タイミングで実行可
能となる。
１１からＥＸＥパイプ命令信号線１２を介し、ＭＡＣパ
イプ命令Ａが、ＭＡステージ終了と同時にＥＸＥパイプ
１３に発行される。ＥＸＥパイプ１３は、ＥＡステージ
での動作はなく、ＥＴステージにて演算処理部２３の第
２オペランドとなる汎用レジスタ部１８の読み出しをＥ
ＸＥパイプ汎用レジスタリード信号線２１により行う。
そして、同時に第１オペランドとなるキャッシュ、また
は主記憶からのデータをリードバッファ１６から汎用レ
ジスタ部１８に書き込むタイミングで、内部バスＡ２６
を介して演算処理部２３に入力する。ＥＯステージで
は、汎用レジスタ部１８からＥＸＥパイプオペランドデ
ータ線２２を介して読み出されたデータと、内部バスＡ
２６を介して入力されたデータを演算指示信号線２７の
加算動作指示により演算処理部２３にて加算を行う。そ
して、ＥＷステージでは演算処理部２３の演算結果を演
算結果データ線２８を介して汎用レジスタ部１８に送
り、ＥＸＥパイプ汎用レジスタライト信号線２９によっ
て書き込みを行う。このとき、内部バスＡ２６を使用す
ることで ＭＡＣパイプ命令ＡのＭＷステージとＥＸＥ
パイプ命令のＥＯステージとが同一タイミングで実行可
能となる。
【００１９】次にＭＡＣパイプ命令Ｂが、命令発行制御
部１１からＭＡＣパイプ命令信号線１４を介して先行の
ＥＸＥパイプ命令と同時に発行され、ＭＡＣパイプ１５
でその処理が行われる。従来ではこのとき、図３に示し
たように内部バスＡを使用してもＥＸＥパイプ１３とＭ
ＡＣパイプ１５とのステージ段数を合わせるための擬似
ステージＥＡが存在していない。このため、演算に必要
な第１オペランドがリードバッファ１６に格納されてい
ないことにより、命令発行制御部１１からのＥＸＥパイ
プ命令が第１オペランド確定待ちによる１ステージ分の
発行の遅れを生じさせてしまう。この結果として、図３
（ハ）に示したように後続のＭＡＣパイプ命令Ｂの発行
も１ステージ分発行の遅れが出てしまうという問題があ
った。
部１１からＭＡＣパイプ命令信号線１４を介して先行の
ＥＸＥパイプ命令と同時に発行され、ＭＡＣパイプ１５
でその処理が行われる。従来ではこのとき、図３に示し
たように内部バスＡを使用してもＥＸＥパイプ１３とＭ
ＡＣパイプ１５とのステージ段数を合わせるための擬似
ステージＥＡが存在していない。このため、演算に必要
な第１オペランドがリードバッファ１６に格納されてい
ないことにより、命令発行制御部１１からのＥＸＥパイ
プ命令が第１オペランド確定待ちによる１ステージ分の
発行の遅れを生じさせてしまう。この結果として、図３
（ハ）に示したように後続のＭＡＣパイプ命令Ｂの発行
も１ステージ分発行の遅れが出てしまうという問題があ
った。
【００２０】しかしながら、本発明の実施例ではＥＸＥ
パイプ１３に擬似ステージとしてのＥＡステージを追加
しているので、ＥＸＥパイプ命令を遅らせずに発行する
ことができる。すなわち、図２（ハ）に示したように後
続のＭＡＣパイプ命令Ｂを従来よりも１ステージ分だけ
早く発行することができる。
パイプ１３に擬似ステージとしてのＥＡステージを追加
しているので、ＥＸＥパイプ命令を遅らせずに発行する
ことができる。すなわち、図２（ハ）に示したように後
続のＭＡＣパイプ命令Ｂを従来よりも１ステージ分だけ
早く発行することができる。
【００２１】
【発明の効果】以上説明したように本発明では、ＥＸＥ
パイプ側にＭＡＣパイプのステージ段数を合わせるため
の擬似ステージを追加した。このため、主記憶読み出し
のＭＡＣパイプ命令発行後、後続のＥＸＥパイプ命令
が、読み出したデータを使用して演算を行う命令の発行
時に、主記憶データの読み出し確定待ちによるＥＸＥパ
イプ命令のステージ待ちを無くすことができ、後続のパ
イプ命令を速やかに発行することができるので、マイク
ロプロセッサの性能の向上を図ることができるという効
果がある。
パイプ側にＭＡＣパイプのステージ段数を合わせるため
の擬似ステージを追加した。このため、主記憶読み出し
のＭＡＣパイプ命令発行後、後続のＥＸＥパイプ命令
が、読み出したデータを使用して演算を行う命令の発行
時に、主記憶データの読み出し確定待ちによるＥＸＥパ
イプ命令のステージ待ちを無くすことができ、後続のパ
イプ命令を速やかに発行することができるので、マイク
ロプロセッサの性能の向上を図ることができるという効
果がある。
【図１】本発明の一実施例におけるマイクロプロセッサ
の要部を示すブロック図である。
の要部を示すブロック図である。
【図２】本実施例におけるマイクロプロセッサのパイプ
ライン制御方式を示すタイミング図である。
ライン制御方式を示すタイミング図である。
【図３】従来のマイクロプロセッサのパイプライン制御
方式を示すタイミング図である。
方式を示すタイミング図である。
１１ 命令発行制御部 １３ ＥＸＥパイプ １５ ＭＡＣパイプ １６ リードバッファ １８ 汎用レジスタ部 ２３ 演算処理部 ３０ 主記憶処理部
Claims (1)
- 【請求項１】 主記憶からの読み出しを行うための実効
アドレス計算を主記憶処理部で行うステージと、前記実
効アドレスを物理アドレスに変換するステージと、キャ
シュまたは主記憶からデータを読み出しこのリードデー
タをリードバッファ部へ格納するステージと、前記リー
ドバッファ部へ格納された前記リードデータを汎用レジ
スタに書き込むステージとによって構成される主記憶リ
ード処理パイプと、 ステージ段数を合わせるための疑似ステージと、算術論
理演算処理対象となるオペランドを前記汎用レジスタ部
または前記リードバッファ部から読みだし演算処理実効
部に送出するステージと、このオペランドを用いて前記
演算処理実効部で演算処理を行うステージと、この演算
処理の結果を前記汎用レジスタに書き込むステージによ
って構成され前記主記憶リード処理パイプとステージ段
数が等しくなるように調整されたデータ処理パイプとを
具備することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111882A JP2806690B2 (ja) | 1992-04-30 | 1992-04-30 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111882A JP2806690B2 (ja) | 1992-04-30 | 1992-04-30 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307482A true JPH05307482A (ja) | 1993-11-19 |
| JP2806690B2 JP2806690B2 (ja) | 1998-09-30 |
Family
ID=14572519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111882A Expired - Lifetime JP2806690B2 (ja) | 1992-04-30 | 1992-04-30 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806690B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710872A (en) * | 1980-06-25 | 1982-01-20 | Fujitsu Ltd | Instruction control device |
-
1992
- 1992-04-30 JP JP4111882A patent/JP2806690B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710872A (en) * | 1980-06-25 | 1982-01-20 | Fujitsu Ltd | Instruction control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2806690B2 (ja) | 1998-09-30 |
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