JPH05307600A - データの読込及び読出回路 - Google Patents
データの読込及び読出回路Info
- Publication number
- JPH05307600A JPH05307600A JP4353515A JP35351592A JPH05307600A JP H05307600 A JPH05307600 A JP H05307600A JP 4353515 A JP4353515 A JP 4353515A JP 35351592 A JP35351592 A JP 35351592A JP H05307600 A JPH05307600 A JP H05307600A
- Authority
- JP
- Japan
- Prior art keywords
- lines
- data
- bit
- bits
- address lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/60—Rotation of whole images or parts thereof
- G06T3/606—Rotation of whole images or parts thereof by memory addressing or mapping
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Engineering & Computer Science (AREA)
- Image Processing (AREA)
- Memory System (AREA)
- Editing Of Facsimile Originals (AREA)
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 １６×１６ビット画像を９０度の倍数だけ回
転させる際に利用されるアドレスライン数を減少させ
る。 【構成】 画像は４×４ビットのブロックに分割され
る。ライン０及び１で示される最下位の２つのアドレス
ラインはＲＡＭ０、４、８及び１２によって、共有でき
る。同様に、これらの２つの最下位ラインは、それぞれ
４つのＲＡＭによって共有される。従って、８つのアド
レスラインが必要とされる。ライン２及び３で示される
２つの有効アドレスラインは、ＲＡＭ０〜３によって共
有される。同様にして、８つのラインが必要とされる。
従って、メモリを完全にアドレス指定するために全部で
１６のラインが必要となる。
転させる際に利用されるアドレスライン数を減少させ
る。 【構成】 画像は４×４ビットのブロックに分割され
る。ライン０及び１で示される最下位の２つのアドレス
ラインはＲＡＭ０、４、８及び１２によって、共有でき
る。同様に、これらの２つの最下位ラインは、それぞれ
４つのＲＡＭによって共有される。従って、８つのアド
レスラインが必要とされる。ライン２及び３で示される
２つの有効アドレスラインは、ＲＡＭ０〜３によって共
有される。同様にして、８つのラインが必要とされる。
従って、メモリを完全にアドレス指定するために全部で
１６のラインが必要となる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル画像処理の分
野に属し、特にディジタル画像を９０度の倍数だけ回転
させるための改良された回路に係る。
野に属し、特にディジタル画像を９０度の倍数だけ回転
させるための改良された回路に係る。
【０００２】
【従来技術】ディジタル画像を９０度の倍数だけ回転さ
せること、またはこれらの回転の鏡像を作成すること
は、頻繁に必要とされる。このような回転を特殊なハー
ドウェアを必要とせずに高速で行うための方法及び回路
は、米国特許出願第０７／４５３、７３８号及び米国特
許出願第０７／７２１、７９７号において詳説されてお
り、これらは本件に参考文献として組み入れられてい
る。
せること、またはこれらの回転の鏡像を作成すること
は、頻繁に必要とされる。このような回転を特殊なハー
ドウェアを必要とせずに高速で行うための方法及び回路
は、米国特許出願第０７／４５３、７３８号及び米国特
許出願第０７／７２１、７９７号において詳説されてお
り、これらは本件に参考文献として組み入れられてい
る。
【０００３】数的な例を挙げると、上記の方法は各４×
４ビットブロック内のビットの回転と全画像のブロック
の回転との加算として説明することができる。ブロック
内でビットを回転させるために、第１の４ビットワード
は４×４ビットバッファの第１ラインにロードされる。
次のワードは循環的に１ビット上昇回転され、バッファ
の第２ラインにロードされる。第３のワードは循環的に
２ビットシフトされ、バッファの第３ラインにロードさ
れる。さらに第４のワードは循環的に３ビットシフトさ
れ、バッファの第４ラインにロードされる。この時点に
おいて、原画像の鉛直ラインはバッファにおいても鉛直
ラインであるが、原画像の水平ラインはバッファ内では
対角方向ライン（斜めのライン）となる。
４ビットブロック内のビットの回転と全画像のブロック
の回転との加算として説明することができる。ブロック
内でビットを回転させるために、第１の４ビットワード
は４×４ビットバッファの第１ラインにロードされる。
次のワードは循環的に１ビット上昇回転され、バッファ
の第２ラインにロードされる。第３のワードは循環的に
２ビットシフトされ、バッファの第３ラインにロードさ
れる。さらに第４のワードは循環的に３ビットシフトさ
れ、バッファの第４ラインにロードされる。この時点に
おいて、原画像の鉛直ラインはバッファにおいても鉛直
ラインであるが、原画像の水平ラインはバッファ内では
対角方向ライン（斜めのライン）となる。
【０００４】バッファは４×１ビットデバイスから実行
されるので、各デバイスのいずれのビットも他のデバイ
スから独立にアドレス指定することができ、バッファ内
の１つのワード中の１つのビットは、メモリの４つのワ
ードの任意のビットにロードすることができ、またこれ
らから読み出すことができる。このため、バッファのビ
ットがバッファの対角線に平行な斜めのラインに沿って
アドレス指定され、１つの４ビットワードとして読み出
されると、バッファ中の対角方向ラインは出力では鉛直
ラインになる。対角方向ラインに沿ってビットへのアド
レス指定を続けると、バッファ中の鉛直ラインは出力で
は対角方向ラインになる。次に、出力の４ワードは、対
角方向のビットを水平ラインに整列させるようにシフト
される。このラインは初めは垂直ラインであったので、
４×４ビットブロックはこの時点で９０度の回転を完了
したことになる。画像内のブロックを回転させるため
に、簡単なアドレス指定アルゴリズムにより、原画像の
各ブロックをページバッファの正しいブロックに読み込
むことが可能になる。
されるので、各デバイスのいずれのビットも他のデバイ
スから独立にアドレス指定することができ、バッファ内
の１つのワード中の１つのビットは、メモリの４つのワ
ードの任意のビットにロードすることができ、またこれ
らから読み出すことができる。このため、バッファのビ
ットがバッファの対角線に平行な斜めのラインに沿って
アドレス指定され、１つの４ビットワードとして読み出
されると、バッファ中の対角方向ラインは出力では鉛直
ラインになる。対角方向ラインに沿ってビットへのアド
レス指定を続けると、バッファ中の鉛直ラインは出力で
は対角方向ラインになる。次に、出力の４ワードは、対
角方向のビットを水平ラインに整列させるようにシフト
される。このラインは初めは垂直ラインであったので、
４×４ビットブロックはこの時点で９０度の回転を完了
したことになる。画像内のブロックを回転させるため
に、簡単なアドレス指定アルゴリズムにより、原画像の
各ブロックをページバッファの正しいブロックに読み込
むことが可能になる。
【０００５】勿論、このアルゴリズムは大きなサイズへ
拡大することができるが、大きなサイズの場合、アドレ
スラインの数が大きくなる。例えば、１６×１ビットＲ
ＡＭデバイスにより実行される１６ライン×１６ビット
のバッファにおいては、６４本のアドレスラインが必要
となる。
拡大することができるが、大きなサイズの場合、アドレ
スラインの数が大きくなる。例えば、１６×１ビットＲ
ＡＭデバイスにより実行される１６ライン×１６ビット
のバッファにおいては、６４本のアドレスラインが必要
となる。
【０００６】
【発明が解決しようとする課題】参照特許に記載されて
いるように、この特許された方法は、データを原画像上
の２つの直交方向のうちの一方が対角方向になるように
循環シフトさせ、その対角方向が始めの方向から９０度
離れたラインになり、また始めの直交方向のうちの他方
が対角ラインになるようにデータを再構成する。更に、
循環シフトを実行し、第２の対角ラインが始めの方向か
ら９０度離れたラインになるように並べる。データの再
構成は、シフトされたデータをメモリデバイスから実行
されたバッファへ読み込み、また読み出すことにより行
われる。水平ラインに沿ってバッファへ直接書き込み、
それを読み出すときに再構成するか、あるいはバッファ
に書き込まれるときに再構成し、それを直接水平ライン
に読み出すか、のどちらかの選択性がある。説明を簡単
にするために、この出願の以下の説明においては、デー
タはバッファから読み出されている間に再構成されるこ
とにする。
いるように、この特許された方法は、データを原画像上
の２つの直交方向のうちの一方が対角方向になるように
循環シフトさせ、その対角方向が始めの方向から９０度
離れたラインになり、また始めの直交方向のうちの他方
が対角ラインになるようにデータを再構成する。更に、
循環シフトを実行し、第２の対角ラインが始めの方向か
ら９０度離れたラインになるように並べる。データの再
構成は、シフトされたデータをメモリデバイスから実行
されたバッファへ読み込み、また読み出すことにより行
われる。水平ラインに沿ってバッファへ直接書き込み、
それを読み出すときに再構成するか、あるいはバッファ
に書き込まれるときに再構成し、それを直接水平ライン
に読み出すか、のどちらかの選択性がある。説明を簡単
にするために、この出願の以下の説明においては、デー
タはバッファから読み出されている間に再構成されるこ
とにする。
【０００７】
【課題を解決するための手段】本発明は、２(n+m) ビッ
ト×２(n+m) ビットのデータブロックを水平ラインまた
は対角方向ラインに沿ってメモリデバイスへ読み込み、
またはメモリデバイスから読み出し、前記ブロックの変
換が一度に２n ビットずつ行われるデータの読込み及び
読出し回路であって、０から２n −１の番号で指定さ
れ、ｎ＋２ｍのアドレス入力をそれぞれ有すると共に２
(n+2m)ビットのデータをそれぞれ格納する２n 個のメモ
リデバイスを含み、前記２n 個のメモリデバイスはそれ
ぞれ２k 個のメモリデバイスのサブグループに区分され
ており、各サブグループのすべてのメモリデバイスのア
ドレスラインは、他のサブグループの他のどのメモリデ
バイスによっても共有されないｎ−ｋ個のアドレスライ
ンを共有し、かつ、すべてのサブグループのｉ番目のメ
モリデバイスは、他のいずれのメモリデバイスによって
も共有されないｋ個のアドレスラインを共有し、すべて
のメモリデバイスは２ｍ個のアドレスラインを共有し、
アドレスラインの総数が（ｎ−ｋ）２(n-k) ＋ｋ２k ＋
２ｍであることを特徴とする。
ト×２(n+m) ビットのデータブロックを水平ラインまた
は対角方向ラインに沿ってメモリデバイスへ読み込み、
またはメモリデバイスから読み出し、前記ブロックの変
換が一度に２n ビットずつ行われるデータの読込み及び
読出し回路であって、０から２n −１の番号で指定さ
れ、ｎ＋２ｍのアドレス入力をそれぞれ有すると共に２
(n+2m)ビットのデータをそれぞれ格納する２n 個のメモ
リデバイスを含み、前記２n 個のメモリデバイスはそれ
ぞれ２k 個のメモリデバイスのサブグループに区分され
ており、各サブグループのすべてのメモリデバイスのア
ドレスラインは、他のサブグループの他のどのメモリデ
バイスによっても共有されないｎ−ｋ個のアドレスライ
ンを共有し、かつ、すべてのサブグループのｉ番目のメ
モリデバイスは、他のいずれのメモリデバイスによって
も共有されないｋ個のアドレスラインを共有し、すべて
のメモリデバイスは２ｍ個のアドレスラインを共有し、
アドレスラインの総数が（ｎ−ｋ）２(n-k) ＋ｋ２k ＋
２ｍであることを特徴とする。
【０００８】
【作用】本発明はアドレス指定機能の周期性を利用する
ことにより、上例におけるアドレスラインの数を６４か
ら１６に減らす。つまり、バッファが４ビット×４ビッ
トのブロックへ分割されると、シフトされた画像データ
の再構成の際、各ブロックにおいてアクセスされるビッ
トのアドレスは同一のものになる。数的な例を挙げれ
ば、アドレス指定されるビットがＲＡＭ０のビット０、
ＲＡＭ１のビット１・・・、及びＲＡＭ１５のビット１
５であると仮定しよう。バッファ全体が４×４ビットの
ブロックに分割されると、最初にアクセスされるビット
の４つは、ＲＡＭ０のブロック０のビット０、ＲＡＭ４
のブロック１のビット０、ＲＡＭ８のブロック２のビッ
ト０、ＲＡＭ１２のブロック３のビット０となる。この
ビット（この場合には０ビット）は、各４×４ビットブ
ロックにおいて同一であるので、同一の２ビットアドレ
スライン（これは最下位の２つのアドレスラインである
ことがわかる）を４つのＲＡＭの各々に用いることがで
きる。
ことにより、上例におけるアドレスラインの数を６４か
ら１６に減らす。つまり、バッファが４ビット×４ビッ
トのブロックへ分割されると、シフトされた画像データ
の再構成の際、各ブロックにおいてアクセスされるビッ
トのアドレスは同一のものになる。数的な例を挙げれ
ば、アドレス指定されるビットがＲＡＭ０のビット０、
ＲＡＭ１のビット１・・・、及びＲＡＭ１５のビット１
５であると仮定しよう。バッファ全体が４×４ビットの
ブロックに分割されると、最初にアクセスされるビット
の４つは、ＲＡＭ０のブロック０のビット０、ＲＡＭ４
のブロック１のビット０、ＲＡＭ８のブロック２のビッ
ト０、ＲＡＭ１２のブロック３のビット０となる。この
ビット（この場合には０ビット）は、各４×４ビットブ
ロックにおいて同一であるので、同一の２ビットアドレ
スライン（これは最下位の２つのアドレスラインである
ことがわかる）を４つのＲＡＭの各々に用いることがで
きる。
【０００９】このアドレス指定システムを用いてこの例
を続けると、以下の数のアドレスラインが必要である。
第１の４ビットブロックを指定するための第１の４つの
ＲＡＭに対する２つのアドレスライン、同様に第２につ
いて２つのライン、更に第３、第４のＲＡＭについても
２ラインずつ必要となる。これらに、ブロックにおける
最初のワードを指定するためのＲＡＭ０、４、８及び１
２に対する２つのアドレスライン、同様にＲＡＭ１、
５、９、１３に対する２つのライン、ＲＡＭ２、６、１
０、１４に対する２ライン、更にＲＡＭ３、７、１１、
１５に対する２ラインを加えると、その結果全部で１６
アドレスラインとなる。
を続けると、以下の数のアドレスラインが必要である。
第１の４ビットブロックを指定するための第１の４つの
ＲＡＭに対する２つのアドレスライン、同様に第２につ
いて２つのライン、更に第３、第４のＲＡＭについても
２ラインずつ必要となる。これらに、ブロックにおける
最初のワードを指定するためのＲＡＭ０、４、８及び１
２に対する２つのアドレスライン、同様にＲＡＭ１、
５、９、１３に対する２つのライン、ＲＡＭ２、６、１
０、１４に対する２ライン、更にＲＡＭ３、７、１１、
１５に対する２ラインを加えると、その結果全部で１６
アドレスラインとなる。
【００１０】水平ラインに沿ってのデータの読み込み、
または読み出しの際においても、同一のアドレスライン
のセットが使用される。ここで、最下位及び最上位のア
ドレスラインの４つのセットは同じデータを有すること
になる。
または読み出しの際においても、同一のアドレスライン
のセットが使用される。ここで、最下位及び最上位のア
ドレスラインの４つのセットは同じデータを有すること
になる。
【００１１】メモリから常に対角方向ライン、または水
平ラインに沿ってビットを読み込み、または読み出すこ
とを利用するこのシステムを使用する際、アドレスライ
ン数を４の因数だけ減らすことが可能である。
平ラインに沿ってビットを読み込み、または読み出すこ
とを利用するこのシステムを使用する際、アドレスライ
ン数を４の因数だけ減らすことが可能である。
【００１２】
【実施例】１６×１６ビット画像を例にとり本発明を考
察する。図１は原画像の構成を示す。原画像は、それぞ
れ１６ビットの１６本のラインを含む。第１のワードは
水平ラインであり、画像の下端部に沿った１６ビットで
ある。ビット０からビット１５の各ビットは、別々のＲ
ＡＭに存在する。画像の左端部は鉛直であり、全てのラ
インの第１ビットから成る。鉛直ライン全体は、ＲＡＭ
０に格納される。
察する。図１は原画像の構成を示す。原画像は、それぞ
れ１６ビットの１６本のラインを含む。第１のワードは
水平ラインであり、画像の下端部に沿った１６ビットで
ある。ビット０からビット１５の各ビットは、別々のＲ
ＡＭに存在する。画像の左端部は鉛直であり、全てのラ
インの第１ビットから成る。鉛直ライン全体は、ＲＡＭ
０に格納される。
【００１３】第１のステップでは、各水平ラインがワー
ド番号の数だけ循環シフトされ、図２の配列が得られ
る。原画像でもともと水平なラインは、この形態におい
ても、水平のままであるが、原画像の鉛直ラインはこの
段階では対角方向ラインとなる。
ド番号の数だけ循環シフトされ、図２の配列が得られ
る。原画像でもともと水平なラインは、この形態におい
ても、水平のままであるが、原画像の鉛直ラインはこの
段階では対角方向ラインとなる。
【００１４】図２のデータの各水平ラインをバッファの
対角方向ラインにロードすることによりこのデータがバ
ッファに読み込まれると、図３に示すデータ配列が得ら
れる。この時、原画像の水平ラインは鉛直になり、原画
像の鉛直ラインは対角方向ラインになる。
対角方向ラインにロードすることによりこのデータがバ
ッファに読み込まれると、図３に示すデータ配列が得ら
れる。この時、原画像の水平ラインは鉛直になり、原画
像の鉛直ラインは対角方向ラインになる。
【００１５】最終ステップでは、バッファのデータがラ
インごとに読み出され、ワード番号の数だけ左へ循環シ
フトされる。この結果、図４のデータ構成が得られる。
ここにおいて、原画像の水平ラインは鉛直になり、原画
像の鉛直ラインは水平になる。この最終結果は９０度回
転の鏡像になっている。この他の回転、及び鏡像はシフ
ト及び斜線の方向を変えることにより作成することがで
きる。
インごとに読み出され、ワード番号の数だけ左へ循環シ
フトされる。この結果、図４のデータ構成が得られる。
ここにおいて、原画像の水平ラインは鉛直になり、原画
像の鉛直ラインは水平になる。この最終結果は９０度回
転の鏡像になっている。この他の回転、及び鏡像はシフ
ト及び斜線の方向を変えることにより作成することがで
きる。
【００１６】更に、設計者の選択により、データをバッ
ファにロードする際、または、データを読み出す際に、
データの再構成をするようにしてもよい。いずれの場合
においても、１つのアドレス指定ステップは、データが
一度に１つの水平ラインにアドレス指定されることを必
要とし、別のステップは、データが対角方向ラインにア
ドレス指定されることを必要とする。どちらの場合にお
いても、各４ビットブロックにおいてアドレス指定され
ているビットのビット番号は同じである。これを図５に
示す。
ファにロードする際、または、データを読み出す際に、
データの再構成をするようにしてもよい。いずれの場合
においても、１つのアドレス指定ステップは、データが
一度に１つの水平ラインにアドレス指定されることを必
要とし、別のステップは、データが対角方向ラインにア
ドレス指定されることを必要とする。どちらの場合にお
いても、各４ビットブロックにおいてアドレス指定され
ているビットのビット番号は同じである。これを図５に
示す。
【００１７】各ＲＡＭは１６×１ビットであり、この結
果全体の画像サイズは１６×１６ビットとなる。この画
像は４×４ビットブロックに分割される。即ち、例え
ば、ブロック０はＲＡＭ０〜３にあり、ブロック１はＲ
ＡＭ４〜７にある等である。さて、データは循環的であ
るので、データの対角ラインが読み込まれたり読み出さ
れたりする場合、４つのブロックすべての第１ＲＡＭを
アドレス指定するための最下位の２ビットは同じにな
る。従って、ＲＡＭ１、５、９及び１３等の最下位の２
ビットは同じになる。それゆえ、ここでライン０及び１
で示される最下位の２つのアドレスラインは、図５に示
されるように、ＲＡＭ０、４、８及び１２によって共有
できる。同様に、これらの２つの最下位ラインはＲＡＭ
１、５、９及び１３で共有することができる。また他も
同様である。このように、８つのラインが必要とされ
る。
果全体の画像サイズは１６×１６ビットとなる。この画
像は４×４ビットブロックに分割される。即ち、例え
ば、ブロック０はＲＡＭ０〜３にあり、ブロック１はＲ
ＡＭ４〜７にある等である。さて、データは循環的であ
るので、データの対角ラインが読み込まれたり読み出さ
れたりする場合、４つのブロックすべての第１ＲＡＭを
アドレス指定するための最下位の２ビットは同じにな
る。従って、ＲＡＭ１、５、９及び１３等の最下位の２
ビットは同じになる。それゆえ、ここでライン０及び１
で示される最下位の２つのアドレスラインは、図５に示
されるように、ＲＡＭ０、４、８及び１２によって共有
できる。同様に、これらの２つの最下位ラインはＲＡＭ
１、５、９及び１３で共有することができる。また他も
同様である。このように、８つのラインが必要とされ
る。
【００１８】同様に、次の２つの有効アドレスラインは
バッファを４つのカラムに分割するものである。これら
はアドレスライン２及び３でラベル付けされる。例え
ば、ＲＡＭ０〜３がラインを共有し、ＲＡＭ４〜７がラ
インを共有する。このように、８つのラインが必要とさ
れる。それゆえ、メモリを完全にアドレス指定するため
に全部で１６のラインが必要となる。これを図５に示
す。
バッファを４つのカラムに分割するものである。これら
はアドレスライン２及び３でラベル付けされる。例え
ば、ＲＡＭ０〜３がラインを共有し、ＲＡＭ４〜７がラ
インを共有する。このように、８つのラインが必要とさ
れる。それゆえ、メモリを完全にアドレス指定するため
に全部で１６のラインが必要となる。これを図５に示
す。
【００１９】各ＲＡＭについてのアドレスラインを図６
の表に示しておく。ここで、８セット（ａからｈ）のア
ドレスライン、各セット毎に２つのライン（ライン０、
１、２又は３である）が示される。例えばＲＡＭ０はセ
ットｅのライン３及び２とセットａのライン１および０
によりアドレス指定される。これらのセットは、図５に
示されている。
の表に示しておく。ここで、８セット（ａからｈ）のア
ドレスライン、各セット毎に２つのライン（ライン０、
１、２又は３である）が示される。例えばＲＡＭ０はセ
ットｅのライン３及び２とセットａのライン１および０
によりアドレス指定される。これらのセットは、図５に
示されている。
【図１】原画像データの配列を示す図である。
【図２】第１のシフト後のデータの配列を示す図であ
る。
る。
【図３】バッファにロードした後に再構成されたデータ
の配列を示す図である。
の配列を示す図である。
【図４】第２のシフト後、回転が完了したデータの配列
を示す図である。
を示す図である。
【図５】アドレス指定ラインの配列を示す。
【図６】アドレスラインを表で示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスティーン カング アメリカ合衆国 90066 カリフォルニア 州 ロサンジェルス メイ ストリート 3655
Claims (1)
- 【請求項１】 ２(n+m) ビット×２(n+m) ビットのデー
タブロックを水平ラインまたは対角方向ラインに沿って
メモリデバイスへ読み込み、またはメモリデバイスから
読み出し、前記ブロックの変換が一度に２n ビットずつ
行われるデータの読込み及び読出し回路であって、 ０から２n −１の番号で指定され、ｎ＋２ｍのアドレス
入力をそれぞれ有すると共に２(n+2m)ビットのデータを
それぞれ格納する２n 個のメモリデバイスを含み、 前記２n 個のメモリデバイスはそれぞれ２k 個のメモリ
デバイスのサブグループに区分されており、各サブグル
ープのすべてのメモリデバイスのアドレスラインは、他
のサブグループの他のどのメモリデバイスによっても共
有されないｎ−ｋ個のアドレスラインを共有し、かつ、
すべてのサブグループのｉ番目のメモリデバイスは、他
のいずれのメモリデバイスによっても共有されないｋ個
のアドレスラインを共有し、 すべてのメモリデバイスは２ｍ個のアドレスラインを共
有し、アドレスラインの総数が（ｎ−ｋ）２(n-k) ＋ｋ
２k ＋２ｍであることを特徴とするデータ読込み及び読
出し回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US812343 | 1986-08-16 | ||
| US07/812,343 US5611001A (en) | 1991-12-23 | 1991-12-23 | Address reduction scheme implementing rotation algorithm |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307600A true JPH05307600A (ja) | 1993-11-19 |
| JP3124852B2 JP3124852B2 (ja) | 2001-01-15 |
Family
ID=25209294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04353515A Expired - Fee Related JP3124852B2 (ja) | 1991-12-23 | 1992-12-14 | データ移動回路及びアドレス配列 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5611001A (ja) |
| EP (1) | EP0549309B1 (ja) |
| JP (1) | JP3124852B2 (ja) |
| DE (1) | DE69222835T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06164950A (ja) * | 1992-11-26 | 1994-06-10 | Mitsubishi Electric Corp | 画像符号化方法および画像符号化／復号化方法 |
| US6131152A (en) * | 1996-05-15 | 2000-10-10 | Philips Electronics North America Corporation | Planar cache layout and instruction stream therefor |
| US5986672A (en) * | 1997-10-14 | 1999-11-16 | Minnesota, Mining And Manufacturing 3M Center | Method and system for forming a rotated image on an imaging element using limited system resources |
| US6298166B1 (en) * | 1998-03-30 | 2001-10-02 | Seiko Epson Corporation | Image transformations in the compressed domain |
| US20050275665A1 (en) * | 2004-06-14 | 2005-12-15 | Keith Kejser | System and method for efficiently supporting image rotation modes by utilizing a display controller |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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