JPH053078B2 - - Google Patents
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- JPH053078B2 JPH053078B2 JP57198192A JP19819282A JPH053078B2 JP H053078 B2 JPH053078 B2 JP H053078B2 JP 57198192 A JP57198192 A JP 57198192A JP 19819282 A JP19819282 A JP 19819282A JP H053078 B2 JPH053078 B2 JP H053078B2
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- JP
- Japan
- Prior art keywords
- clock generator
- refresh
- clock
- power supply
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/93—Thermoelectric, e.g. peltier effect cooling
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はリフレツシユ機能を有するダイナミツ
ク型半導体記憶装置に関する。
ク型半導体記憶装置に関する。
最近ダイナミツクRAM（Random Access
Memory）には、メモリー周辺装置の簡易化、電
源故障時のバツテリーバツクアツプの容易化等を
考えて、セルフリフレツシユという動作モードが
ある。このセルフリフレツシユと云うのは、リフ
レツシユ入力端子（）を“Ｌ”（低）レベ
ル、行アドレス（）を“Ｈ”（高）レベルに
しておく限り、チツプ外部システムとは非同期的
に、チツプ内部に内蔵されたリフレツシユ用アド
レスカウンタ、タイマ等によつて自動的にリフレ
ツシユができるというものである。このセルフリ
フレツシユによつて、確かにメモリデータ保持の
ためのバツクアツプシステムは簡略化でき、複雑
なタイミングの設定をする必要がなくなつた。
Memory）には、メモリー周辺装置の簡易化、電
源故障時のバツテリーバツクアツプの容易化等を
考えて、セルフリフレツシユという動作モードが
ある。このセルフリフレツシユと云うのは、リフ
レツシユ入力端子（）を“Ｌ”（低）レベ
ル、行アドレス（）を“Ｈ”（高）レベルに
しておく限り、チツプ外部システムとは非同期的
に、チツプ内部に内蔵されたリフレツシユ用アド
レスカウンタ、タイマ等によつて自動的にリフレ
ツシユができるというものである。このセルフリ
フレツシユによつて、確かにメモリデータ保持の
ためのバツクアツプシステムは簡略化でき、複雑
なタイミングの設定をする必要がなくなつた。
しかしながら大量のダイナミツクRAMを、バ
ツテリーバツクアツプ時に従来通り使用すると、
大きなピーク値をともなつた電流が流れる。この
電流の大きさは、例えば1Mバイト（64Kビツト
×128個）のメモリシステムでは、128個の64Kビ
ツトのダイナミツクRAMが同一のタイミングで
動いているとして、そのときのピーク電流は最大
略7.7〔Ａ〕（60〔ｍＡ〕／64KビツトRAM）流れ
ることになる（第１図参照）。
ツテリーバツクアツプ時に従来通り使用すると、
大きなピーク値をともなつた電流が流れる。この
電流の大きさは、例えば1Mバイト（64Kビツト
×128個）のメモリシステムでは、128個の64Kビ
ツトのダイナミツクRAMが同一のタイミングで
動いているとして、そのときのピーク電流は最大
略7.7〔Ａ〕（60〔ｍＡ〕／64KビツトRAM）流れ
ることになる（第１図参照）。
このように通常のバツテリのバツクアツプシス
テムでは、大量のダイナミツクRAMを取り扱う
場合、相当強力なバツクアツプ電源用のバツテリ
が必要となる。さもなければバツテリ電源が負荷
（ダイナミツクRAM）に応答できなくなり、回
路誤動作を生じ、メモリデータが破壊してしまう
結果になるものである。
テムでは、大量のダイナミツクRAMを取り扱う
場合、相当強力なバツクアツプ電源用のバツテリ
が必要となる。さもなければバツテリ電源が負荷
（ダイナミツクRAM）に応答できなくなり、回
路誤動作を生じ、メモリデータが破壊してしまう
結果になるものである。
本発明は上記事情に鑑みてなされたもので、ダ
イナミツクRAMで構成された大量メモリシステ
ムのバツテリバツクアツプ時のように大きなピー
ク値をともなつた電流を流すような場合におい
て、外部入力によつて選択的にピーク電流を低減
出来ることが可能となる半導体記憶装置を提供し
ようとするものである。
イナミツクRAMで構成された大量メモリシステ
ムのバツテリバツクアツプ時のように大きなピー
ク値をともなつた電流を流すような場合におい
て、外部入力によつて選択的にピーク電流を低減
出来ることが可能となる半導体記憶装置を提供し
ようとするものである。
本発明は、セルフリフレツシユ時にチツプ内回
路動作速度を遅くし、ピーク電流を低減させるよ
うにすることにより、バツテリバツクアツプ中の
バツテリ負荷を低減でき得るようにしたものであ
る。
路動作速度を遅くし、ピーク電流を低減させるよ
うにすることにより、バツテリバツクアツプ中の
バツテリ負荷を低減でき得るようにしたものであ
る。
以下図面を参照して本発明の一実施例を説明す
る。第２図はダイナミツクRAMのクロツク信号
発振器の基本回路ブロツク図であり、第３図、第
４図はそれぞれ平常時、電源異常時（セルフリフ
レツシユ時）のタイミング波形図である。第２図
において１は第１のクロツクジエネレータ、２は
第２のクロツクジエネレータ、３は可変遅延回路
部、４はデプレツシヨン型トランジスタ５のゲー
ト電圧設定回路部、VCCは電源、６はクロツクジ
エネレータ１の入力端子、７は出力端子、８はク
ロツクジエネレータ２の入力端子、９はで出力端
子、１０はリフレツシユ（）入力端子であ
る。
る。第２図はダイナミツクRAMのクロツク信号
発振器の基本回路ブロツク図であり、第３図、第
４図はそれぞれ平常時、電源異常時（セルフリフ
レツシユ時）のタイミング波形図である。第２図
において１は第１のクロツクジエネレータ、２は
第２のクロツクジエネレータ、３は可変遅延回路
部、４はデプレツシヨン型トランジスタ５のゲー
ト電圧設定回路部、VCCは電源、６はクロツクジ
エネレータ１の入力端子、７は出力端子、８はク
ロツクジエネレータ２の入力端子、９はで出力端
子、１０はリフレツシユ（）入力端子であ
る。
上記構成の動作は、平常システム稼動中には、
リフレツシユ入力端子１０を電源VCC（“Ｈ”）に
しておくことによつて、ゲート電圧設定回路４は
トランジスタ５のgm（コンダクタンス）が充分に
大きくなるような電圧を、該トラジスタ５のゲー
トに印加する。クロツクジエネレータ１から出力
された出力波形（第３図ｂ）は、トランジスタ５
のgm、容量及び配線抵抗、浮遊容量等によつて
決まる時定数だけ遅れて、クロツクジエネレータ
２の入力端子８に伝送される。この時の時定数は
トランジスタ５のgmが大きいため、トランジス
タ５による遅れが略無視できる。つまりトランジ
スタ５は無いに等しく、二つのクロツクジエネレ
ータ１，２は通常の配線で接続されたかの如く動
作する（第３図ｂ，ｃ）。
リフレツシユ入力端子１０を電源VCC（“Ｈ”）に
しておくことによつて、ゲート電圧設定回路４は
トランジスタ５のgm（コンダクタンス）が充分に
大きくなるような電圧を、該トラジスタ５のゲー
トに印加する。クロツクジエネレータ１から出力
された出力波形（第３図ｂ）は、トランジスタ５
のgm、容量及び配線抵抗、浮遊容量等によつて
決まる時定数だけ遅れて、クロツクジエネレータ
２の入力端子８に伝送される。この時の時定数は
トランジスタ５のgmが大きいため、トランジス
タ５による遅れが略無視できる。つまりトランジ
スタ５は無いに等しく、二つのクロツクジエネレ
ータ１，２は通常の配線で接続されたかの如く動
作する（第３図ｂ，ｃ）。
次に電源トラブルが生じたことによつてダイナ
ミツクRAMのリフレツシユ端子１０を０〔Ｖ〕
（“Ｌ”）、ピン（端子）を5V（“Ｈ”）に固定
することで、メモリは自動的にデータ保持動作
（リフレツシユ）を連続的に行なう（セルフリフ
レツシユ動作開始）。このセルフリフレツシユ動
作が開始したことによつて、ゲート電圧設定回路
４はトランジスタ５のgmを、平常稼動中のgmに
比べて小さくなるような電圧をトランジスタ５の
ゲートに印加する。このとき、平常時には無視で
きたトラジスタ５の時定数による遅れが無視でき
なくなり、クロツクジエネレータ１の出力（第４
図ｂ）は波形の立ち上がりが遅くなる形で、クロ
ツクジエネレータ２の入力端子に伝送される。こ
の結果クロツクジエネレータ１に加えた入力波形
（第４図ａ）に対するクロツクジエネレータ２の
出力波形（第４図ｄを遅延されることになり、全
体的な回路動作速度が遅くなる。
ミツクRAMのリフレツシユ端子１０を０〔Ｖ〕
（“Ｌ”）、ピン（端子）を5V（“Ｈ”）に固定
することで、メモリは自動的にデータ保持動作
（リフレツシユ）を連続的に行なう（セルフリフ
レツシユ動作開始）。このセルフリフレツシユ動
作が開始したことによつて、ゲート電圧設定回路
４はトランジスタ５のgmを、平常稼動中のgmに
比べて小さくなるような電圧をトランジスタ５の
ゲートに印加する。このとき、平常時には無視で
きたトラジスタ５の時定数による遅れが無視でき
なくなり、クロツクジエネレータ１の出力（第４
図ｂ）は波形の立ち上がりが遅くなる形で、クロ
ツクジエネレータ２の入力端子に伝送される。こ
の結果クロツクジエネレータ１に加えた入力波形
（第４図ａ）に対するクロツクジエネレータ２の
出力波形（第４図ｄを遅延されることになり、全
体的な回路動作速度が遅くなる。
このようにセルフリフレツシユ動作することに
よつて、選択的に各クロツクジエネレータ間の伝
送遅延を設けることにより、各クロツクジエネレ
ータによつて生じるピーク電流が分散でき、回路
全体のピーク電流を抑制することができる（第５
図、第６図）。これら図においてａ，ｂはそれぞ
れ電源平常時のクロツクジエネレータ１，２の消
費電流、ｄ，ｅはそれぞれ電流トラブル時のクロ
ツクジエネレータ１，２の消費電流、ｃは電源平
常時の消費合成電流、ｆは電源異常時の消費合成
電流で、ｃよりｆの方がピーク値が低減されてい
ることが分かるものである。
よつて、選択的に各クロツクジエネレータ間の伝
送遅延を設けることにより、各クロツクジエネレ
ータによつて生じるピーク電流が分散でき、回路
全体のピーク電流を抑制することができる（第５
図、第６図）。これら図においてａ，ｂはそれぞ
れ電源平常時のクロツクジエネレータ１，２の消
費電流、ｄ，ｅはそれぞれ電流トラブル時のクロ
ツクジエネレータ１，２の消費電流、ｃは電源平
常時の消費合成電流、ｆは電源異常時の消費合成
電流で、ｃよりｆの方がピーク値が低減されてい
ることが分かるものである。
なお本発明は実施例のみに限られることなく
種々の応用が可能である。例えば第７図に示され
る如くクロツクジエネレータ１，２の入出力端間
にトランジスタ２１、コンデンサ２２よりなる可
変遅延回路部３1を接続し、トランジスタ２１の
導通をゲート電圧設定回路部４で制御するように
してもよい。また本発明はセルフリフレツシユ機
能を有するダイナミツクRAMのみでなく、オー
トリフレツシユ機能を有するものにも適用でき
る。
種々の応用が可能である。例えば第７図に示され
る如くクロツクジエネレータ１，２の入出力端間
にトランジスタ２１、コンデンサ２２よりなる可
変遅延回路部３1を接続し、トランジスタ２１の
導通をゲート電圧設定回路部４で制御するように
してもよい。また本発明はセルフリフレツシユ機
能を有するダイナミツクRAMのみでなく、オー
トリフレツシユ機能を有するものにも適用でき
る。
以上説明した如く本発明によれば、ダイナミツ
クRAMのセルフまたはオートリフツシユ時のピ
ーク電流を通常のリフレツシユ動作（RAS only
Refresh）時よりも低減することができ、電源ト
ラブル時のバツクアツプシステムのバツテリー容
量を、従来のシステムに比べて小さくでき、バツ
クアツプシステムのコストダウンが可能となる。
また電源トラブル時のバツクアツプ中に生じるピ
ーク電流を抑制できるため、電源電圧変動が少な
くなり、バツクアツプ中の電源電圧変動によるメ
モリデータの保持トラブルをなくすことができ、
高信頼化されたダイナミツクRAMが提供でき
る。また本発明は、例えば第２図の出力端子９か
ら得られるクロツク信号の位相を変更可能な構成
としたことが特徴の一つであり、また例えば第２
図のごとき回路１つを用いて、互いに位相の異な
る複数のクロツク信号がそれぞれ得られるように
したことも特徴の１つである。上記前者の特徴を
有すれば、クロツク位相の長、短でメモリの動作
時間を変えられるから、電流トラブル時にリフレ
ツシユ動作を遅くしてピーク電流をおさえられる
し、通常の読み出し動作などのときはその動作を
早くできる利点がある。しかも、上記後者の特徴
があれば、簡単な構成でありながら、位相の異な
る多数のクロツク信号が得られるものである。
クRAMのセルフまたはオートリフツシユ時のピ
ーク電流を通常のリフレツシユ動作（RAS only
Refresh）時よりも低減することができ、電源ト
ラブル時のバツクアツプシステムのバツテリー容
量を、従来のシステムに比べて小さくでき、バツ
クアツプシステムのコストダウンが可能となる。
また電源トラブル時のバツクアツプ中に生じるピ
ーク電流を抑制できるため、電源電圧変動が少な
くなり、バツクアツプ中の電源電圧変動によるメ
モリデータの保持トラブルをなくすことができ、
高信頼化されたダイナミツクRAMが提供でき
る。また本発明は、例えば第２図の出力端子９か
ら得られるクロツク信号の位相を変更可能な構成
としたことが特徴の一つであり、また例えば第２
図のごとき回路１つを用いて、互いに位相の異な
る複数のクロツク信号がそれぞれ得られるように
したことも特徴の１つである。上記前者の特徴を
有すれば、クロツク位相の長、短でメモリの動作
時間を変えられるから、電流トラブル時にリフレ
ツシユ動作を遅くしてピーク電流をおさえられる
し、通常の読み出し動作などのときはその動作を
早くできる利点がある。しかも、上記後者の特徴
があれば、簡単な構成でありながら、位相の異な
る多数のクロツク信号が得られるものである。
第１図はセルフリフレツシユサイクルの電流を
考察するためオンリリフレツシユサイクル
の電流を示す図、第２図は本発明の一実施例の構
成図、第３図、第４図は同構成の入出力波形図、
第５図、第６図は同構成によるピーク電流特性
図、第７図は本発明の他の実施例の構成図であ
る。 １，２……クロツクジエネレータ、３……可変
遅延回路部、４……ゲート電圧設定回路部。
考察するためオンリリフレツシユサイクル
の電流を示す図、第２図は本発明の一実施例の構
成図、第３図、第４図は同構成の入出力波形図、
第５図、第６図は同構成によるピーク電流特性
図、第７図は本発明の他の実施例の構成図であ
る。 １，２……クロツクジエネレータ、３……可変
遅延回路部、４……ゲート電圧設定回路部。
Claims (1)
- １ リフレツシユ機能を有するダイナミツク型メ
モリにおいて、該ダイナミツク型メモリのクロツ
ク信号のタイミング制御を行うクロツク信号発振
器は、第１のクロツクジエネレータの出力端子と
第２のクロツクジエネレータの入力端子との間に
信号遅延時間が可変の遅延回路が設けられ、電源
状態に伴い前記遅延回路に入力される制御信号に
応じて前記第１のクロツクジエネレータの出力端
子から第２のクロツクジネレータの入力端子に到
る信号遅延時間を選択する構成としたことを特徴
とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198192A JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
| US06/548,730 US4644184A (en) | 1982-11-11 | 1983-11-04 | Memory clock pulse generating circuit with reduced peak current requirements |
| EP83111290A EP0109069B1 (en) | 1982-11-11 | 1983-11-11 | Dynamic type semiconductor memory device |
| DE8383111290T DE3379128D1 (en) | 1982-11-11 | 1983-11-11 | Dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198192A JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987695A JPS5987695A (ja) | 1984-05-21 |
| JPH053078B2 true JPH053078B2 (ja) | 1993-01-13 |
Family
ID=16386998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198192A Granted JPS5987695A (ja) | 1982-11-11 | 1982-11-11 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4644184A (ja) |
| EP (1) | EP0109069B1 (ja) |
| JP (1) | JPS5987695A (ja) |
| DE (1) | DE3379128D1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4761565A (en) * | 1987-06-29 | 1988-08-02 | Eastman Kodak Company | CCD clock driver circuit |
| JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| JPH01124195A (ja) * | 1987-11-09 | 1989-05-17 | Sharp Corp | セルフリフレッシュ方式 |
| JPH01130385A (ja) * | 1987-11-17 | 1989-05-23 | Sony Corp | メモリ装置 |
| US5101117A (en) * | 1988-02-17 | 1992-03-31 | Mips Computer Systems | Variable delay line phase-locked loop circuit synchronization system |
| KR900019010A (ko) * | 1989-05-08 | 1990-12-22 | 와따나베 히로시 | 메모리 카트리지 및 메모리 제어방법 |
| US5430681A (en) * | 1989-05-08 | 1995-07-04 | Hitachi Maxell, Ltd. | Memory cartridge and its memory control method |
| US5196776A (en) * | 1989-09-06 | 1993-03-23 | Space Systems/Loral, Inc. | Waveform generator for a resolver |
| US5243227A (en) * | 1991-11-01 | 1993-09-07 | Hewlett-Packard Company | Fine/coarse wired-or tapped delay line |
| US5283631A (en) * | 1991-11-01 | 1994-02-01 | Hewlett-Packard Co. | Programmable capacitance delay element having inverters controlled by adjustable voltage to offset temperature and voltage supply variations |
| US5650739A (en) * | 1992-12-07 | 1997-07-22 | Dallas Semiconductor Corporation | Programmable delay lines |
| US5552726A (en) * | 1993-05-05 | 1996-09-03 | Texas Instruments Incorporated | High resolution digital phase locked loop with automatic recovery logic |
| FR2720852B1 (fr) * | 1994-06-01 | 1996-08-02 | Matra Mhs | Dispositif de détection de transition engendrant une impulsion de durée variable. |
| JP3302847B2 (ja) * | 1994-12-02 | 2002-07-15 | 富士通株式会社 | 記憶装置 |
| JPH08180678A (ja) * | 1994-12-27 | 1996-07-12 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US6175221B1 (en) * | 1999-08-31 | 2001-01-16 | Micron Technology, Inc. | Frequency sensing NMOS voltage regulator |
| JP2006092640A (ja) * | 2004-09-24 | 2006-04-06 | Sanyo Electric Co Ltd | メモリ |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3588527A (en) * | 1969-04-04 | 1971-06-28 | Westinghouse Electric Corp | Shift register using complementary induced channel field effect semiconductor devices |
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1983
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- 1983-11-11 DE DE8383111290T patent/DE3379128D1/de not_active Expired
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| EP0109069A3 (en) | 1987-04-22 |
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