JPH05308519A - シェーデイング補正装置 - Google Patents
シェーデイング補正装置Info
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- JPH05308519A JPH05308519A JP4109490A JP10949092A JPH05308519A JP H05308519 A JPH05308519 A JP H05308519A JP 4109490 A JP4109490 A JP 4109490A JP 10949092 A JP10949092 A JP 10949092A JP H05308519 A JPH05308519 A JP H05308519A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 オーバーフロー時に画像の荒れないシェーデ
イング補正装置を提供する。 【構成】ＣＣＤ１、黒クランプ回路４を介して１画素毎
の画素データは第二のＡＧＣ５に出力される。第二のＡ
ＧＣ５はオバーフローでない場合にはその利得を調整せ
ずに画素データをＡ／Ｄ変換回路６に出力する。Ａ／Ｄ
変換回路６は１画素毎の画素データのシェーデイング補
正処理を行い、画素毎のデータをデジタル信号に変換す
る。Ａ／Ｄ変換回路６は１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力する。第二のＡＧＣ５は
画クロックの奇数ビットに対応して入力されたオーバー
フロー信号は無視し、偶数ビットに対応して入力された
オーバーフロー信号に基づいて所定量利得を下げる方向
に制御を行う。
イング補正装置を提供する。 【構成】ＣＣＤ１、黒クランプ回路４を介して１画素毎
の画素データは第二のＡＧＣ５に出力される。第二のＡ
ＧＣ５はオバーフローでない場合にはその利得を調整せ
ずに画素データをＡ／Ｄ変換回路６に出力する。Ａ／Ｄ
変換回路６は１画素毎の画素データのシェーデイング補
正処理を行い、画素毎のデータをデジタル信号に変換す
る。Ａ／Ｄ変換回路６は１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力する。第二のＡＧＣ５は
画クロックの奇数ビットに対応して入力されたオーバー
フロー信号は無視し、偶数ビットに対応して入力された
オーバーフロー信号に基づいて所定量利得を下げる方向
に制御を行う。
Description
【０００１】
【産業上の利用分野】この発明はファクシミリ装置等の
画像読取装置に設けられるシェーデイング補正装置に関
するものである。
画像読取装置に設けられるシェーデイング補正装置に関
するものである。
【０００２】
【従来の技術】例えばファクシミリ装置等の画像読取装
置においては読取り対象原稿を蛍光灯等の照明手段によ
り照明し、反射光を光電変換素子でアナログ画信号に変
換し、この画信号を受信装置へと伝送している。ところ
で、原稿に光を照射する蛍光灯等の発光機器は、使用期
間や環境温度等により原稿の１ラインの全域にわたって
均一な光を当てることが困難であることや、光電変換素
子の各受光素子を同じ感度に製作することが難しい等の
理由により受光量が不均一になるシェーデイングが起
る。シェーデイングが生ずると、２値化処理が正確に行
われなくなり、原稿上の画像データを正確に読取れなく
なる問題がある。そのため、従来から自動利得制御回路
を備えたシェーデイング補正装置が設けられている。こ
のシェーデイング補正は光電変換素子で基準白原稿を読
取った時の画素毎の画像データをシェーデイング歪デー
タとして記憶回路に記憶し、次に原稿を読取ったときに
光電変換素子からの画素毎のアナログ画信号に対して記
憶回路に記憶したシェーデイング歪データに基づいてシ
ェーデイング歪をなくす処理を自動利得制御回路にて行
うものである。
置においては読取り対象原稿を蛍光灯等の照明手段によ
り照明し、反射光を光電変換素子でアナログ画信号に変
換し、この画信号を受信装置へと伝送している。ところ
で、原稿に光を照射する蛍光灯等の発光機器は、使用期
間や環境温度等により原稿の１ラインの全域にわたって
均一な光を当てることが困難であることや、光電変換素
子の各受光素子を同じ感度に製作することが難しい等の
理由により受光量が不均一になるシェーデイングが起
る。シェーデイングが生ずると、２値化処理が正確に行
われなくなり、原稿上の画像データを正確に読取れなく
なる問題がある。そのため、従来から自動利得制御回路
を備えたシェーデイング補正装置が設けられている。こ
のシェーデイング補正は光電変換素子で基準白原稿を読
取った時の画素毎の画像データをシェーデイング歪デー
タとして記憶回路に記憶し、次に原稿を読取ったときに
光電変換素子からの画素毎のアナログ画信号に対して記
憶回路に記憶したシェーデイング歪データに基づいてシ
ェーデイング歪をなくす処理を自動利得制御回路にて行
うものである。
【０００３】
【発明が解決しようとする課題】上記のようにこの自動
利得制御回路はシェーデイング補正時には記憶回路に記
憶したシェーデイング歪データに基づいて光電変換素子
から出力される信号に対してその利得を画素毎に調整し
ているが、基準白原稿以上の白色の原稿を読取ったとき
のオーバーフローが発生した場合、そのオーバーフロー
が発生している画クロックのビット毎に利得調整を行っ
ているため、反応が早すぎて画像が荒れ効果的な画像が
得られない問題があった。
利得制御回路はシェーデイング補正時には記憶回路に記
憶したシェーデイング歪データに基づいて光電変換素子
から出力される信号に対してその利得を画素毎に調整し
ているが、基準白原稿以上の白色の原稿を読取ったとき
のオーバーフローが発生した場合、そのオーバーフロー
が発生している画クロックのビット毎に利得調整を行っ
ているため、反応が早すぎて画像が荒れ効果的な画像が
得られない問題があった。
【０００４】本発明は上記の課題を解決するためになさ
れたものであって、オーバーフローが生じたときにも画
像が荒れない効果的な画像を得ることができるシェーデ
イング補正装置を提供することを目的としている。
れたものであって、オーバーフローが生じたときにも画
像が荒れない効果的な画像を得ることができるシェーデ
イング補正装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】この発明は、光電変換素
子から出力された１ラインの画素データを形成する画素
の電圧を調整可能な電圧調整手段と、電圧調整手段から
出力された各画素データに対しシェーデイング補正を行
うとともに、各画素データの電圧値がオーバーフローか
否かを判断する演算手段と、該演算手段がオーバーフロ
ーと判断したとき、画素データの所定ビット毎に前記電
圧調整手段の利得を制御する制御手段とを備えたことを
要旨としている。
子から出力された１ラインの画素データを形成する画素
の電圧を調整可能な電圧調整手段と、電圧調整手段から
出力された各画素データに対しシェーデイング補正を行
うとともに、各画素データの電圧値がオーバーフローか
否かを判断する演算手段と、該演算手段がオーバーフロ
ーと判断したとき、画素データの所定ビット毎に前記電
圧調整手段の利得を制御する制御手段とを備えたことを
要旨としている。
【０００６】
【作用】制御手段は演算手段がオーバーフロー状態と判
断したとき画素データの所定ビット毎に前記電圧調整手
段の利得を制御する。
断したとき画素データの所定ビット毎に前記電圧調整手
段の利得を制御する。
【０００７】
【実施例】以下、この発明をファクシミリ装置のシェー
デイング補正装置に具体化した一実施例を図１に従って
説明する。
デイング補正装置に具体化した一実施例を図１に従って
説明する。
【０００８】光電変換素子としてのＣＣＤ（Charge Cou
pled Device ）１は原稿読取用のイメージセンサであ
る。サンプルホールド回路２は前記ＣＣＤ１からの各画
素毎の情報内容をサンプルホールドする。第一の自動利
得制御回路（以下、第一のＡＧＣという）３はサンプル
ホールド回路２からの信号に対して所定の利得を与える
ことにより、電圧増幅して一定振幅の信号を出力する。
この利得は後記符号化回路１１により制御される。又、
本実施例では第一のＡＧＣ３で増幅される１ラインの白
を示すアナログ画信号はＡ４版用紙の幅を１７２８の画
素で構成する。そして、その１７２８画素の１画素ずつ
が第一のＡＧＣ３にて処理されるようになっている。黒
クランプ回路４は第一のＡＧＣ３から出力された信号の
黒レベルを設定すべくクランプ処理し、アナログ画信号
に直流成分を付加し、１ラインである１７２８画素を画
クロックに従って１画素ずつ出力する。
pled Device ）１は原稿読取用のイメージセンサであ
る。サンプルホールド回路２は前記ＣＣＤ１からの各画
素毎の情報内容をサンプルホールドする。第一の自動利
得制御回路（以下、第一のＡＧＣという）３はサンプル
ホールド回路２からの信号に対して所定の利得を与える
ことにより、電圧増幅して一定振幅の信号を出力する。
この利得は後記符号化回路１１により制御される。又、
本実施例では第一のＡＧＣ３で増幅される１ラインの白
を示すアナログ画信号はＡ４版用紙の幅を１７２８の画
素で構成する。そして、その１７２８画素の１画素ずつ
が第一のＡＧＣ３にて処理されるようになっている。黒
クランプ回路４は第一のＡＧＣ３から出力された信号の
黒レベルを設定すべくクランプ処理し、アナログ画信号
に直流成分を付加し、１ラインである１７２８画素を画
クロックに従って１画素ずつ出力する。
【０００９】電圧調整手段としての第二の自動利得制御
回路（以下、第二のＡＧＣという）５はＡ／Ｄ変換回路
６から出力されるオーバーフロー信号に基づいてアナロ
グ画信号に所定の利得を与えて処理する。ランダム・ア
クセス・メモリ（以下、ＲＡＭという）７はシェーデイ
ング歪データに対応した画素毎のシェーデイング補正値
を記憶する。Ａ／Ｄ変換回路６はシェーデイング補正時
には前記ＲＡＭ７からシェーデイング歪データに対応し
たシェーデイング補正値を読み出し、その補正値に基づ
いて画素データをシェーデイング補正するようになって
いる。そして、演算手段及び制御手段としてのＡ／Ｄ変
換回路６は前記第二のＡＧＣ５による補正後の画素毎の
データを多値のデジタル信号に変換する。
回路（以下、第二のＡＧＣという）５はＡ／Ｄ変換回路
６から出力されるオーバーフロー信号に基づいてアナロ
グ画信号に所定の利得を与えて処理する。ランダム・ア
クセス・メモリ（以下、ＲＡＭという）７はシェーデイ
ング歪データに対応した画素毎のシェーデイング補正値
を記憶する。Ａ／Ｄ変換回路６はシェーデイング補正時
には前記ＲＡＭ７からシェーデイング歪データに対応し
たシェーデイング補正値を読み出し、その補正値に基づ
いて画素データをシェーデイング補正するようになって
いる。そして、演算手段及び制御手段としてのＡ／Ｄ変
換回路６は前記第二のＡＧＣ５による補正後の画素毎の
データを多値のデジタル信号に変換する。
【００１０】又、Ａ／Ｄ変換回路６は１画素毎のデータ
が入力されたとき、その１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力するようになっている。
第二のＡＧＣ５は前記オーバーフロー信号を入力してい
ない場合には第二のＡＧＣ５に順次入力されてくる１画
素のデータに対して利得を変化させずに処理するように
なっている。又、第二のＡＧＣ５は前記オーバーフロー
信号が入力されると、画クロックの奇数ビットに対応し
て入力されたオーバーフロー信号は無視し、偶数ビット
のオーバーフロー信号が連続して入力されると、利得を
所定量下げるように調整する。
が入力されたとき、その１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力するようになっている。
第二のＡＧＣ５は前記オーバーフロー信号を入力してい
ない場合には第二のＡＧＣ５に順次入力されてくる１画
素のデータに対して利得を変化させずに処理するように
なっている。又、第二のＡＧＣ５は前記オーバーフロー
信号が入力されると、画クロックの奇数ビットに対応し
て入力されたオーバーフロー信号は無視し、偶数ビット
のオーバーフロー信号が連続して入力されると、利得を
所定量下げるように調整する。
【００１１】ＲＡＭ９はＡ／Ｄ変換回路６から出力され
たデジタル信号の１つ前のラインの画素データを記憶す
る。ＨＴＰ（Half Tone Processer ）８はＡ／Ｄ変換回
路６から出力された画素毎のデータとＲＡＭ９に記憶さ
れた１つ前のラインの画素データのうち対応する画素デ
ータとに基づきラプラシアン演算を行ってエッジ強調を
行い、２値化データとしてラインバッファ１０に出力す
る。符号化回路１１はラインバッファ１０からの画像信
号を符号化し、ファクシミリ装置のモデム（図示しな
い）へ出力するようになっている。
たデジタル信号の１つ前のラインの画素データを記憶す
る。ＨＴＰ（Half Tone Processer ）８はＡ／Ｄ変換回
路６から出力された画素毎のデータとＲＡＭ９に記憶さ
れた１つ前のラインの画素データのうち対応する画素デ
ータとに基づきラプラシアン演算を行ってエッジ強調を
行い、２値化データとしてラインバッファ１０に出力す
る。符号化回路１１はラインバッファ１０からの画像信
号を符号化し、ファクシミリ装置のモデム（図示しな
い）へ出力するようになっている。
【００１２】以上のように構成されたファクシミリ装置
のシェーデイング補正装置の作用について説明する。ま
ず基準白原稿をＣＣＤ１で読取り、ＣＣＤ１から１ライ
ンの白を示すアナログ画信号が出力される。各画素毎の
情報内容はサンプルホールド回路２を介して第一のＡＧ
Ｃ３に入力され、所定の利得を得て第一のＡＧＣ３から
黒クランプ回路４に出力される。黒クランプ回路４はア
ナログ画信号に直流成分を付加し、１ラインを構成する
１７２８画素を１画素ずつ出力する。
のシェーデイング補正装置の作用について説明する。ま
ず基準白原稿をＣＣＤ１で読取り、ＣＣＤ１から１ライ
ンの白を示すアナログ画信号が出力される。各画素毎の
情報内容はサンプルホールド回路２を介して第一のＡＧ
Ｃ３に入力され、所定の利得を得て第一のＡＧＣ３から
黒クランプ回路４に出力される。黒クランプ回路４はア
ナログ画信号に直流成分を付加し、１ラインを構成する
１７２８画素を１画素ずつ出力する。
【００１３】第二のＡＧＣ５はこの基準白原稿読取時に
は一定の利得をアナログ画信号に与えて処理する。Ａ／
Ｄ変換回路６は前記第二のＡＧＣ５からの画素毎のデー
タを多値のデジタル信号に変換する。そして、ＲＡＭ７
に白基準原稿読取時の１ラインを構成する画素毎のシェ
ーデイング歪データに対応した画素毎の補正値を記憶す
る。
は一定の利得をアナログ画信号に与えて処理する。Ａ／
Ｄ変換回路６は前記第二のＡＧＣ５からの画素毎のデー
タを多値のデジタル信号に変換する。そして、ＲＡＭ７
に白基準原稿読取時の１ラインを構成する画素毎のシェ
ーデイング歪データに対応した画素毎の補正値を記憶す
る。
【００１４】次に、読取対象となる原稿をＣＣＤ１で読
取ると、ＣＣＤ１からアナログ画信号が出力される。各
画素毎の情報内容はサンプルホールド回路２を介して第
一のＡＧＣ３に入力される。そして、各画素毎の情報内
容は符号化回路１１により利得が調整された第一のＡＧ
Ｃ３から黒クランプ回路４に出力される。黒クランプ回
路４はアナログ画信号に直流成分を付加し、１画素ずつ
第二のＡＧＣ５に出力する。第二のＡＧＣ５はオバーフ
ローでない正常の場合にはその利得を調整せずに１画素
毎の画素データをＡ／Ｄ変換回路６に出力する。
取ると、ＣＣＤ１からアナログ画信号が出力される。各
画素毎の情報内容はサンプルホールド回路２を介して第
一のＡＧＣ３に入力される。そして、各画素毎の情報内
容は符号化回路１１により利得が調整された第一のＡＧ
Ｃ３から黒クランプ回路４に出力される。黒クランプ回
路４はアナログ画信号に直流成分を付加し、１画素ずつ
第二のＡＧＣ５に出力する。第二のＡＧＣ５はオバーフ
ローでない正常の場合にはその利得を調整せずに１画素
毎の画素データをＡ／Ｄ変換回路６に出力する。
【００１５】又、Ａ／Ｄ変換回路６はＲＡＭ７のシェー
デイング補正値を読出し、そのシェーデイング補正値に
基づいて１画素毎の画素データのシェーデイング補正処
理を行い、さらに画素毎のデータを多値のデジタル信号
に変換する。
デイング補正値を読出し、そのシェーデイング補正値に
基づいて１画素毎の画素データのシェーデイング補正処
理を行い、さらに画素毎のデータを多値のデジタル信号
に変換する。
【００１６】又、Ａ／Ｄ変換回路６は１画素毎のデータ
が入力されたとき、その１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力する。そして、第二のＡ
ＧＣ５は前記オーバーフロー信号が入力されると、画ク
ロックの奇数ビットに対応して入力されたオーバーフロ
ー信号は無視し、第二のＡＧＣ５は画クロックの偶数ビ
ットのオーバーフロー信号が連続して入力されると、所
定量利得を下げるように調整する。
が入力されたとき、その１画素のデータが基準白原稿の
白よりも大きい時、オーバーフローとして第二のＡＧＣ
５にオーバーフロー信号を出力する。そして、第二のＡ
ＧＣ５は前記オーバーフロー信号が入力されると、画ク
ロックの奇数ビットに対応して入力されたオーバーフロ
ー信号は無視し、第二のＡＧＣ５は画クロックの偶数ビ
ットのオーバーフロー信号が連続して入力されると、所
定量利得を下げるように調整する。
【００１７】例えば、図２（ａ）〜（ｄ）においては、
Ａ／Ｄ変換回路６から画クロックの偶数ビットに対応し
て入力されたオーバーフロー信号を「１」で示してい
る。図２（ａ）は、画クロックの２ビット目と４ビット
目が続けてともにオーバーフロー信号が入力された場
合、（ｂ）は画クロックの６ビット目と８ビット目が続
けてともにオーバーフロー信号が入力された場合、
（ｃ）は画クロックの２ビット目と４ビット目、及び４
ビット目と６ビット目が続けてともにオーバーフロー信
号が入力された場合、（ｄ）は画クロックの４ビット目
及び６ビット目が続けてともにオーバーフロー信号が入
力された場合を示しており、第二のＡＧＣ５はそれぞれ
利得を所定量下げる方向に制御する。
Ａ／Ｄ変換回路６から画クロックの偶数ビットに対応し
て入力されたオーバーフロー信号を「１」で示してい
る。図２（ａ）は、画クロックの２ビット目と４ビット
目が続けてともにオーバーフロー信号が入力された場
合、（ｂ）は画クロックの６ビット目と８ビット目が続
けてともにオーバーフロー信号が入力された場合、
（ｃ）は画クロックの２ビット目と４ビット目、及び４
ビット目と６ビット目が続けてともにオーバーフロー信
号が入力された場合、（ｄ）は画クロックの４ビット目
及び６ビット目が続けてともにオーバーフロー信号が入
力された場合を示しており、第二のＡＧＣ５はそれぞれ
利得を所定量下げる方向に制御する。
【００１８】ＨＴＰ８はＡ／Ｄ変換回路６からデジタル
信号として出力された画素毎のデータとＲＡＭ９に記憶
された１つ前のラインの画素データのうち対応する画素
データとに基づきラプラシアン演算を行ってエッジ強調
を行い、２値化データとしてラインバッファ１０に出力
する。符号化回路１１はラインバッファ１０からの画像
信号を符号化し、ファクシミリ装置のモデム（図示しな
い）へ出力する。
信号として出力された画素毎のデータとＲＡＭ９に記憶
された１つ前のラインの画素データのうち対応する画素
データとに基づきラプラシアン演算を行ってエッジ強調
を行い、２値化データとしてラインバッファ１０に出力
する。符号化回路１１はラインバッファ１０からの画像
信号を符号化し、ファクシミリ装置のモデム（図示しな
い）へ出力する。
【００１９】このようにこの実施例のシェーデイング補
正装置はＡ／Ｄ変換器６からオーバーフロー信号が入力
されたときは、画クロックの奇数ビットのオーバーフロ
ー信号を無視して画クロックの偶数ビットのオーバーフ
ロー信号に注目し、この偶数ビットのオーバーフロー信
号に基づいて第二のＡＧＣ５の利得を調整する。偶数ビ
ット毎のオーバーフロー信号が続けて入力されたとき
（例えば２ビット目と４ビット目とが共に入力されたと
き）に、第二のＡＧＣ５の利得を調整するため、利得調
整の反応は少なくて済むため画像が荒れることがない。
正装置はＡ／Ｄ変換器６からオーバーフロー信号が入力
されたときは、画クロックの奇数ビットのオーバーフロ
ー信号を無視して画クロックの偶数ビットのオーバーフ
ロー信号に注目し、この偶数ビットのオーバーフロー信
号に基づいて第二のＡＧＣ５の利得を調整する。偶数ビ
ット毎のオーバーフロー信号が続けて入力されたとき
（例えば２ビット目と４ビット目とが共に入力されたと
き）に、第二のＡＧＣ５の利得を調整するため、利得調
整の反応は少なくて済むため画像が荒れることがない。
【００２０】なお、この発明は前記実施例に限定される
ものではなく、ファクシミリ装置以外のシェーデイング
補正装置に具体化したり、奇数ビット毎に入力されるオ
ーバーフロー信号に着目して、第二のＡＧＣ５の利得調
整を行う等、この発明の趣旨から逸脱しない範囲で任意
に変更可能である。
ものではなく、ファクシミリ装置以外のシェーデイング
補正装置に具体化したり、奇数ビット毎に入力されるオ
ーバーフロー信号に着目して、第二のＡＧＣ５の利得調
整を行う等、この発明の趣旨から逸脱しない範囲で任意
に変更可能である。
【００２１】
【発明の効果】以上詳述したように、この発明は基準白
原稿以上の白色の原稿を読取ったときにオーバーフロー
が発生した場合、１ビット毎に電圧調整手段の利得調整
を行わず、オーバーフローが生じた所定ビット毎に利得
の調整を行うため、画像が荒れない効果的な画像を得る
ことができる優れた効果を奏する。
原稿以上の白色の原稿を読取ったときにオーバーフロー
が発生した場合、１ビット毎に電圧調整手段の利得調整
を行わず、オーバーフローが生じた所定ビット毎に利得
の調整を行うため、画像が荒れない効果的な画像を得る
ことができる優れた効果を奏する。
【図１】この発明を具体化したシェーデイング補正装置
の電気回路図である。
の電気回路図である。
【図２】オーバーフローが生じたときのオーバーフロー
信号を入力した場合の説明図である。
信号を入力した場合の説明図である。
１…光電変換素子としてのＣＣＤ、２…サンプルホール
ド回路、３…第一のＡＧＣ、 ５…電圧調整手段とし
ての第二のＡＧＣ、６…演算手段及び制御手段としての
Ａ／Ｄ 変換回路、７…ＲＡＭ、１１…符合化回路。
ド回路、３…第一のＡＧＣ、 ５…電圧調整手段とし
ての第二のＡＧＣ、６…演算手段及び制御手段としての
Ａ／Ｄ 変換回路、７…ＲＡＭ、１１…符合化回路。
Claims (1)
- 【請求項１】光電変換素子から出力された１ラインの画
素データを形成する画素の電圧を調整可能な電圧調整手
段と、電圧調整手段から出力された各画素データに対し
シェーデイングを行う補正とともに、各画素データの電
圧値がオーバーフローか否かを判断する演算手段と、該
演算手段がオーバーフローと判断したとき、画素データ
の所定ビット毎に前記電圧調整手段の利得を制御する制
御手段とを備えたシェーデイング補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109490A JPH05308519A (ja) | 1992-04-28 | 1992-04-28 | シェーデイング補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109490A JPH05308519A (ja) | 1992-04-28 | 1992-04-28 | シェーデイング補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308519A true JPH05308519A (ja) | 1993-11-19 |
Family
ID=14511573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109490A Pending JPH05308519A (ja) | 1992-04-28 | 1992-04-28 | シェーデイング補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660858B1 (ko) * | 2005-01-28 | 2006-12-26 | 삼성전자주식회사 | 선 블랙 현상을 방지하는 시모스 이미지 센서의 칼럼 ａｄｃ |
-
1992
- 1992-04-28 JP JP4109490A patent/JPH05308519A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660858B1 (ko) * | 2005-01-28 | 2006-12-26 | 삼성전자주식회사 | 선 블랙 현상을 방지하는 시모스 이미지 센서의 칼럼 ａｄｃ |
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