JPH03277028A - フレーム多重変換回路 - Google Patents
フレーム多重変換回路Info
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- JPH03277028A JPH03277028A JP7801890A JP7801890A JPH03277028A JP H03277028 A JPH03277028 A JP H03277028A JP 7801890 A JP7801890 A JP 7801890A JP 7801890 A JP7801890 A JP 7801890A JP H03277028 A JPH03277028 A JP H03277028A
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- Japan
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- signal
- ram
- control signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数本のデータ信号列をデータの並べ換えをし
てより少ない本数のデータ信号列に変換するフレーム多
重変換回路に関する。
てより少ない本数のデータ信号列に変換するフレーム多
重変換回路に関する。
従来のこの種のフレーム多重変換回路の一例、ここでは
３本のデータ信号列を１本のデータ信号列に変換する回
路の例を第３図のブロック図に、そのタイミングチャー
トを第４図に示す。
３本のデータ信号列を１本のデータ信号列に変換する回
路の例を第３図のブロック図に、そのタイミングチャー
トを第４図に示す。
この従来例は、第３図に示すように、入力データ信号Ｓ
ＤＩ、ＳＤ２．ＳＤ３を任意のビット遅延させて出力す
ることのできる第１ＲＡＭＩＩ。
ＤＩ、ＳＤ２．ＳＤ３を任意のビット遅延させて出力す
ることのできる第１ＲＡＭＩＩ。
第２ＲＡＭ１２．第３ＲＡＭ１３を有しており、第１の
基準信号ＳＲ１によって第１信号発生器１４で発生され
る書き込み制御信号５ＣＷＩに従って入力データ信号Ｓ
Ｄ１．ＳＤ２．ＳＤ３を第ｌＲＡＭ１１．第２ＲＡＭ１
２．第３ＲＡＭ１３に書き込む、一方、第１の基準信号
ＳＲＩ及び第２の基準信号ＳＲ２によって第２信号発生
器１５で発生させる読みだし制御信号５ＣＲＩ、５ＣＲ
２５ＣＲ３に従い、必要なビット数遅延した出力データ
信号５ｏｉｌ、５Ｏ１２，５０１３を第ｌＲＡＭ１１．
第２ＲＡＭ１２．第３ＲＡＭ１３から出力して多重化回
路１６に入力する。多重化回路１６では第２信号発生器
１５から発生させる多重化制御信号ＳＣＭに従って出力
データ信号５ＯＩＩ ５Ｏ１２，５Ｏ１３を規則的に
多重化し、変換データ信号ＳＤＣを出力させている。
基準信号ＳＲ１によって第１信号発生器１４で発生され
る書き込み制御信号５ＣＷＩに従って入力データ信号Ｓ
Ｄ１．ＳＤ２．ＳＤ３を第ｌＲＡＭ１１．第２ＲＡＭ１
２．第３ＲＡＭ１３に書き込む、一方、第１の基準信号
ＳＲＩ及び第２の基準信号ＳＲ２によって第２信号発生
器１５で発生させる読みだし制御信号５ＣＲＩ、５ＣＲ
２５ＣＲ３に従い、必要なビット数遅延した出力データ
信号５ｏｉｌ、５Ｏ１２，５０１３を第ｌＲＡＭ１１．
第２ＲＡＭ１２．第３ＲＡＭ１３から出力して多重化回
路１６に入力する。多重化回路１６では第２信号発生器
１５から発生させる多重化制御信号ＳＣＭに従って出力
データ信号５ＯＩＩ ５Ｏ１２，５Ｏ１３を規則的に
多重化し、変換データ信号ＳＤＣを出力させている。
上述した従来のフレーム多重変換回路では、第２信号発
生器１５で発生する読み出し制御信号が入力のデータ信
号列のそれぞれに対応してそれらの本数と同じ数だけ必
要であり、また、１本の入力データ信号に対して１個の
ＲＡＭが必要であるため、多重化側を変える場合や入力
のデータ信号列の本数が多くなった場合、第２信号発生
器１５による各ＲＡＭの制御が非常に複雑になったり、
ＲＡＭの個数が増大したりするという問題がある。
生器１５で発生する読み出し制御信号が入力のデータ信
号列のそれぞれに対応してそれらの本数と同じ数だけ必
要であり、また、１本の入力データ信号に対して１個の
ＲＡＭが必要であるため、多重化側を変える場合や入力
のデータ信号列の本数が多くなった場合、第２信号発生
器１５による各ＲＡＭの制御が非常に複雑になったり、
ＲＡＭの個数が増大したりするという問題がある。
本発明は、入力のデータ信号列の本数が多くなった場合
にも信号発生器によるＲＡＭの複雑な制御を不要にし、
回路規模の増大を避けることができるフレーム多重変換
回路を提供することを目的とする。
にも信号発生器によるＲＡＭの複雑な制御を不要にし、
回路規模の増大を避けることができるフレーム多重変換
回路を提供することを目的とする。
本発明のフレーム多重変換回路は、複数のデータ信号入
力ポートと前記複数のデータ信号出力ポートとをそれぞ
れ個別に有し書き込みと読み出しとを同時に行い得るデ
ュアルポートのＲＡＭと、このＲＡＭに前記複数の本数
の入力データ信号を書き込ませる書き込み信号を第１の
基準信号に基づいて発生する第１の信号発生手段と、前
記ＲＡＭから書き込まれているデータを複数回読み出さ
せる読み出し信号と多重化を制御する制御信号とを第２
の基準信号に基づいて発生する第２の信号発生手段と、
前記ＲＡＭが出力した前記複数の本数の出力データを前
記制御信号に基づいて前記複数の本数より少ない本数の
信号列に合成する合成手段とを備えている。
力ポートと前記複数のデータ信号出力ポートとをそれぞ
れ個別に有し書き込みと読み出しとを同時に行い得るデ
ュアルポートのＲＡＭと、このＲＡＭに前記複数の本数
の入力データ信号を書き込ませる書き込み信号を第１の
基準信号に基づいて発生する第１の信号発生手段と、前
記ＲＡＭから書き込まれているデータを複数回読み出さ
せる読み出し信号と多重化を制御する制御信号とを第２
の基準信号に基づいて発生する第２の信号発生手段と、
前記ＲＡＭが出力した前記複数の本数の出力データを前
記制御信号に基づいて前記複数の本数より少ない本数の
信号列に合成する合成手段とを備えている。
前記複数の本数の入力データ信号は同位相のバースト状
データ信号列であってもよい。
データ信号列であってもよい。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図はその
タイミングチャートである。ここでは、３本のデータ信
号列を一本のデータ信号列に変換する場合の実施例を示
している。
タイミングチャートである。ここでは、３本のデータ信
号列を一本のデータ信号列に変換する場合の実施例を示
している。
この実施例は、入力データ信号ＳＤＩ、５Ｄ２ＳＤ３を
入力させる３つのデータ入力ポートと、出力データ信号
ＳＱＬ、ＳＯ２，ＳＯ３を出力させる３つのデータ出力
ポートとをそれぞれ個別に有するデュアルポートのＲＡ
Ｍ１を有しており、第１信号発生器２．第２信号発生器
３からそれぞれ入力される書き込み制御信号、読みだし
制御信号によって各３本のデータ信号をＲＡＭＩに同時
に書き込み、読み出しができるように構成している。ま
た、ＲＡＭ１から出力されたデータ信号Ｓ○１．ＳＯ２
，ＳＯ３は第２信号発生器３がら発生させる多重化制御
信号ＳＣＭによって多重化回路４で多重化されるように
構成されている。
入力させる３つのデータ入力ポートと、出力データ信号
ＳＱＬ、ＳＯ２，ＳＯ３を出力させる３つのデータ出力
ポートとをそれぞれ個別に有するデュアルポートのＲＡ
Ｍ１を有しており、第１信号発生器２．第２信号発生器
３からそれぞれ入力される書き込み制御信号、読みだし
制御信号によって各３本のデータ信号をＲＡＭＩに同時
に書き込み、読み出しができるように構成している。ま
た、ＲＡＭ１から出力されたデータ信号Ｓ○１．ＳＯ２
，ＳＯ３は第２信号発生器３がら発生させる多重化制御
信号ＳＣＭによって多重化回路４で多重化されるように
構成されている。
即ち、ＲＡＭＩには同位相のバースト状の入力データ信
号ＳＤＩ、ＳＤ２．ＳＤ３が入力されており、ＲＡＭＩ
は、第１の基準信号ＳＲＩに同期して第１の信号発生器
２で発生した書き込み制御信号ＳＣＷにより入力データ
信号ＳＤＩ。
号ＳＤＩ、ＳＤ２．ＳＤ３が入力されており、ＲＡＭＩ
は、第１の基準信号ＳＲＩに同期して第１の信号発生器
２で発生した書き込み制御信号ＳＣＷにより入力データ
信号ＳＤＩ。
ＳＤ２．ＳＤ３の必要な部分Ａ１．Ｂｌ、ＣｌＡ２．Ｂ
２．Ｃ２・・・を書き込むように制御されている。
２．Ｃ２・・・を書き込むように制御されている。
また、第１の基準信号ＳＲＩと第２の基準信号ＳＲ２に
従って第２信号発生器３で発生された読み出し制御信号
ＳＣＲで前記のようにＲＡＭ１に書き込まれた入力デー
タ信号をＲＡＭ１がら３回繰り返し読み出すことにより
出力データ信号ｓＯ１、ＳＯ２，ＳＯ３が読み出され、
これら出力デ−タ信号ＳＱＬ、ＳＯ２，Ｓ○３を第２信
号発生器４から発生される多重化制御信号ＳＣＭにより
規則的に多重化し、１列の多重変換データ信号ＳＤＣを
得るように構成されている。
従って第２信号発生器３で発生された読み出し制御信号
ＳＣＲで前記のようにＲＡＭ１に書き込まれた入力デー
タ信号をＲＡＭ１がら３回繰り返し読み出すことにより
出力データ信号ｓＯ１、ＳＯ２，ＳＯ３が読み出され、
これら出力デ−タ信号ＳＱＬ、ＳＯ２，Ｓ○３を第２信
号発生器４から発生される多重化制御信号ＳＣＭにより
規則的に多重化し、１列の多重変換データ信号ＳＤＣを
得るように構成されている。
以上説明したような構成にすることにより第１図に示す
実施例は、ＲＡＭ１からのデータ読み出しを１本の読み
出し制御信号ＳＣＲで制御でき、例エバ出力データ信号
ＳＱＬ、ＳＯ２，ＳＯ３を多重化する列順を変更するよ
うな、多重化則の変更を行う場合でも、多重化制御信号
ＳＣＭを変更するだけで対処できる。また、入力データ
信号。
実施例は、ＲＡＭ１からのデータ読み出しを１本の読み
出し制御信号ＳＣＲで制御でき、例エバ出力データ信号
ＳＱＬ、ＳＯ２，ＳＯ３を多重化する列順を変更するよ
うな、多重化則の変更を行う場合でも、多重化制御信号
ＳＣＭを変更するだけで対処できる。また、入力データ
信号。
多重変換データ信号の列数が３本、１本とは異なる場合
でも、ＲＡＭを制御する信号が書き込み側、読み出し側
それぞれ１本でよいことは同じである。
でも、ＲＡＭを制御する信号が書き込み側、読み出し側
それぞれ１本でよいことは同じである。
以上説明したように本発明は、ＲＡＭを制御する制御信
号を書き込み側、読み出し側でそれぞれ１本に共通化し
通常のＲＡＭの持っている複数本のデータ信号入力端子
をすべて使うことができるので、入力データ信号列の本
数が増加しても回路構成規模に大きな変化がなく、多重
化則が変化する場合でも多重化回路の制御信号を変更す
るだけで対処でき、多重化則の変化によってＲＡＭの制
御が複雑化するのを避けることができ、複数入力の多重
変換や、多重化則が異なる多重合成を容易に実現できる
効果がある。
号を書き込み側、読み出し側でそれぞれ１本に共通化し
通常のＲＡＭの持っている複数本のデータ信号入力端子
をすべて使うことができるので、入力データ信号列の本
数が増加しても回路構成規模に大きな変化がなく、多重
化則が変化する場合でも多重化回路の制御信号を変更す
るだけで対処でき、多重化則の変化によってＲＡＭの制
御が複雑化するのを避けることができ、複数入力の多重
変換や、多重化則が異なる多重合成を容易に実現できる
効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイムチャート、第３図は従来のフレーム
多重変換回路の一例のブロック図、第４図は第３図の従
来例のタイムチャートである。 １・・・ＲＡＭ、２・・・第１信号発生器、３・・・第
２信号発生器、４・・・多重化回路、ＳＤＩ、ＳＤ２゜
ＳＤ３・・・入力データ信号、ＳＲＩ・・・第１の基準
信号、Ｓ Ｒ２・・・第２の基準信号、ＳＯＩ、５Ｏ２
ＳＯ３・・・出力データ信号、ＳＤＣ・・・変換データ
信号、ＳＣＲ・・・読み出し制御信号、ＳＣＷ・・・書
き込み制御信号、 ＳＣＭ・・・多重化制御信号。
図の実施例のタイムチャート、第３図は従来のフレーム
多重変換回路の一例のブロック図、第４図は第３図の従
来例のタイムチャートである。 １・・・ＲＡＭ、２・・・第１信号発生器、３・・・第
２信号発生器、４・・・多重化回路、ＳＤＩ、ＳＤ２゜
ＳＤ３・・・入力データ信号、ＳＲＩ・・・第１の基準
信号、Ｓ Ｒ２・・・第２の基準信号、ＳＯＩ、５Ｏ２
ＳＯ３・・・出力データ信号、ＳＤＣ・・・変換データ
信号、ＳＣＲ・・・読み出し制御信号、ＳＣＷ・・・書
き込み制御信号、 ＳＣＭ・・・多重化制御信号。
Claims (1)
- 【特許請求の範囲】 １、複数のデータ信号入力ポートと前記複数のデータ信
号出力ポートとをそれぞれ個別に有し書き込みと読み出
しとを同時に行い得るデュアルポートのＲＡＭと、この
ＲＡＭに前記複数の本数の入力データ信号を書き込ませ
る書き込み信号を第１の基準信号に基づいて発生する第
１の信号発生手段と、前記ＲＡＭから書き込まれている
データを複数回読み出させる読み出し信号と多重化を制
御する制御信号とを第２の基準信号に基づいて発生する
第２の信号発生手段と、前記ＲＡＭが出力した前記複数
の本数の出力データを前記制御信号に基づいて前記複数
の本数より少ない本数の信号列に合成する合成手段とを
備えることを特徴とするフレーム多重変換回路。 ２、前記複数の本数の入力データ信号は同位相のバース
ト状データ信号列であることを特徴とする請求項１記載
のフレーム多重変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078018A JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078018A JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03277028A true JPH03277028A (ja) | 1991-12-09 |
| JP2540976B2 JP2540976B2 (ja) | 1996-10-09 |
Family
ID=13650058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078018A Expired - Fee Related JP2540976B2 (ja) | 1990-03-27 | 1990-03-27 | フレ―ム多重変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787084A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | Ｉｓｄｎデータ通信端末装置 |
-
1990
- 1990-03-27 JP JP2078018A patent/JP2540976B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787084A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | Ｉｓｄｎデータ通信端末装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540976B2 (ja) | 1996-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |