JPH0531240B2

JPH0531240B2 -

Info

Publication number: JPH0531240B2
Application number: JP2291369A
Authority: JP
Inventors: Yoshiaki Hashimoto; Takashi Takamizawa
Original assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Current assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Priority date: 1990-10-29
Filing date: 1990-10-29
Publication date: 1993-05-12
Also published as: JPH03201299A

Description

【発明の詳細な説明】本発明は音声等の記録再生装置に関し、特に１
個あるいは数個の半導体集積回路に記録再生回
路、記憶回路及び制御回路等を集積した電子式音
声記録再生装置に関するものである。

音声あるいは画像の記録再生装置の中で記録後
即座に再生できるものとして広く使用されている
のは、磁気テープを利用したテープレコーダ及び
ビデオテープレコーダであるが、いずれも磁気テ
ープを記録再生ヘツドに対し走らせる機械的可動
部分を含んでいる。その結果、装置の小型化計量
化にも限度があり、部品点数も多数にのぼること
から、製造コスト、機械的信頼性および保守保全
においても問題がある。

一方音声技術の分野においては、その再生を種
種の方式による音声合成技術を用いて行うことが
開発され、現在市場には、テキサスインスツルメ
ンツ社のスピークアンドスペル（同社商標）及び
それに続いて数種の音声合成装置が出始めてい
る。

現在までに知られている音声合成装置は、その
方式により、ホルマント合成方式、線形予測
（LPC）方式及び波形デイジタル化方式の３方式
に大別される。通常最初の２方式は、音声の再生
に関し単位時間当りのメモリ容量は少なくて済む
が、音声の記録に関し音声分析の為に大型コンピ
ユータの様な大がかりな装置が必要であり、記録
再生装置として使用するには困難がある。またこ
れら２方式においては、音声パラメータが声道モ
デルを基礎として計算されていることが多く、そ
の結果人間の声の再生には適していても、自然界
の音の再生には不適当と考えられている。

一方第３の波形デイジタル化方式としては、音
声波形をナイキスト周波数でサンプリングしてデ
イジタル信号にするPCM方式、およびその変形
であるデルタ変調方式が良く知られている。１標
本当り１ビツトで符号化するこのデルタ変調方式
は、伝送路での符号誤差が多いときにも通信でき
るという優れた特徴のため主として特殊用デイジ
タル通信に使用され、最近は半導体LSI技術の著
しい進展により、プログラム制御デイジタルフイ
ルタ、モータ遠隔制御、音声スクランブル処理、
各種計測器類等、通信以外の用途が考えられる様
になつてきた。

本発明の目的は、半導体メモリを用いて、可動
部分のない電子式音声記録再生装置を提供するこ
とである。

本発明の他の目的は、半導体メモリとデルタ変
調回路を単一半導体チツプに集積し、このデルタ
変調回路を記録モードと再生モードの両モードに
おいて使用できる電子式音声記録再生装置を提供
することである。

本発明の他の目的は、コンパクトで軽量な記録
再生装置を提供することであり、人形やおもちや
等、種々の形をした物体の中に組込める自由度を
もつた記録再生装置を提供することである。

本発明の他の目的は、半導体メモリを有効に利
用し、より多くの内容を記録することのできる音
声記録再生装置を提供することである。

本装置の概略的説明第１図に本発明による音声記録再生装置１のブ
ロツク図を示し、第２図にその斜視図を示す。人
間の声あるいは自然界の音等（音声と総称する）
を本装置に入れるマイクロフオン２は、マイク増
幅器３に接続される。増幅されたマイク増幅器３
の出力は、デルタ変調器４、レベル検出器５、制
御回路６、ランダムアクセスメモリ（RAM）７
およびフイルタ回路８を内蔵する音声記録再生半
導体チツプ９に入力される。この音声記録再生半
導体装置１の主要部は、１個又は数個の大規模集
積回路（LSI）により構成される電子回路であつ
て、その詳細は後述される。音声記録再生半導体
チツプ９で再生された音声アナログ信号は、オー
デイオパワーアンプ１０で増幅され、スピーカ１
１により出力される。

第２図に示す如く、マイクロフオン２、マイク
増幅器３、音声記録再生半導体チツプ９、オーデ
イオパワーアンプ１０およびスピーカ１１は電池
電源（図示せず）、スイツチ１２（電源スイツチ、
記録（Record）スイツチ、再生（Playback）ス
イツチ）と共に単一の小型プラスチツク容器１３
に収納される。容器１３は更にぬいぐるみ人形あ
るいはおもちやの中に収納することもできる。

記録再生操作の概略的説明本発明の記録再生装置１の詳細な構成の説明に
先立ち、まずその記録再生操作につき簡単に説明
する。

電源スイツチおよび記録スイツチ（スイツチ１
２のひとつ）がオン状態となつているときに、音
声がマイクロフオン２に入ると、音声アナログ信
号はマイク増幅器３で増幅され、この音声信号レ
ベル検出器５において所定レベル以上のものであ
ると判断されると、デルタ変調器４により、デイ
ジタル信号に変換される。（デルタ変調について
は後述する）デイジタル化された音声データは、制御回路６
の制御のもとにランダムアクセスメモリ７に一時
的に記憶される。

再生動作は、再生スイツチ（スイツチ１２のひ
とつ）の操作に応答して行われる。ランダムアク
セスメモリ７に記録された音声データは、再びデ
ルタ変調器４に与えられ、アナログ信号に再び変
換され、フイルタ回路８でサンプリングノイズが
除去された後オーデイオパワーアンプ１０を介し
て、スピーカ１１より音声として出力される。

音声記録の為の回路構成と操作第１図の電子回路即ち音声記録再生半導体チツ
プ９の詳細を第３図に示す。

音声を記録する為のスイツチ２０と再生する為
のスイツチ２１は、半導体チツプ９の外に設けら
れ、ピンを通じ制御回路６に接続される。半導体
チツプ９内の操作のサイクルを規定する為の発振
回路が他のピンを通じて制御回路６その他の回路
に供給される。

デルタ変調器４は、第１比較回路２２、第１ゲ
ート２３、標本化・保持（Sample＆Hold）回路
２４、パルスパターン検知回路２５、シラビツク
フイルタ２６、第２ゲート２７、増幅器２８、お
よび積分回路２９を含んでいる。デルタ変調器４
の主要部はLSI半導体チツプ内に集積でき、大き
な抵抗値、容量値を要求される部品のみ、その設
計条件に応じ外付け部品を用いることができる。

音声データをRAM７へ記録するには、まず電
源スイツチ３０をオン状態にし、9.0ボルトの電
源３１を電子回路９に投入し、プツシユボタン式
の記録スイツチ２０をオンにする。このスイツチ
操作で記録再生装置は録音待機状態となる。即
ち、制御回路６は記録スイツチ２０に応答して記
録信号を発生し、第１のゲート２３を動作させ、
第１比較回路２２の出力線３２を標本化・保持回
路２４の入力線３３に接続させ、同時にRAM７
からの出力線３４が標本化・保持回路２４の入力
線３３と遮断されるようにする。この状態を第３
図の第１ゲート２３に実線矢印で示す。この第１
ゲート２３は、良く知られているMOSFETのト
ランスフアーゲート回路で構成することができ
る。

制御回路６は同時に、デルタ変調器４の出力を
フイルタ回路８に入れない様に第３ゲート３５を
開状態にする。このゲート３５の遮断により、ス
ピーカ１１とマイクロフオン２との間のハウリン
グを防止することができる。

この様な録音待期状態につき第４図を用いて更
に詳しく述べる。第４図上部の枠内には、記録モ
ードの際使用される記録制御回路４１が、下部の
枠内には再生制御回路４２（後述）が図示されて
いる。第４図の記録制御回路４１と再生制御回路
４２とが第３図の制御回路６を構成する。左側の
枠内には第３図と同じレベル検知器５が示され、
記録制御回路４１と接続されている。

記録スイツチ２０をオンすると、電源電圧V_DD
（論理“１”）が第１のフリツプ・フロツプ（FF）
回路４３のデータ入力Ｄに与えられる。第１の
FF４３はクロツクパルス（C.P.）の信号により、
出力Ｑを第２のFF４４および４５に与える。ゲ
ート４５は、第1FF４３の出力Ｑと第2FF４４の
逆極性出力とを得て、記録スイツチ２０が押さ
れたことを検出する。

第５図に第１、第２、第３のFF４３，４４，
４６およびゲート４５の論理状態をクロツクパル
ス（C.P.）と共に示す。記録スイツチ２０がオフ
状態（C.P.1のタイミング）のときは、第1FF４
３の入出力（FF１ＤおよびFF１Ｑとして第５図
に示す）は共に論理“０”であり、第2FF４４の
出力（FF２と示す）は逆に“１”であり、
その結果ゲート４５の出力（Ｇと示す）は“１”
で第3FF４６の出力Ｑ（FF３Ｑ示す）は“０”と
なつている。

記録スイツチ２０がオン状態となり、FF４３
のＤ入力に論理“１”が入力されると（C.P.2の
タイミング）、FF４３のＱ出力は“１”となるが
その時FF４４は前の状態を保持している。次の
クロツクパルス（C.P.3のタイミング）で、FF４
４の出力は“０”となり、ゲート４５の出力
は、C.P.2からC.P.3までの時間だけ論理“０”を
FF４６に供給する。FF４６のＱ出力４７の信号
“１”によつて、先に述べた第３図の第１ゲート
２３を、第１比較器２２の出力線３２と標本化・
保持回路２４の入力線３３とが接続されるように
切換える。またフイルター回路８の第３ゲート３
５を開状態にする。更に、標本化・保持回路２４
の出力線４８とRAM７への入力線４９とを閉じ
るように第４ゲート５０を閉状態にする。これで
本装置は録音待機状態となる。

再び第３図に戻り、記録操作の説明を続ける。
音声入力信号のレベル設定と検知とは、レベル検
知器５によつて行われる。本発明においてこのレ
ベル設定及びレベル検知の機能は重要である。半
導体メモリを用いる本装置においては、メモリを
有効に利用しなければならない。実線に録音した
い音の前後に入力される無駄な音（ノイズを含
め）を記録してはならない。所定のレベル以上の
入力があつたときのみ、RAM７に音声データを
入力し記録させ、限られた記憶容量のRAM７を
最大限利用する為に、このレベル検知器５が用い
られる。

レベル検知器５は、音声入力端子５１からの入
力と、抵抗分割（固定抵抗５２と外部の半固定抵
抗５３）によつて設定された電圧レベルとを比較
する第２比較器５４を含んでいる。音声入力が設
定電圧レベルより低いと、第２比較回路５４は第
４図に示すように、論理“０”を記録制御回路４
１の第４フリツプ・フロツプ回路５５に入れ、こ
の記録制御回路４１のRAM操作動作を禁止す
る。

固定抵抗５２と半固定抵抗５３とで設定された
電圧レベル（1.0〜1.5ボルト）以上の音声入力が
第２比較回路５４に入ると、初めて論理“１”を
第４図の記録制御回路４１のFF５５に与えこれ
を記録モードに切換える。

マイクロフオン２の音声入力（アナログ信号）
は、マイク増幅回路３で増幅され、デルタ変調器
４の第１比較器２２に導入される。第１比較回路
２２において、時刻(t)における音声入力のアナロ
グ信号Ｘ(t)は、サンプリングクロツク信号におけ
るひとつ前の時刻（ｔ−１）のデイジタルのデー
タＹ（ｔ−１）と比較され、その比較の結果はデ
イジタル信号の形で出力線３２に出力される。こ
の様な符号化技術はデルタ変調と呼ばれる。この
デルタ変調方式自体は既に知られており、いくつ
かの種類がある。

デルタ変調方式については、Electronics誌
1977年10月13日号86−96頁（対応論文は日系エレ
クトロニクス誌1978年２月20日号169−185頁）に
記述されている。本発明の記録再生装置の一部で
は、デルタ変調のひとつであり、電話において利
用されている連続可変傾斜デルタ（Continuous
Variable Slope Delta：CVSD）変調と呼ばれ
る適応デルタ変調方式が採用される。

本質的に、デルタ変調装置は、閉ループ・サン
プル値制御系（closed−loop sampled−data
control system）であつて、標本化すべき入力
（本発明の場合アナログ音声入力）直前の（ひと
つ前のサンプリングクロツクでの）入力信号との
量子化近似値との差によつて定まる極性をもつ二
進パルスを出力するものである。典型的デルタ変
調方式のひとつである直線デルタ変調方式は、ア
ナログ入力信号の広い範囲にわたつて高いＳ／Ｎ
比を維持できないという欠点を有している。本装
置においては、Ｓ／Ｎ特性を改良するために上述
のCVSD変調方式を使用するのが好ましい。

標本化すべき入力である音声アナログ入力信号
Ｘ(t)は、外部のマイク増幅器３より、キヤパシタ
Coを介して第１比較器２２に入る。この音声ア
ナログ入力と比較されるべき信号（直前の入力信
号の量子化近似値）Ｙ（ｔ−１）は、積分器２９
から同様にこの第１比較器２２に入力される。

第３図の第１比較器２２の出力線３２は、制御
回路６の制御下にある第１ゲート２３によつて、
標本化・保持回路２４の入力線３３に導かれる。
この時、即ち記録操作の間、このゲート２３は、
RAM７の出力線３４と標本化・保持回路２４の
入力線３３との間を遮断する。

第１比較器２２は、(1)Ｘ(t)＞Ｙ（ｔ−１）のと
き、１ビツト語“１”を出力し(2)Ｘ(t)≦Ｙ（ｔ−
１）のとき、１ビツト語“０”を出力する。この
とき、“１”又は“０”の１ビツト語の長さ（パ
ルス幅）は、音声入力信号により決るものであつ
て、全く不規則な長さを有している。

第１比較器２２で１ビツト語の二進符号に変換
された音声入力信号は、クロツクパルス（C.P.）
の存在のもとに、標本化・保持回路２４において
標本化され、ここに極めて短い時間一時的に保持
される。

第６図に、第１ゲート２３、標本化・保持回路
２４及びパルスパターン検知回路２５を示す。標
本化・保持回路２４には、第１比較器２２からゲ
ート２３を介して送られる１ビツト語がデータ入
力(D)から入る。同時にサンプリングパルスである
クロツクパルス（C.P.）も与えられる。このサン
プリングパルスの周波数は、本装置の設計条件あ
るいは、使用により、4KHz〜16KHzの間のいず
れかを選択して使用できる。

各サンプリングパルスにおいて標本化された２
進符号の音声データは、標本化・保持回路２４の
Ｑ出力４８から、ゲート５０（第３図）を経て
RAM７に送られ、記憶される。

RAM７は、良く知られた入力順に出力可能な
（いわゆるfirsst−in−first−out形式の）シフト
レジスタを用いるのが本装置の半導体チツプを簡
略化する上で好ましく、本実施例では約10Kビツ
トのシフトレジスタを用いたが、音声データの容
量、応用上の要求に応じ、他の形式の記憶手段、
たとえば公知の循環シフトレジスタもしくはテキ
サス・インスツルメンツ・インコーポレーテツド
所有の米国特許第3940747号に記載された高速
RAMの構成を採用することもできる。また後述
する様に、半導体チツプ９の外に、拡大用RAM
を接続し、音声データの記憶容量を増大すること
もできる。

RAM７は、第４図の記録制御回路４１の第４
のFF５５のＱ出力５６（記録信号）により操作
される。第４のFF５５は、本装置が記録待期状
態にあつても、所定レベル以上の音声入力を第２
比較回路５４が検出するまでその出力Ｑを出さず
RAM７の記録動作を禁止している。

この音声データは同時に第３図および第６図に
示されるパルスパターン検知回路２５に送られ、
ここで音声データの流れが連続した同一極性のも
のであるか否かの検知がなされる。本装置の検知
回路２５では、同一極性の標本化音声データが３
個連続したとき、これを検知して論理“１”を出
力しシラビツクフイルタに送るよう設計されてい
る。即ち、３個の連続する標本化音声データＥ
（ｔ−２）、Ｅ（ｔ−１）、Ｅ(t)が全て“１”である
か、又は全て“０”であるとき、検知回路は１ビ
ツト遅れて“１”を出力し、他の場合は“０”を
出力する。サンプリングクロツクの周波数が16K
Hz前後あるいはそれ以下のときは、３個のパルス
パターンを検知するのが最も好ましいが、その周
波数が高い場合は、Ｄ型フリツプ・フロツプ回路
の個数を変えて３個以上の音声データの流れを検
知することができる。一般化して言うと、検知回
路２５は、Ｎ（整数）個の連続する標本化音声デ
ータの列を標本化・保持回路２４から受けて同時
に保持し（本実施例ではＮ＝３）、次々と受ける
音声データの列がＭ（整数）回同一の極性あるい
は同一の論理（“１”又は“０”）であるとしたと
き、Ｍ≧Ｎであること検知して（Ｍ−Ｎ＋１）個
の連続する高レベルあるいは“１”の検知信号出
力を１ビツト送らせて線に発生し、Ｍ＜Ｎのとき
は低レベルあるいは“０”の検知信号出力を線に
発生する。

第６図右側の破線枠で囲まれた回路が本実施例
によるパルスパターン検知回路２５であつて、２
個のＤ型フリツプ・フロツプ６１および６２と
NANDゲート６３と検知信号を一時的に保持す
るＤ型フリツプ・フロツプ６４とを含んでいる。
Ｄ型フリツプ・フロツプ６１，６２，６４は共通
のクロツクパススC.P.により動作する回路であ
る。

第７図に、クロツプパルスC.P.に対応させて、
第１比較器２２の出力（COMP）、標本化・保持
回路２４の出力（Ｓ＆Ｈ）およびパルスパターン
検知回路２５の出力（PPD）の関係を示す。こ
こで標本化・保持回路２４の出力（Ｓ＆Ｈ）は、
RAM７に記憶される音声データにも対応する。
パルスパターン検知回路２５の出力６５は、第３
図に示す次のシラビツクフイルタ２６に与えられ
る。シラビツクフイルタ２６は、パルスパターン
検知回路２５の出力を受け、音声入力信号Ｘ(t)の
包絡線に対する形で、積分回路２９から第１比較
器２２へ帰還される帰還信号Ｙ(t)のステツプ高さ
を制御する電圧Ｅ（正）および−Ｅ（負）をその２
個の出力端に発生する。

パルスパターン検知回路２５の出力はこれに接
続された抵抗R₁７１を通じこの抵抗R₁７１と接
地電位の間に接続されたキヤパシタC₁７２を充
電し、これらR₁とC₁の時定数により、電圧Ｅお
よび−Ｅの波形（音声入力信号の包絡線に対応）
の立上り曲線を作る。また抵抗R₂７３とキヤパ
シタC₁で決められる時定数により、電圧Ｅおよ
び−Ｅの波形の立上り曲線を作る。立下り曲線
は、第２ゲート２７の選択により、キヤパシタ
C₁７２に蓄積された電荷が増幅器２８を通じ積
分器２９に流れるとき作られる。

一般に音声信号の包絡線は、立上り曲線部分が
急で、立下り曲線部分がゆるやかである。抵抗７
１および７３、キヤパシタ７２の時定数は、５〜
10ｍ秒で、音声の代表的ピツチ周期と同じに設計
される。場合によつては、音声のシラブル長に対
応させて、時定数を100ｍ秒と高くすることがで
きる。本実施例ではピツチ周期に対応する時定数
を選定している。

正電圧Ｅは、線７４を通じ第２ゲート２７に直
接与えられ、負電圧−Ｅは、インバータ７５を介
し、正電圧Ｅを反転させて、他の線７６を通じ同
じゲート２７に与えられる。

第２ゲート２７において、正電圧Ｅと負電圧−
Ｅの選択が行われる。標本化・保持回路２４の出
力が高レベル“１”のときは、正電圧Ｅが、また
逆に低レベル“０”のときは負電圧−Ｅが選択さ
れる。

選択された多値信号（正電圧Ｅまたは負電圧−
Ｅ）は、増幅器２８を通り、積分器２９（抵抗
R₃とキヤパシタC₂）に与えられる。積分器２９
の出力は、帰還信号Ｙ(t)として、第１比較器に与
えられ、上述の変調操作が繰返えされる。記録モ
ードにおいては、第３ゲート３５が開かれている
ので、デルタ変調された音声信号は、フイルタ回
路８には与えられない。

音声再生の為の回路構成と操作本発明の重要な特徴は、CVSD変調器４および
RAM７が音声記録時と同様に音声再生時にも使
用されることである。

第３図及び第４図に示される再生用スイツチ
（プレイバツクスイツチ）２１は、ピンを通じ半
導体チツプ９の中の制御回路６に接続されてい
る。第４図下段の枠で示す再生制御回路４２は、
再生スイツチ２１に応答する。再生スイツチ２１
をオン状態にすると、高レベル信号が第５フリツ
プ・フロツプ（FF）回路８１のデータ入力Ｄに
与えられる。第5FF８１は、クロツクパルスC.P.
により、出力Ｑを次の第6FF８２およびゲート８
３に与える。ゲート８３は、第5FF８１の出力Ｑ
と、第6FF８２の逆極性出力とを得て、再生ス
イツチ２１が押されたことを検出する。第７の
FF８４はゲート８３の出力を一時保持し、再生
信号をその出力線８５に与える。再生制御回路４
２の構成は、基本的に前述の記録制御回路４１と
同じであつて、第５図の信号関係図を見れば、こ
の再生制御回路４２の信号関係が理解できる。

記録制御回路４１と再生制御回路４２とは、第
４図に示される様に、相互に関係づけられてお
り、記録モードのときは記録制御回路４１のみが
動作し、再生制御回路４２は再生信号を発生しな
い様に、また逆に、再生モードのときは再生制御
回路４２のみが動作し、記録制御回路４１は記録
信号を発生しない。この構成により、両モードの
干渉を防止し、本装置の動作を確実で誤りのない
ものにする。

再生制御回路４２は、再生信号を出力線８５と
して発生し、第３図の第１ゲート２３の状態を変
更して、RAM７の出力線３４と標本化・保持回
路２４の入力線３３とを接続し、第１比較器２２
から標本化・保持回路２４への入力を遮断する。

再生信号はゲート５０を開き、標本化保持回路
２４の出力４８がRAM７に入力されないように
する。これはRAM７の中に記憶された音声デー
タの配列を変化させないためである。また再生信
号は、フイルタ回路８の第３ゲート３５を閉じス
ピーカへの出力を可能にする。更に再生信号は
RAMの出力動作をも可能にする。RAM７のア
ドレスが終了すると、第４図のMSTOPにアドレ
ス終了信号が入り、FF８４において再生モード
が終了する。

第３図のRAM７に蓄積された２進符号の音声
データは、再生信号に応答して、第１ゲート２３
を通つて標本化・保持回路２４、パルスパターン
検知回路２５、シラビツクフイルタ２６、第２ゲ
ート２７、増幅器２８、および積分器２９に与え
られる。ここでのCVSD変調は、記録モードにお
ける変調とほぼ同様である。記録モードと違うの
は、積分器２９のアナログ出力が第１比較器２に
戻されることなく、フイルタ回路８に与えられる
ことである。

フイルタ回路８は、バツフア増幅器９１、フイ
ルタ増幅器９２及び周辺の抵抗、容量回路等を含
むよく知られたフイルタ回路で、積分器２９から
の出力に含まれているサンプリングノイズあるい
は量子化ノイズを除去する。フイルタ回路８によ
りなめらかにされた波形のアナログ音声出力は、
オーデイオパワーアンプ１０を通じ、スピーカ１
１より出力される。

音声データ記憶の拡張第３図の半導体チツプ９に内蔵されたRAMの
音声データ記憶容量は、半導体チツプの外部に
RAMを追加することにより拡張できる。第８図
に、多数の外部RAMチツプを主半導体チツプに
接続する構成を示す。

主半導体チツプ９は、第３図に示された半導体
チツプであり、デルタ変調器４、レベル検出器
５、制御回路６、RAM７、およびフイルタ回路
８等を内蔵している。第８図においては３個の外
部RAM１０１，１０２，１０３を示す。各々の
外部RAMはその中に、主半導体チツプ中の
RAMと同様の音声データ記憶用RAMセル（あ
るいはシフトレジスタＭ）と、RAMセル（ある
いはシフトレジスタ）の制御回路と、ダイナミツ
クRAM（あるいはダイナミツクシフトレジス
タ）のリフレツシユ回路等を含んでいる。

主半導体チツプ９と外部RAM１０１，１０
２，１０３との間は、データ入出力リード１０
４、クロツクリード１０５、記憶開始信号用リー
ド１０６、再生開示信号用リード１０７、特定の
外部RAMの操作終了を表わす信号の為のリード
１０８、および特定の外部RAMの操作開始を表
わす信号の為のリード１０９等とにより第８図に
示される如く並列に接続される。

【図面の簡単な説明】

第１図は本発明による音声記録再生装置のブロ
ツク図であり、第２図はその斜視図である。第３
図は第１図の電子回路すなわち音声記録再生半導
体チツプの詳細な回路図である。第４図は録音待
機状態を説明するための制御回路の詳細な回路図
である。第５図は第４図におけるフリツプ・フロ
ツプ回路り論理状態を示すタイミング図である。
第６図は第１ゲート、標本化・保持回路およびパ
ルスパターン検知回路の詳細を示す回路図であ
る。第７図は第１比較器の出力、標本化・保持回
路の出力およびパルスパターン検知回路の出力の
タイミング図である。第８図は音声記録再生半導
体チツプと外部RAMとの関係を示す結線図であ
る。（符号の説明）、１……音声記録再生装置、２
……マイクロフオン、３……マイク増幅器、４…
…デルタ変調器、５……レベル検出器、６……制
御回路、７……ランダムアクセスメモリ
（RAM）、８……フイルタ回路、９…音声記録再
生半導体チツプ、１０……オーデイオパワーアン
プ、１１……スピーカ。

Claims

【特許請求の範囲】１ (a) アナログ信号をデジタル信号に変換する
Ａ／Ｄ変換手段と、 (b) 前記Ａ／Ｄ変換手段の出力を記憶する入力順
に出力可能な記憶手段と、 (c) 前記記憶手段から読み出されたデジタル信号
をアナログ信号に変換するＤ／Ａ変換手段と、 (d) 録音指示をする録音指示手段と、 (e) 前記録音指示手段により録音指示がなされた
ことを検出して前記記憶手段に順次書き込み指
示をする書き込み制御手段と、 (f) 前記録音指示手段による録音指示終了時と記
憶手段の記憶容量全部に記憶内容を書き込んだ
時との何れかを速く発生した時を検出して前記
書き込み制御手段の書き込み指示を終了せしめ
る記憶終了手段と、また、 (g) 前記記憶手段の記憶内容を前記書き込み指示
がなされた最初のアドレスから前記記憶容量全
部を順次読み出し指示する読み出し制御手段
と、を有する音声記憶再生装置。