JPH0531264U - 液晶マトリクスパネルの製造方法 - Google Patents
液晶マトリクスパネルの製造方法Info
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 26
- 239000011159 matrix material Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 26
- 239000010410 layer Substances 0.000 description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】 液晶マトリクスパネルにおいて、ゲートライ
ン及びゲート電極上に陽極酸化によって形成した絶縁酸
化被膜とプラズマＣＶＤで形成した絶縁層を積層するこ
とにより、ピンホールを低減させることを目的とする。 【構成】 ゲートライン及びゲート電極上に陽極酸化に
よって形成した絶縁酸化被膜とプラズマＣＶＤで形成し
た絶縁層を積層する。
ン及びゲート電極上に陽極酸化によって形成した絶縁酸
化被膜とプラズマＣＶＤで形成した絶縁層を積層するこ
とにより、ピンホールを低減させることを目的とする。 【構成】 ゲートライン及びゲート電極上に陽極酸化に
よって形成した絶縁酸化被膜とプラズマＣＶＤで形成し
た絶縁層を積層する。
Description
【０００１】
本考案は、電界効果型トランジスタ（ＦＥＴ）を用いた液晶マトリクスパネル に関する。最近液晶パネルの一方の基板にゲートライン（走査線）及びドレイン ライン（信号線）を多数互いに絶縁した状態で直交させ、これら各ラインの交差 点に薄膜ＦＥＴ（ＴＦＴ）をスイッチング素子として配し、これを開閉して各交 差点ごとに設けられた表示電極に信号を与え、この部分の液晶を表示駆動させる ことにより、テレビ等の画像表示を行なう液晶マトリクスパネルの開発が試みら れている。本考案は、例えばこのような表示パネルにスイッチング素子を用いた 液晶マトリクスパネルに関する。
【０００２】
図３に、ＦＥＴをスイッチング素子として使用したマトリクスパネルの全体構 造を示す。
【０００３】 同図に示す如く、１は前面ガラス透明基板、２はこの透明基板１の内面全面に 被覆されたＩＴＯ膜よりなる共通電極、３は液晶層、４はガラスフリット、樹脂 等よりなるスペーサでシール剤としてもはたらく。５は背面ガラス透明基板で、 その内面に複数本のゲートライン（Ｘ）及びドレインライン（Ｙ）（ソースライ ンとしてもよい。以下同じ。）が互いに絶縁して直交配列されている。６はゲー トライン（Ｘ）、ドレインライン（Ｙ）の各交差点にアモルファスシリコンＦＥ Ｔを介して接続された表示電極である。
【０００４】 以下に、従来の液晶マトリクスパネルの製造方法について説明する。
【０００５】 図４に１つのＦＥＴの平面図を示し、図５に図４のＡ−Ａ’線に沿ったＴＦＴ 部周辺の製造工程の断面図を示し、図６に図４のＢ−Ｂ’線に沿ったゲートライ ン部の断面図を示す。
【０００６】 図５及び図６は、一個のＦＥＴの具体的構造を示し、（Ｘ）（Ｙ）は、前述し たゲートライン及びドレインラインで、絶縁層７を介して隔てられている。ゲー トライン（Ｘ）及びドレインライン（Ｙ）はガラス基板５の表面に形成される。 ゲートライン（Ｘ）にはＦＥＴのゲート（Ｇ）が形成されている。ゲート（Ｇ） の上方には絶縁層７を介してアモルファスシリコン層（ＡＳ）が形成され、その 両端部分にゲート（Ｇ）を挟む如くソース（Ｓ）及びドレイン（Ｄ）が形成され る。ドレイン（Ｄ）は、ドレインライン（Ｙ）の一部にて兼用される。６は、前 述した表示電極であり、ソース（Ｓ）に接続される。通常ゲートライン（Ｘ）、 及び表示電極６は、ＩＴＯ膜にて、またソ−ス（Ｓ）及びドレインライン（Ｙ） はアルミにて形成される。また絶縁膜７はプラズマＣＶＤ法によって形成された シリコンナイトライドＳi3Ｎ4の蒸膜が使用される。
【０００７】 かかる構造のＦＥＴにあっては、図６（ｃ）に示すように、ゲートライン（Ｘ ）と、ドレインライン（Ｙ）が絶縁膜７を介して交差する部分が存在する。この 交差点は、画素数と同数あり、例えば、ゲートライン（Ｘ）ドレインライン（Ｙ ）の数を、それぞれ２２０本、２４０本とすると、その数は５２,８００個にの ぼる。それ故、これらの交差点のうちには僅かながら、絶縁層７に生じたピンホ ールを介してショートするものが存在する。このショートは例え一点だけであっ たとしても一ゲートライン及び一ドレインラインの２本の不良なラインが生ずる こととなり、表示に大きな欠陥を与えることとなる。
【０００８】
本考案はゲートラインおよびドレインラインの交差点に発生するピンホールに よるショートを阻止し、さらにＦＥＴ自身のショートをも阻止してこれら素子構 造の信頼性の向上を図り、もって液晶マトリクスパネルの表示欠陥を防止する事 を目的とする。
【０００９】
【課題を解決するための手段】 本発明の液晶マトリクスパネルの製造方法は、絶縁基板上に多数の表示電極が これに電位を供給するためのトランジスタとともに行列配置された表示電極基板 と該基板に対向する共通電極の間に液晶を充填してなる液晶マトリクスパネルの 製造方法において、上記絶縁基板上にアルミニウムより成るゲートライン及び該 ゲートラインにつながったゲート電極を形成し、該ゲートライン及びゲート電極 を陽極酸化してその全表面に表面絶縁膜を形成した後、該表面絶縁膜を含む基板 全面をシリコンナイトライドを積層して形成された絶縁層で覆って、さらに該絶 縁膜上に、半導体層、ソース電極、上記表面絶縁膜及び絶縁膜を介して上記ゲー トラインと交差したドレインライン、該ドレインラインにつながったドレイン電 極、上記ソース電極につながった表示電極を形成するものである。
【００１０】
本考案の液晶マトリクスパネルの製造方法によれば、仮に絶縁酸化被膜と絶縁 層にピンホールが発生したとしても、それらのピンホールの位置が一致して発生 する確率は極めて低く、実際には殆どゼロとすることができる。 また、陽極酸化により絶縁酸化被膜を形成させるので、ゲートライン及びゲート 電極の表面にごみ等の異物が付着していても回り込んで表面絶縁膜が形成され、 異物によるピンホールの発生も減少する。
【００１１】
図１及び図２は、図５及び図６に対応する本考案一実施例断面図で、図５及び 図６と同一部分については同一番号を付している。８は、ゲート（Ｇ）及びゲー トライン（Ｘ）の表面に形成された絶縁酸化被膜で、ゲートライン（Ｘ）及びゲ ート（Ｇ）がアルミで形成されている場合、その酸化物はアルミナＡl2Ｏ3であ る。この絶縁酸化被膜８はアルミよりなるゲートライン（Ｘ）の陽極酸化により 形成される（図１（ｂ）及び図２（ｂ））。ゲートライン（Ｘ）及びゲート（Ｇ ）に酸化処理が施された後、シリコンナイトライドの蒸着により絶縁層７がその 表面を覆って形成され、さらにこの絶縁層７上にドレインライン（Ｙ）が被着さ れる。このように絶縁酸化被膜８及び絶縁層７は、それぞれ酸化及びプラズマＣ ＶＤによって別々に形成される。従って、ＦＥＴのゲート電極（Ｇ）上のゲート 絶縁層は、ゲート電極（Ｇ）の表面絶縁膜であるアルミナからなる絶縁酸化被膜 ８とシリコンナイトライド等の絶縁層７との積層体で構成されることになる（図 １（ｄ））。さらに、ゲートライン（Ｘ）とドレインライン（Ｙ）との交差点に 於ても、その層間絶縁膜は、上記ＦＥＴのゲート絶縁層と同様の絶縁酸化被膜８ と絶縁層７との積層体で構成されることになる（図２（ｄ））。それ故、仮にゲ ートライン（Ｘ）及びドレインライン（Ｙ）の交差点に存在する絶縁層７にピン ホールが生じたとしても、この位置に一致して絶縁酸化被膜８にピンホールが発 生する確率は極めて低く、実際には殆どゼロとすることができる。勿論、ＦＥＴ 位置に於ても、図２（ｄ）から明らかなように、ゲート電極（Ｇ）と半導体層で あるアモルファスシリコン層とドレイン電極（Ｄ）あるいはソース電極（Ｓ）と の間に、絶縁酸化被膜８と絶縁層７との積層体が介在しているので、上述のライ ン交差点の場合と同様に、ピンホールによる電極間ショートの確率を激減できる 。
【００１２】
上述の説明の如く、本考案の液晶マトリクスパネルの製造方法によれば、トラ ンジスタとライン交差位置での電極間のピンホールによる短絡事故を共に解消で きるので、液晶マトリクスパネルでの表示動作欠陥が解消される。
【００１３】 また、陽極酸化によりゲートライン及びゲート電極の全表面に絶縁酸化被膜を 形成させることから、ゲートライン及びゲート電極の表面にごみ等の異物が付着 していても回り込んで絶縁酸化被膜が形成されるので異物によるピンホールの発 生も防止できる。
【００１４】 特にトランジスタや交差点の数が百万個のオーダーをもつ液晶マトリクスパネ ルに於ては、その歩留り向上に寄与する効果は大きい。
【図１】本発明の液晶マトリクスパネルのＴＦＴ部の製
造工程断面図である。
造工程断面図である。
【図２】本発明の液晶マトリクスパネルのゲートライン
に沿った製造工程断面図である。
に沿った製造工程断面図である。
【図３】液晶マトリクスパネルの構造図である。
【図４】液晶マトリクスパネルの画素周辺の平面図であ
る。
る。
【図５】従来の液晶マトリクスパネルのＴＦＴ部の製造
工程断面図である。
工程断面図である。
【図６】従来の液晶マトリクスパネルのゲートラインに
沿った製造工程断面図である。
沿った製造工程断面図である。
１ 前面透明基板 ２ 共通電極 ３ 液晶層 ４ スペーサ ５ 背面透明基板 ６ 表示電極 ７ 絶縁層 ８ 絶縁酸化被膜 Ｘ ゲートライン Ｙ ドレインライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０９Ｆ 9/35 7926−5Ｇ Ｈ０１Ｌ 21/3205
Claims (1)
- 【請求項１】 絶縁基板上に多数の表示電極がこれに電
位を供給するためのトランジスタとともに行列配置され
た表示電極基板と該基板に対向する共通電極の間に液晶
を充填してなる液晶マトリクスパネルの製造方法におい
て、 上記絶縁基板上にアルミニウムより成るゲートライン及
び該ゲートラインにつながったゲート電極を形成し、該
ゲートライン及びゲート電極を陽極酸化してその全表面
に表面絶縁膜を形成した後、該表面絶縁膜を含む基板全
面をシリコンナイトライドを積層して形成された絶縁層
で覆って、さらに該絶縁膜上に、半導体層、ソース電
極、上記表面絶縁膜及び絶縁膜を介して上記ゲートライ
ンと交差したドレインライン、該ドレインラインにつな
がったドレイン電極、上記ソース電極につながった表示
電極を形成することを特徴とした液晶マトリクスパネル
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227892U JPH0531264U (ja) | 1992-07-24 | 1992-07-24 | 液晶マトリクスパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227892U JPH0531264U (ja) | 1992-07-24 | 1992-07-24 | 液晶マトリクスパネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0531264U true JPH0531264U (ja) | 1993-04-23 |
Family
ID=12910330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227892U Pending JPH0531264U (ja) | 1992-07-24 | 1992-07-24 | 液晶マトリクスパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0531264U (ja) |
-
1992
- 1992-07-24 JP JP5227892U patent/JPH0531264U/ja active Pending
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