JPH0514521Y2 - - Google Patents
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- Publication number
- JPH0514521Y2 JPH0514521Y2 JP1982188750U JP18875082U JPH0514521Y2 JP H0514521 Y2 JPH0514521 Y2 JP H0514521Y2 JP 1982188750 U JP1982188750 U JP 1982188750U JP 18875082 U JP18875082 U JP 18875082U JP H0514521 Y2 JPH0514521 Y2 JP H0514521Y2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- insulating layer
- gate line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Liquid Crystal (AREA)
Description
【考案の詳細な説明】
産業上の利用分野
本考案は、電界効果型トランジスタ（FET）
を用いた液晶マトリクスパネルに関する。最近液
晶パネルの一方の基板にゲートライン（走査線）
及びドレインライン（信号線）を多数互いに絶縁
した状態で直交させ、これら各ラインの交差点に
薄膜FET（TFT）をスイツチング素子として配
し、これを開閉して各交差点ごとに設けられた表
示電極に信号を与え、この部分の液晶を表示駆動
させることにより、テレビ等の画像表示を行なう
液晶マトリクスパネルの開発が試みられている。
本考案は、例えばこのようなスイツチング素子を
用いた液晶マトリクスパネルに関する。
を用いた液晶マトリクスパネルに関する。最近液
晶パネルの一方の基板にゲートライン（走査線）
及びドレインライン（信号線）を多数互いに絶縁
した状態で直交させ、これら各ラインの交差点に
薄膜FET（TFT）をスイツチング素子として配
し、これを開閉して各交差点ごとに設けられた表
示電極に信号を与え、この部分の液晶を表示駆動
させることにより、テレビ等の画像表示を行なう
液晶マトリクスパネルの開発が試みられている。
本考案は、例えばこのようなスイツチング素子を
用いた液晶マトリクスパネルに関する。
従来技術
第１図はFETをスイツチング素子として使用
したマトリクスパネルの全体構造を示し、１は前
面ガラス透明基板、２はこの透明基板１内面全面
に被覆されたITO膜よりなる共通電極、３は液晶
層、４はガラスフリツト、樹脂等よりなるスペー
サでシール剤としてもはたらく。５は背面ガラス
透明基板で、その内面に複数本のゲートラインＸ
及びドレインラインＹ（ソースラインとしてもよ
い。以下同じ。）が互いに絶縁して直交配列され
ている。６，６…はゲートラインＸ、ドレインラ
インＹの各交差点にアモルフアスシリコンFET
を介して接続された表示電極である。かかる
FETアレイを利用したマトリクスパネルの１液
晶セルの回路構成は、第２図に示される。Ｃは液
晶パネル（LCD）に並列に付加容積として介挿
されたコンデンサである。
したマトリクスパネルの全体構造を示し、１は前
面ガラス透明基板、２はこの透明基板１内面全面
に被覆されたITO膜よりなる共通電極、３は液晶
層、４はガラスフリツト、樹脂等よりなるスペー
サでシール剤としてもはたらく。５は背面ガラス
透明基板で、その内面に複数本のゲートラインＸ
及びドレインラインＹ（ソースラインとしてもよ
い。以下同じ。）が互いに絶縁して直交配列され
ている。６，６…はゲートラインＸ、ドレインラ
インＹの各交差点にアモルフアスシリコンFET
を介して接続された表示電極である。かかる
FETアレイを利用したマトリクスパネルの１液
晶セルの回路構成は、第２図に示される。Ｃは液
晶パネル（LCD）に並列に付加容積として介挿
されたコンデンサである。
第３図、第３Ａ図及び第３図Ｂは、１個の
FETの具体的構造を示し、Ｘ，Ｙは、前述した
ゲートライン及びドレインラインで、絶縁層７を
介して隔てられている。ゲートラインＸ及びドレ
インラインＹはガラス基板５の表面に形成され
る。ゲートラインＸにはFETのゲートＧが形成
されている。ゲートＧの上方には絶縁層７を介し
てアモルフアスシリコン層（AS）が形成され、
その両端部分にゲートＧを挾む如くソースＳ及び
ドレインＤが形成される。ドレインＤは、ドレイ
ンラインＹの一部にて兼用される。６は、前述し
た表示電極であり、ソースＳに接続される。通常
ゲートラインＸ、及び表示電極６は、ITO膜に
て、またソースＳ及びドレインラインＹはアルミ
にて形成される。また絶縁層７は、プラズマ
CVD法によつて形成されたシリコンナイトライ
ドSi3N4の蒸膜が使用される。
FETの具体的構造を示し、Ｘ，Ｙは、前述した
ゲートライン及びドレインラインで、絶縁層７を
介して隔てられている。ゲートラインＸ及びドレ
インラインＹはガラス基板５の表面に形成され
る。ゲートラインＸにはFETのゲートＧが形成
されている。ゲートＧの上方には絶縁層７を介し
てアモルフアスシリコン層（AS）が形成され、
その両端部分にゲートＧを挾む如くソースＳ及び
ドレインＤが形成される。ドレインＤは、ドレイ
ンラインＹの一部にて兼用される。６は、前述し
た表示電極であり、ソースＳに接続される。通常
ゲートラインＸ、及び表示電極６は、ITO膜に
て、またソースＳ及びドレインラインＹはアルミ
にて形成される。また絶縁層７は、プラズマ
CVD法によつて形成されたシリコンナイトライ
ドSi3N4の蒸膜が使用される。
かかる構造のFETにあつては、第３Ｂ図に示
すように、ゲートラインＸと、ドレインラインＹ
が絶縁層７のみを介して交差する部分が存在す
る。この交差点は、画素数と同数あり、例えば、
ゲートラインＸドレインラインＹの数を、それぞ
れ220本、240本とすると、その数は52800個にの
ぼる。それ故、これらの交差点のうちには僅かな
がら、絶縁層７に生じたピンホールを介してシヨ
ートするものが存在する。このシヨートは例え一
点だけであつたとしても１ゲートライン及び１ド
レインラインの２本の不良なラインが生ずること
となり、表示に大きな欠陥を与えることとなる。
すように、ゲートラインＸと、ドレインラインＹ
が絶縁層７のみを介して交差する部分が存在す
る。この交差点は、画素数と同数あり、例えば、
ゲートラインＸドレインラインＹの数を、それぞ
れ220本、240本とすると、その数は52800個にの
ぼる。それ故、これらの交差点のうちには僅かな
がら、絶縁層７に生じたピンホールを介してシヨ
ートするものが存在する。このシヨートは例え一
点だけであつたとしても１ゲートライン及び１ド
レインラインの２本の不良なラインが生ずること
となり、表示に大きな欠陥を与えることとなる。
考案の目的
本考案はゲートライン及びドレインラインの交
差点に発生するピンホールによるシヨートを阻止
し、さらにFET自信のシヨートをも阻止してこ
れら素子構造の信頼性の向上を図り、もつて液晶
マトリクスパネルの表示欠陥を防止する事を目的
とする。
差点に発生するピンホールによるシヨートを阻止
し、さらにFET自信のシヨートをも阻止してこ
れら素子構造の信頼性の向上を図り、もつて液晶
マトリクスパネルの表示欠陥を防止する事を目的
とする。
考案の構成
本考案の液晶マトリクスパネルは、表示電極基
板に於て、上記ゲートラインとゲート電極とは同
一金属材料により一体に設けられており、該ゲー
トラインとゲート電極の全表面に自己酸化膜が設
けられ、さらに自己酸化膜上には上記絶縁層が設
けられており、上記ドレインラインは上記自己酸
化膜及び絶縁層を介してゲートラインと交差して
設けられているものである。
板に於て、上記ゲートラインとゲート電極とは同
一金属材料により一体に設けられており、該ゲー
トラインとゲート電極の全表面に自己酸化膜が設
けられ、さらに自己酸化膜上には上記絶縁層が設
けられており、上記ドレインラインは上記自己酸
化膜及び絶縁層を介してゲートラインと交差して
設けられているものである。
実施例
第４Ａ図及び第４Ｂ図は、第３Ａ図及び第３Ｂ
図に対応する本考案一実施例断面図で、同図と同
一部分については同一番号を付している。８は、
ゲートＧ及びゲートラインＸの全表面に形成され
た自己酸化被膜で、ゲートラインＸ及びゲートＧ
が同一材料のアルミニウムで形成されている場
合、その酸化物はアルミナAl2O3である。この自
己酸化膜８はアルミよりなるゲートラインＸの熱
酸化或は陽極酸化により形成される。ゲートライ
ンＸ及びゲートＧに酸化処理が施された後、シリ
コンナイトライドの蒸着により絶縁層７がその表
面を覆つて形成され、さらにこの絶縁層７上にド
レインラインＹが被着される。このように自己酸
化膜８及び絶縁層７は、それぞれ酸化及びプラズ
マCVDによつて別々に形成される。従つて、
FETのゲート電極Ｇ上のゲート絶縁層は、ゲー
ト電極Ｇの表面絶縁膜であるアルミナからなる自
己酸化膜８とシリコンナイトライド等の絶縁層７
との積層体で構成されることになる。更に、ゲー
トラインＸとドレインラインＹとの交差点に於て
も、その層間絶縁膜は、上記FETのゲート絶縁
層と同様の自己酸化膜８と絶縁層７との積層体で
構成されることになる。それ故、仮にゲートライ
ンＸ及びドレインラインＹの交差点に存在する絶
縁層７にピンホールが生じたとしても、この位置
に一致して自己酸化膜８にピンホールが発生する
確率は極めて低く、実際には殆んどゼロとするこ
とができる。勿論、FET位置に於ても、第４図
Ａから明らかなように、ゲート電極Ｇと半導体層
であるアモルフアスシリコン層とドレイン電極Ｄ
あるいはソース電極Ｓとの間に、自己酸化膜８と
絶縁層７との積層体が介在しているので、上述の
ライン交差点の場合と同様に、ピンホールによる
電極間シヨートの確率を激減できる。
図に対応する本考案一実施例断面図で、同図と同
一部分については同一番号を付している。８は、
ゲートＧ及びゲートラインＸの全表面に形成され
た自己酸化被膜で、ゲートラインＸ及びゲートＧ
が同一材料のアルミニウムで形成されている場
合、その酸化物はアルミナAl2O3である。この自
己酸化膜８はアルミよりなるゲートラインＸの熱
酸化或は陽極酸化により形成される。ゲートライ
ンＸ及びゲートＧに酸化処理が施された後、シリ
コンナイトライドの蒸着により絶縁層７がその表
面を覆つて形成され、さらにこの絶縁層７上にド
レインラインＹが被着される。このように自己酸
化膜８及び絶縁層７は、それぞれ酸化及びプラズ
マCVDによつて別々に形成される。従つて、
FETのゲート電極Ｇ上のゲート絶縁層は、ゲー
ト電極Ｇの表面絶縁膜であるアルミナからなる自
己酸化膜８とシリコンナイトライド等の絶縁層７
との積層体で構成されることになる。更に、ゲー
トラインＸとドレインラインＹとの交差点に於て
も、その層間絶縁膜は、上記FETのゲート絶縁
層と同様の自己酸化膜８と絶縁層７との積層体で
構成されることになる。それ故、仮にゲートライ
ンＸ及びドレインラインＹの交差点に存在する絶
縁層７にピンホールが生じたとしても、この位置
に一致して自己酸化膜８にピンホールが発生する
確率は極めて低く、実際には殆んどゼロとするこ
とができる。勿論、FET位置に於ても、第４図
Ａから明らかなように、ゲート電極Ｇと半導体層
であるアモルフアスシリコン層とドレイン電極Ｄ
あるいはソース電極Ｓとの間に、自己酸化膜８と
絶縁層７との積層体が介在しているので、上述の
ライン交差点の場合と同様に、ピンホールによる
電極間シヨートの確率を激減できる。
考案の効果
本考案の液晶マトリクスパネルは、表示電極基
板に於て、トランジスタとライン交差位置での電
極間のピンホールによる短絡事故を共に解消でき
るので、液晶マトリクスパネルでの表示動作欠陥
が解消される。特にトランジスタや交差点の数が
数百万個のオーダーをもつ液晶マトリクスパネル
に於ては、その歩留り向上に寄与する効果は大き
い。
板に於て、トランジスタとライン交差位置での電
極間のピンホールによる短絡事故を共に解消でき
るので、液晶マトリクスパネルでの表示動作欠陥
が解消される。特にトランジスタや交差点の数が
数百万個のオーダーをもつ液晶マトリクスパネル
に於ては、その歩留り向上に寄与する効果は大き
い。
第１図は、液晶マトリクスパネルの一般的構成
を示す分解斜視図、第２図はその一部回路図、第
３図は具体的構造を示す断面図、第３Ａ図及び第
３Ｂ図はそれぞれ第３図におけるＡ−A′断面図、
Ｂ−B′断面図、第４Ａ図及び第４Ｂ図は本考案
実施例を説明するための断面図である。 １，５……透明基板、２……共通電極、３……
液晶層、６……表示電極、７……絶縁層、８……
自己酸化膜、Ｘ……ゲートライン、Ｙ……ドレイ
ンライン。
を示す分解斜視図、第２図はその一部回路図、第
３図は具体的構造を示す断面図、第３Ａ図及び第
３Ｂ図はそれぞれ第３図におけるＡ−A′断面図、
Ｂ−B′断面図、第４Ａ図及び第４Ｂ図は本考案
実施例を説明するための断面図である。 １，５……透明基板、２……共通電極、３……
液晶層、６……表示電極、７……絶縁層、８……
自己酸化膜、Ｘ……ゲートライン、Ｙ……ドレイ
ンライン。
Claims (1)
- 【実用新案登録請求の範囲】 多数の表示電極がこれに電位を供給するための
トランジスタと共に行列配置された表示電極基板
と該基板に対向する共通電極基板との間に液晶を
充填してなる液晶マトリクスパネルに於て、 上記表示電極基板は、絶縁基板と、該絶縁基板
上に形成されたゲートラインと、該ゲートライン
につながつたトランジスタのゲート電極と、該ゲ
ートライン及びゲート電極を覆つて全面的に形成
された絶縁層と、該絶縁層上に形成されたトラン
ジスタの半導体層、該半導体層上に形成されたソ
ース電極並びに上記絶縁層を介して上記ゲートラ
インと交差するドレインライン、該ドレインライ
ンにつながつたドレイン電極、上記ソース電極に
つながつた表示電極を備え、 ゲートラインとゲート電極とは同一金属材料に
より一体に設けられており、該ゲートライン及び
ゲート電極の全表面に自己酸化膜が設けられ、さ
らに該自己酸化膜上には上記絶縁層が設けられて
おり、上記ドレインラインは上記自己酸化膜及び
絶縁層を介してゲートラインと交差して設けられ
ている事を特徴とした液晶マトリクスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18875082U JPS5991756U (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18875082U JPS5991756U (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991756U JPS5991756U (ja) | 1984-06-21 |
| JPH0514521Y2 true JPH0514521Y2 (ja) | 1993-04-19 |
Family
ID=30407113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18875082U Granted JPS5991756U (ja) | 1982-12-13 | 1982-12-13 | 液晶マトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991756U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693464B2 (ja) * | 1983-10-19 | 1994-11-16 | 富士通株式会社 | 絶縁ゲート型薄膜トランジスタの製造方法 |
| JPS63164A (ja) * | 1986-06-19 | 1988-01-05 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2823881C3 (de) * | 1978-05-31 | 1982-03-18 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur Herstellung von elektrischen Dünnschichtschaltungen für die Herstellung integrierter Leiterbahnüberkreuzungen |
| JPS5638008A (en) * | 1979-09-06 | 1981-04-13 | Canon Inc | Display cell |
| JPS5665176A (en) * | 1979-10-31 | 1981-06-02 | Canon Kk | Display device |
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS57153427A (en) * | 1981-03-17 | 1982-09-22 | Fujitsu Ltd | Manufacture of thin film device |
-
1982
- 1982-12-13 JP JP18875082U patent/JPS5991756U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5991756U (ja) | 1984-06-21 |
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