JPH05313623A - 通信制御システム - Google Patents
通信制御システムInfo
- Publication number
- JPH05313623A JPH05313623A JP4121729A JP12172992A JPH05313623A JP H05313623 A JPH05313623 A JP H05313623A JP 4121729 A JP4121729 A JP 4121729A JP 12172992 A JP12172992 A JP 12172992A JP H05313623 A JPH05313623 A JP H05313623A
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- Japan
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- control
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Abstract
(57)【要約】
【目的】伝送されてくる制御内容の過渡的な変化が出力
に乱れを生じないようにする。 【構成】単線または複数線による１対１及び１対多の通
信制御構造をもつ通信制御システムにおいて、メインデ
コーダ５００においてデコードされた、制御データは、
サブデコーダ５０１〜５０Ｎにて機能ブロック毎にデコ
ードされ、デコード出力はそれぞれ対応するラッチ回路
６０１〜６０Ｎにラッチされる。最後にエンドデコーダ
ＥＤにてエンドデータが伝送されてくると、一斉にラッ
チ回路６０１〜６０Ｎにラッチされている制御データが
オールラッチ回路７００にラッチされて被制御対象に一
斉に与えられる。
に乱れを生じないようにする。 【構成】単線または複数線による１対１及び１対多の通
信制御構造をもつ通信制御システムにおいて、メインデ
コーダ５００においてデコードされた、制御データは、
サブデコーダ５０１〜５０Ｎにて機能ブロック毎にデコ
ードされ、デコード出力はそれぞれ対応するラッチ回路
６０１〜６０Ｎにラッチされる。最後にエンドデコーダ
ＥＤにてエンドデータが伝送されてくると、一斉にラッ
チ回路６０１〜６０Ｎにラッチされている制御データが
オールラッチ回路７００にラッチされて被制御対象に一
斉に与えられる。
Description
【０００１】
【産業上の利用分野】この発明は、通信制御方式に関わ
り、特に単線または複数線によるバス制御方式で各制御
相手先が固有のアドレスを持ち、かつ制御データ内で複
数の機能アドレスを持つ通信制御システムに関する。
り、特に単線または複数線によるバス制御方式で各制御
相手先が固有のアドレスを持ち、かつ制御データ内で複
数の機能アドレスを持つ通信制御システムに関する。
【０００２】
【従来の技術】通信制御システムには、通信のための制
御線の本数、通信制御の構成等の違いはあれ何等かの制
御データを送ることに関しては同じである。ただし、図
２に示すように通信制御システムの構成が「１対１」か
「１対多」により制御データの構成に違いが生じる。
御線の本数、通信制御の構成等の違いはあれ何等かの制
御データを送ることに関しては同じである。ただし、図
２に示すように通信制御システムの構成が「１対１」か
「１対多」により制御データの構成に違いが生じる。
【０００３】例えば図２（Ａ）に示す１対１のシステム
の場合には、互いに相手先（以後デバイスとする）が１
つしか存在しないので特に相手先を確認する手段は不要
であり、必要な制御データのみを規定すればよい。即
ち、マスター１００からは、スレーブ１０１のみが、ス
レーブ１０１からはマスター１００のみが存在するだけ
である。しかし、図２（Ｂ）の１対多の場合には、同一
制御線（以下バスという）上に複数のデバイス１１１、
１１２、…、１１Ｎが存在するために、それぞれを判別
するための固有のアドレス（以下メインアドレスとい
う）が必要となる。これにより複数のデバイスを個別に
判定できることになる。即ち、マスター１１０からは、
デバイス１１１、１１２、…、１１Ｎが存在し、それぞ
れのメインアドレスを１、２、…、Ｎとした場合、アド
レス２を送出するとスレーブ１１２のみが応答動作する
ことになる。
の場合には、互いに相手先（以後デバイスとする）が１
つしか存在しないので特に相手先を確認する手段は不要
であり、必要な制御データのみを規定すればよい。即
ち、マスター１００からは、スレーブ１０１のみが、ス
レーブ１０１からはマスター１００のみが存在するだけ
である。しかし、図２（Ｂ）の１対多の場合には、同一
制御線（以下バスという）上に複数のデバイス１１１、
１１２、…、１１Ｎが存在するために、それぞれを判別
するための固有のアドレス（以下メインアドレスとい
う）が必要となる。これにより複数のデバイスを個別に
判定できることになる。即ち、マスター１１０からは、
デバイス１１１、１１２、…、１１Ｎが存在し、それぞ
れのメインアドレスを１、２、…、Ｎとした場合、アド
レス２を送出するとスレーブ１１２のみが応答動作する
ことになる。
【０００４】また図２（Ｃ）に示すように、１つのデバ
イスに対する制御内容は、通常は複数存在する。従って
スレーブでは、メインデコーダ２００の他に、デコーダ
２０１、２０２、…、２０Ｎを有する。Ｎは、制御内容
の情報量に比例する。即ち、ｎをデータビットとした場
合、情報量はｎのＮ乗となる。また、無差別にデコード
が行われないように、メインデコーダ２００から、イネ
ーブル信号が出力されており、各デコーダ２０１、２０
２、…、Ｎの動作を制御している。例えば制御データが
４ビットの場合は、ｎ＝４でＮ＝２4 ＝１６となり、ｎ
＝８でＮ＝２8 ＝２５６となる。このままでは、制御デ
ータ量が多くなるほどデバイス側にてデコードする種類
が多くなり、制御が複雑になる。
イスに対する制御内容は、通常は複数存在する。従って
スレーブでは、メインデコーダ２００の他に、デコーダ
２０１、２０２、…、２０Ｎを有する。Ｎは、制御内容
の情報量に比例する。即ち、ｎをデータビットとした場
合、情報量はｎのＮ乗となる。また、無差別にデコード
が行われないように、メインデコーダ２００から、イネ
ーブル信号が出力されており、各デコーダ２０１、２０
２、…、Ｎの動作を制御している。例えば制御データが
４ビットの場合は、ｎ＝４でＮ＝２4 ＝１６となり、ｎ
＝８でＮ＝２8 ＝２５６となる。このままでは、制御デ
ータ量が多くなるほどデバイス側にてデコードする種類
が多くなり、制御が複雑になる。
【０００５】これを改善する方法として、制御データ内
をいくつかの機能ブロックに分割することにより、それ
ぞれが独立してデコードされるようにし、残りのデータ
量をその機能ブロックの制御データとする方法がある。
この機能ブロックの構成例として、制御データの上位何
ビットかを機能アドレス（以後サブアドレスという）と
し、残りの下位ビットをその制御データ（以後データと
いう）とする例がある。
をいくつかの機能ブロックに分割することにより、それ
ぞれが独立してデコードされるようにし、残りのデータ
量をその機能ブロックの制御データとする方法がある。
この機能ブロックの構成例として、制御データの上位何
ビットかを機能アドレス（以後サブアドレスという）と
し、残りの下位ビットをその制御データ（以後データと
いう）とする例がある。
【０００６】図３（Ａ）は、制御データをサブアドレス
とデータとに分割して扱い、システム制御を行う方式の
デコーダ配置例である。メインデコーダ３００には、入
力部より制御データが入力される。メインデコーダ３０
０でデコードされた制御データは、出力部から各サブデ
コーダ３０１、３０２、…Ｎ１に入力される。またメイ
ンデコーダ３００からのイネーブル信号Ｅは、各サブデ
コーダ３０１、３０２、…３０Ｎのイネーブル入力部に
与えられ、デコード動作を規定している。これにより、
メインデコーダ３００が動作したときのみ、各サブデコ
ーダ３０１、３０２、…、３０Ｎが動作する。次に、各
サブデコーダ３０１、３０２、…、３０Ｎ１でデコーダ
された制御データは、各デコーダに対応して設けられて
いるデータラッチ回路４０１、４０２、…、４０Ｎに与
えられる。また、各ラッチ回路４０１、４０２、…、４
０Ｎに対するラッチ信号も各対応するサブデコーダ３０
２、３０３、…、３０Ｎに供給されている。これにより
サブデコーダ３０２、３０３、…、３０Ｎが反応した場
合のみ、各ラッチ回路４０１、４０２、…、４０Ｎが動
作する。
とデータとに分割して扱い、システム制御を行う方式の
デコーダ配置例である。メインデコーダ３００には、入
力部より制御データが入力される。メインデコーダ３０
０でデコードされた制御データは、出力部から各サブデ
コーダ３０１、３０２、…Ｎ１に入力される。またメイ
ンデコーダ３００からのイネーブル信号Ｅは、各サブデ
コーダ３０１、３０２、…３０Ｎのイネーブル入力部に
与えられ、デコード動作を規定している。これにより、
メインデコーダ３００が動作したときのみ、各サブデコ
ーダ３０１、３０２、…、３０Ｎが動作する。次に、各
サブデコーダ３０１、３０２、…、３０Ｎ１でデコーダ
された制御データは、各デコーダに対応して設けられて
いるデータラッチ回路４０１、４０２、…、４０Ｎに与
えられる。また、各ラッチ回路４０１、４０２、…、４
０Ｎに対するラッチ信号も各対応するサブデコーダ３０
２、３０３、…、３０Ｎに供給されている。これにより
サブデコーダ３０２、３０３、…、３０Ｎが反応した場
合のみ、各ラッチ回路４０１、４０２、…、４０Ｎが動
作する。
【０００７】通常は、各サブアドレス毎にデコードさ
れ、一致したサブアドレスのデータが取り込まれ、その
制御内容がデバイスに反映し、出力を変化させることに
なる。図２（Ｂ）は、サブアドレス毎にデコードされ、
一致したサブアドレスのデータが取り込まれ、その制御
内容がデバイスに反映する経過をタイミングチャートで
示している。つまり、刻々と送られてくる制御データＡ
１、Ａ２、Ａ３に対して、出力結果Ｂ１、Ｂ２、Ｂ３が
次々と反応していくことになる。従って、出力結果が旧
状態Ｃ１から新状態Ｃ２に移行する場合、途中に過渡状
態Ｃ（１−２）が存在する。この過渡状態においては、
何等かの破綻が生じることが多い。
れ、一致したサブアドレスのデータが取り込まれ、その
制御内容がデバイスに反映し、出力を変化させることに
なる。図２（Ｂ）は、サブアドレス毎にデコードされ、
一致したサブアドレスのデータが取り込まれ、その制御
内容がデバイスに反映する経過をタイミングチャートで
示している。つまり、刻々と送られてくる制御データＡ
１、Ａ２、Ａ３に対して、出力結果Ｂ１、Ｂ２、Ｂ３が
次々と反応していくことになる。従って、出力結果が旧
状態Ｃ１から新状態Ｃ２に移行する場合、途中に過渡状
態Ｃ（１−２）が存在する。この過渡状態においては、
何等かの破綻が生じることが多い。
【０００８】例えば、画像処理デバイスに対して上記し
たような制御が行われたとする。そして制御内容として
は、例えば垂直及び水平同期位置の画像移動や画面サイ
ズの変更などで、出力画面上でその変化が分かるような
制御内容を持つものとする。このような場合、上記の制
御方式であると、制御データを送る度に出力画面にその
変化の様子が表れ、画面が乱れることになる。この乱れ
を防止するために、制御データを送るタイミングを操作
し、例えば垂直帰線期間中に出力画面の変化が表れるよ
うにし、かつこの期間に変化が終了するようにすれば良
いことになる。しかし制御データのデータ量によって
は、垂直帰線期間の中に全ての処理が終了できるとは限
らない。結局のところ、制御内容次第では必ずしも最良
の状態で変化することができないことになる。
たような制御が行われたとする。そして制御内容として
は、例えば垂直及び水平同期位置の画像移動や画面サイ
ズの変更などで、出力画面上でその変化が分かるような
制御内容を持つものとする。このような場合、上記の制
御方式であると、制御データを送る度に出力画面にその
変化の様子が表れ、画面が乱れることになる。この乱れ
を防止するために、制御データを送るタイミングを操作
し、例えば垂直帰線期間中に出力画面の変化が表れるよ
うにし、かつこの期間に変化が終了するようにすれば良
いことになる。しかし制御データのデータ量によって
は、垂直帰線期間の中に全ての処理が終了できるとは限
らない。結局のところ、制御内容次第では必ずしも最良
の状態で変化することができないことになる。
【０００９】
【発明が解決しようとする課題】そこでこの発明は、制
御内容の過渡的な変化が出力を乱さないようにすること
ができる通信制御システムを提供することを目的とす
る。
御内容の過渡的な変化が出力を乱さないようにすること
ができる通信制御システムを提供することを目的とす
る。
【００１０】
【課題を解決するための手段】この発明は、制御データ
の構成を複数の機能部分に分割した形とし、かつその機
能部分毎にアドレス及びデータを含ませており、この制
御データが受信側で受信されかつ各機能部分毎にデコー
ドされたときに、このデコードされたアドレスまたはデ
ータを保持するようにし、前記制御データに含まれる特
定の機能部分のアドレスまたは当該特定の機能部分のア
ドレスにおける特定データがデコードされたときにの
み、上記保持されているアドレスまたはデータを制御出
力として出力するものである。
の構成を複数の機能部分に分割した形とし、かつその機
能部分毎にアドレス及びデータを含ませており、この制
御データが受信側で受信されかつ各機能部分毎にデコー
ドされたときに、このデコードされたアドレスまたはデ
ータを保持するようにし、前記制御データに含まれる特
定の機能部分のアドレスまたは当該特定の機能部分のア
ドレスにおける特定データがデコードされたときにの
み、上記保持されているアドレスまたはデータを制御出
力として出力するものである。
【００１１】
【作用】上記の手段によると、制御内容を出力するため
のある特定のアドレスまたはデータ内容がデコードされ
るまでは、出力結果に変化が表れず、過渡的な不十分な
制御を防止でき、制御結果を一挙に得ることができる。
また制御データの送りタイミングを種々選定するような
配慮が不要となる。
のある特定のアドレスまたはデータ内容がデコードされ
るまでは、出力結果に変化が表れず、過渡的な不十分な
制御を防止でき、制御結果を一挙に得ることができる。
また制御データの送りタイミングを種々選定するような
配慮が不要となる。
【００１２】
【実施例】以下、この発明の実施例を図面を参照して説
明する。
明する。
【００１３】図１はこの発明の一実施例を説明するため
の図である。図１（Ａ）において、メインデコーダ５０
０は、入力部ａに供給された制御データに対して自分の
メインアドレスかどうかを判定し、自己のアドレスであ
る場合には、そのデータのデコードを行い、そのデコー
ド出力を出力部ｂから出力し、イネーブル信号を出力部
ｃから出力する。メインデコーダ５００からのデコード
出力（サブアドレス）及びイネーブル信号は、各サブデ
コーダ５０１、５０２、…、５０Ｎの各所定の入力部に
供給される。各サブデコーダ５０１、５０２、…、５０
Ｎは、それぞれイネーブル信号が与えられたときに、入
力したサブアドレスが、自己のサブアドレスであるかど
うかを判定し、自己のサブアドレスである場合にはその
ラッチ信号を出力すると共に、デコード出力を対応する
ラッチ回路６０１、６０２、…、６０Ｎにラッチせしめ
る。各ラッチ回路６０１、６０２、…、６０Ｎの出力
は、オールラッチ回路７００に供給されている。
の図である。図１（Ａ）において、メインデコーダ５０
０は、入力部ａに供給された制御データに対して自分の
メインアドレスかどうかを判定し、自己のアドレスであ
る場合には、そのデータのデコードを行い、そのデコー
ド出力を出力部ｂから出力し、イネーブル信号を出力部
ｃから出力する。メインデコーダ５００からのデコード
出力（サブアドレス）及びイネーブル信号は、各サブデ
コーダ５０１、５０２、…、５０Ｎの各所定の入力部に
供給される。各サブデコーダ５０１、５０２、…、５０
Ｎは、それぞれイネーブル信号が与えられたときに、入
力したサブアドレスが、自己のサブアドレスであるかど
うかを判定し、自己のサブアドレスである場合にはその
ラッチ信号を出力すると共に、デコード出力を対応する
ラッチ回路６０１、６０２、…、６０Ｎにラッチせしめ
る。各ラッチ回路６０１、６０２、…、６０Ｎの出力
は、オールラッチ回路７００に供給されている。
【００１４】一方、エンドデコーダＥＤは、メインデコ
ーダ５００からのデコード出力（サブアドレス）が、デ
ータ出力用のエンドアドレスであるかどうか、あるいは
エンドアドレスであって特定のデータ内容かどうかを判
定し、このような情報であるときは、ラッチ信号を出力
し、オールラッチ回路７００に与える。すると、オール
ラッチ回路７００は、ラッチ回路６０１、６０２、…、
６０Ｎの出力を一斉にラッチすることになる。これによ
り、オールラッチ回路７００からは、すべてが揃った制
御データが一斉に出力され、デバイス制御を行うことに
なる。
ーダ５００からのデコード出力（サブアドレス）が、デ
ータ出力用のエンドアドレスであるかどうか、あるいは
エンドアドレスであって特定のデータ内容かどうかを判
定し、このような情報であるときは、ラッチ信号を出力
し、オールラッチ回路７００に与える。すると、オール
ラッチ回路７００は、ラッチ回路６０１、６０２、…、
６０Ｎの出力を一斉にラッチすることになる。これによ
り、オールラッチ回路７００からは、すべてが揃った制
御データが一斉に出力され、デバイス制御を行うことに
なる。
【００１５】図１（Ｂ）は、上記の制御方式の動作タイ
ミングチャートを示している。今、制御データＣがエン
ドアドレスであるとする。制御データＡ、Ｂ、が入力さ
れる毎に、ラッチ回路６０１、６０２にはデコードされ
たデータがラッチされることになる。そして、制御デー
タＣが到来して、エンドデコーダＥＤによりデコードさ
れると、ラッチ回路６０１、６０２に保持されているデ
ータが、一斉にオールラッチ回路７００にラッチされる
ことになり、制御情報のすべてが揃った状態でデバイス
制御が行われることになる。従って、出力結果を見る
と、旧状態から新状態に変化し、従来のごとく過渡的な
状態が続くことはない。
ミングチャートを示している。今、制御データＣがエン
ドアドレスであるとする。制御データＡ、Ｂ、が入力さ
れる毎に、ラッチ回路６０１、６０２にはデコードされ
たデータがラッチされることになる。そして、制御デー
タＣが到来して、エンドデコーダＥＤによりデコードさ
れると、ラッチ回路６０１、６０２に保持されているデ
ータが、一斉にオールラッチ回路７００にラッチされる
ことになり、制御情報のすべてが揃った状態でデバイス
制御が行われることになる。従って、出力結果を見る
と、旧状態から新状態に変化し、従来のごとく過渡的な
状態が続くことはない。
【００１６】上記の通信方式によるデバイスが映像処理
を行うもので、例えば垂直及び水平同期位置の移動や画
面サイズの変更等の制御が行われるものとする。このよ
うなデバイスに、この方式を採用すると過渡的な制御期
間がなく、制御データが一斉に同時出力されるために、
出力画面が過渡状態で破綻を来すようなことがない。但
し、制御の切り替わりは、出力画面上に表れるので、切
り替わりタイミングを垂直帰線期間に設定することによ
り安定した制御状態の切換えが可能である。
を行うもので、例えば垂直及び水平同期位置の移動や画
面サイズの変更等の制御が行われるものとする。このよ
うなデバイスに、この方式を採用すると過渡的な制御期
間がなく、制御データが一斉に同時出力されるために、
出力画面が過渡状態で破綻を来すようなことがない。但
し、制御の切り替わりは、出力画面上に表れるので、切
り替わりタイミングを垂直帰線期間に設定することによ
り安定した制御状態の切換えが可能である。
【００１７】特にこの方式によると、制御項目が多いよ
うな場合、しかも中途半端な制御状態では画面が乱れた
り、被制御対象に重大な支障を来すような場合には極め
て有効となる。
うな場合、しかも中途半端な制御状態では画面が乱れた
り、被制御対象に重大な支障を来すような場合には極め
て有効となる。
【００１８】
【発明の効果】以上説明したようにこの発明によると、
伝送されてくる制御内容の過渡的な変化が出力に影響を
与えないようにすることができる。
伝送されてくる制御内容の過渡的な変化が出力に影響を
与えないようにすることができる。
【図１】この発明の一実施例を示す構成説明図とその動
作説明のために示したタイミングチャート。
作説明のために示したタイミングチャート。
【図２】従来の通信制御システムの形態図とスレーブ内
のデコーダ配置の説明図。
のデコーダ配置の説明図。
【図３】従来の通信制御システムのスレーブ内のデコー
ダ配置の説明図とその動作タイミングの説明図。
ダ配置の説明図とその動作タイミングの説明図。
５００…メインデコーダ、５０１〜５０Ｎ…サブデコー
ダ、ＥＤ…エンドデコーダ、６０１〜６０Ｎ…ラッチ回
路、７００…オールラッチ回路。
ダ、ＥＤ…エンドデコーダ、６０１〜６０Ｎ…ラッチ回
路、７００…オールラッチ回路。
Claims (1)
- 【請求項１】 単線または複数線による１対１及び１対
多の通信制御構造をもつ通信制御システムにおいて、 制御データの構成を複数の機能部分に分割した形とし、
かつその機能部分毎にアドレス及びデータを含ませてお
り、この制御データが受信側で受信されかつ各機能部分
毎にデコードされたときに、このデコードされたアドレ
スまたはデータを保持するようにし、前記制御データに
含まれる特定の機能部分のアドレスまたは当該特定の機
能部分のアドレスにおける特定データがデコードされた
ときにのみ、上記保持されているアドレスまたはデータ
を制御出力として一斉に出力するようにしたことを特徴
とする通信制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121729A JPH05313623A (ja) | 1992-05-14 | 1992-05-14 | 通信制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121729A JPH05313623A (ja) | 1992-05-14 | 1992-05-14 | 通信制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313623A true JPH05313623A (ja) | 1993-11-26 |
Family
ID=14818441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121729A Pending JPH05313623A (ja) | 1992-05-14 | 1992-05-14 | 通信制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806872B2 (en) | 2001-04-06 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Video signal processing system |
-
1992
- 1992-05-14 JP JP4121729A patent/JPH05313623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806872B2 (en) | 2001-04-06 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Video signal processing system |
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