JPH0682839B2 - 表示用パネルの製造方法 - Google Patents
表示用パネルの製造方法Info
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- JPH0682839B2 JPH0682839B2 JP59173848A JP17384884A JPH0682839B2 JP H0682839 B2 JPH0682839 B2 JP H0682839B2 JP 59173848 A JP59173848 A JP 59173848A JP 17384884 A JP17384884 A JP 17384884A JP H0682839 B2 JPH0682839 B2 JP H0682839B2
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- display panel
- semiconductor film
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、性能の改善された表示用パネルの製造方法に
関するものである。
関するものである。
〔従来の技術〕 非晶質シリコン（ａ−Si）や多結晶シリコン（ｐ−Si）
等の半導体薄膜を用いた薄膜トランジスタ（TFT）は、
液晶表示装置などに応用されつつある。TFTの構造とし
て種々あるが、第２図（ａ）〜（ｄ）にはその代表例で
ある、いわゆる逆スタガー構造TFTの従来製造工程例を
ａ−Si膜を用いた例で説明する。第２図（ａ）には、ガ
ラス等の絶縁物基板１上にゲート電極２を選択的に形成
した新面を示す。第２図（ｂ）では、ゲート絶縁膜３
（例えば窒化膜）、ａ−Si膜４を連続的に堆積し、ａ−
Si膜４を選択エツチする。第２図（ｃ）では、フイール
ド絶縁膜７（例えばSiOx）を堆積後、ソース・ドレイン
コンタクトを開孔した状態を示す。図示してないが、こ
のとき同時にゲートコンタクトも開孔する。第２図
（ｄ）では、例えばn+a-Si膜25,26とAl等の金属膜15,16
を堆積し、選択エツチによりドレイン・ソース電極5,6
を形成して完成する。必要に応じ、さらに表面保護膜や
遮光膜を形成する。
等の半導体薄膜を用いた薄膜トランジスタ（TFT）は、
液晶表示装置などに応用されつつある。TFTの構造とし
て種々あるが、第２図（ａ）〜（ｄ）にはその代表例で
ある、いわゆる逆スタガー構造TFTの従来製造工程例を
ａ−Si膜を用いた例で説明する。第２図（ａ）には、ガ
ラス等の絶縁物基板１上にゲート電極２を選択的に形成
した新面を示す。第２図（ｂ）では、ゲート絶縁膜３
（例えば窒化膜）、ａ−Si膜４を連続的に堆積し、ａ−
Si膜４を選択エツチする。第２図（ｃ）では、フイール
ド絶縁膜７（例えばSiOx）を堆積後、ソース・ドレイン
コンタクトを開孔した状態を示す。図示してないが、こ
のとき同時にゲートコンタクトも開孔する。第２図
（ｄ）では、例えばn+a-Si膜25,26とAl等の金属膜15,16
を堆積し、選択エツチによりドレイン・ソース電極5,6
を形成して完成する。必要に応じ、さらに表面保護膜や
遮光膜を形成する。
第２図（ａ）〜（ｄ）の従来製造方法においては、n+a-
Si膜25,26の堆積前にマスク工程を経るためにａ−Si膜
４の露出した表面には自然酸化膜を生じてしまう。HF水
溶液等で除去できるが、やはり大気にさらすため表面に
は酸素やその化合物がつきやすいし、他の不純物も付着
しやすい。そのため、このTFTにはソース・ドレインと
チヤンネル間に抵抗を有してしまい、本来の特性が得ら
れなかった、同様なことは、n+a-Si膜25,26と金属膜15,
16の界面についてもいえる。
Si膜25,26の堆積前にマスク工程を経るためにａ−Si膜
４の露出した表面には自然酸化膜を生じてしまう。HF水
溶液等で除去できるが、やはり大気にさらすため表面に
は酸素やその化合物がつきやすいし、他の不純物も付着
しやすい。そのため、このTFTにはソース・ドレインと
チヤンネル間に抵抗を有してしまい、本来の特性が得ら
れなかった、同様なことは、n+a-Si膜25,26と金属膜15,
16の界面についてもいえる。
以上の様に、従来の製造方法では、ソース・ドレイン間
とチヤンネル間に抵抗が入ってしまい、本来のオン電
流，周波数特性が得られなかった。さらに、マスク工程
数が５〜６回と多いことも問題であった。
とチヤンネル間に抵抗が入ってしまい、本来のオン電
流，周波数特性が得られなかった。さらに、マスク工程
数が５〜６回と多いことも問題であった。
本発明は、上記のコンタクト部を改良し、同時に、画素
用の電荷保持容量を作り込む表示用パネルの製造方法を
提供するもので、製造工程も簡単なものである。
用の電荷保持容量を作り込む表示用パネルの製造方法を
提供するもので、製造工程も簡単なものである。
本発明による表示用パネルの製造方法では、ゲート絶縁
膜、高抵抗半導体膜、低抵抗半導体膜、さらに必要に応
じその上の導電膜を大気等の酸化性雰囲気にさらすこと
なく連続的に堆積し、その後ソース・ドレイン電極、及
び、電荷保持容量用の電極を兼ねさせた画素電極を選択
的に形成する工程をとることにより、上記の問題点を解
決している。
膜、高抵抗半導体膜、低抵抗半導体膜、さらに必要に応
じその上の導電膜を大気等の酸化性雰囲気にさらすこと
なく連続的に堆積し、その後ソース・ドレイン電極、及
び、電荷保持容量用の電極を兼ねさせた画素電極を選択
的に形成する工程をとることにより、上記の問題点を解
決している。
本発明を図面を用い以下に詳述する。第１図（ａ）〜
（ｅ）は本発明の一部を形成するTFTの製造工程に沿っ
た断面図であり、ａ−Si TFTについて説明する。第１図
（ａ）は、ガラス，石英、セラミツクス，絶縁物コート
されたSiや金属などの絶縁物基板１上に、ゲート電極２
を選択的に形成した断面である。ゲート電極２としては
Cr,Mo,W,Al,Ta等の金属やそれらの硅化物，不純物添加
されたｐ−Si等も用いられる。第１図（ｂ）は、ゲート
絶縁膜3,高抵抗ａ−Si:H膜4,低抵抗ａ−Si:H膜20,金属
等の導電膜30を大気などの酸化性雰囲気にさらすことな
く連続的に形成した断面である。例えば、プラズマCVD
装置において同一チヤンバー内で真空をやぶることな
く、SiH4とNH3の混合ガスからゲート絶縁膜３として窒
化膜（SiNx），SiH4を用いて高抵抗ａ−Si:H膜4,PH3とS
iH4の混合ガスからn+a-Si:H膜20を連続的に堆積するこ
とができる。または、インライン型のチヤンバーを有し
たプラズマCVD装置を用い、各チヤンバーで上記の膜を
連続的に形成できるし、スパツタまたは蒸着室も付加す
れば導電膜30も大気に出すことなく、連続的に堆積でき
る。ゲート絶縁膜３としてSiNxの他にSiOxや、それらの
多層膜も用いることができる。高抵抗ａ−Si膜４として
SiF4を用いたａ−Si:Fまたはａ−Si:H:Fや、微結晶ａ−
Si膜も適用できる。低抵抗ａ−Si膜20も同様であり、他
の不純物も添加できる。導電膜30としては、Cr,W,Mo,Ta
等の高融点金属やその硅化物、またはITOやSnO2などの
透明導電膜などの安定な導電膜が望ましい。特に、透明
導電膜の場合には、本TFTをアクテイブマトリクス液晶
表示装置に適用した場合に、工程が簡単化する利点があ
る。第１図（ｃ）には、１回のマスク工程で上記の導電
膜30,低抵抗ａ−Si膜20,高抵抗ａ−Si膜４を島状に残し
た状態を示す。この工程は衆知のウエツトエツチ，プラ
ズマエツチ，反応性イオンエツチ、イオンエツチ等が用
いられる。第１図（ｄ）では、ドレイン・ソース電極配
線15,16を選択的に設け、この電極配線15,16を少なく共
マスクの一部として露出する導電膜30,低抵抗ａ−Si膜2
0を選択除去し、ドレイン電極５及びソース電極６を形
成した断面を示す。ドレイン・ソース電極配線15,16の
形成にあたっては、その前に導電膜30の表面を逆スパツ
タ，イオンエツチ等でクリーニングすることが有効であ
る。TFTのチヤンネル部はこの場合導電膜30で被覆され
ているため、クリーニングで損傷を受けにくい。ドレイ
ンやソース電極配線15,16は、導電膜30と同じ材料やAl
等が用いられる。また、低抵抗ａ−Si膜20の選択エツチ
時に、オーバーエツチして高抵抗ａ−Si膜４まで達して
もかまわない。第１図（ｅ）では表面保護膜８を堆積
し、ドレインやソース電極配15,16,ゲート電極２の一部
（図示せず）を露出した状態を示す。表面保護膜８とし
てはSiOx，SiNx等のCVD膜やレジスト，ポリイミド樹脂
のコーテイングからなる絶縁膜に、金属膜や高抵抗半導
体膜等との多層膜を用いて遮光性を兼ねさせる。特に、
a-Si1-xGexを遮光膜として用いる場合には、特に絶縁膜
も不要とすることもできる。
（ｅ）は本発明の一部を形成するTFTの製造工程に沿っ
た断面図であり、ａ−Si TFTについて説明する。第１図
（ａ）は、ガラス，石英、セラミツクス，絶縁物コート
されたSiや金属などの絶縁物基板１上に、ゲート電極２
を選択的に形成した断面である。ゲート電極２としては
Cr,Mo,W,Al,Ta等の金属やそれらの硅化物，不純物添加
されたｐ−Si等も用いられる。第１図（ｂ）は、ゲート
絶縁膜3,高抵抗ａ−Si:H膜4,低抵抗ａ−Si:H膜20,金属
等の導電膜30を大気などの酸化性雰囲気にさらすことな
く連続的に形成した断面である。例えば、プラズマCVD
装置において同一チヤンバー内で真空をやぶることな
く、SiH4とNH3の混合ガスからゲート絶縁膜３として窒
化膜（SiNx），SiH4を用いて高抵抗ａ−Si:H膜4,PH3とS
iH4の混合ガスからn+a-Si:H膜20を連続的に堆積するこ
とができる。または、インライン型のチヤンバーを有し
たプラズマCVD装置を用い、各チヤンバーで上記の膜を
連続的に形成できるし、スパツタまたは蒸着室も付加す
れば導電膜30も大気に出すことなく、連続的に堆積でき
る。ゲート絶縁膜３としてSiNxの他にSiOxや、それらの
多層膜も用いることができる。高抵抗ａ−Si膜４として
SiF4を用いたａ−Si:Fまたはａ−Si:H:Fや、微結晶ａ−
Si膜も適用できる。低抵抗ａ−Si膜20も同様であり、他
の不純物も添加できる。導電膜30としては、Cr,W,Mo,Ta
等の高融点金属やその硅化物、またはITOやSnO2などの
透明導電膜などの安定な導電膜が望ましい。特に、透明
導電膜の場合には、本TFTをアクテイブマトリクス液晶
表示装置に適用した場合に、工程が簡単化する利点があ
る。第１図（ｃ）には、１回のマスク工程で上記の導電
膜30,低抵抗ａ−Si膜20,高抵抗ａ−Si膜４を島状に残し
た状態を示す。この工程は衆知のウエツトエツチ，プラ
ズマエツチ，反応性イオンエツチ、イオンエツチ等が用
いられる。第１図（ｄ）では、ドレイン・ソース電極配
線15,16を選択的に設け、この電極配線15,16を少なく共
マスクの一部として露出する導電膜30,低抵抗ａ−Si膜2
0を選択除去し、ドレイン電極５及びソース電極６を形
成した断面を示す。ドレイン・ソース電極配線15,16の
形成にあたっては、その前に導電膜30の表面を逆スパツ
タ，イオンエツチ等でクリーニングすることが有効であ
る。TFTのチヤンネル部はこの場合導電膜30で被覆され
ているため、クリーニングで損傷を受けにくい。ドレイ
ンやソース電極配線15,16は、導電膜30と同じ材料やAl
等が用いられる。また、低抵抗ａ−Si膜20の選択エツチ
時に、オーバーエツチして高抵抗ａ−Si膜４まで達して
もかまわない。第１図（ｅ）では表面保護膜８を堆積
し、ドレインやソース電極配15,16,ゲート電極２の一部
（図示せず）を露出した状態を示す。表面保護膜８とし
てはSiOx，SiNx等のCVD膜やレジスト，ポリイミド樹脂
のコーテイングからなる絶縁膜に、金属膜や高抵抗半導
体膜等との多層膜を用いて遮光性を兼ねさせる。特に、
a-Si1-xGexを遮光膜として用いる場合には、特に絶縁膜
も不要とすることもできる。
第３図（ａ）〜（ｄ）は、本発明の液晶表示用パネルの
１実施例であり、一単位画素の断面図を示す。第３図
（ａ）はガラス等の透明絶縁基板１上に、行方向にのび
るゲート電極２と他行のゲート電極２′を形成したもの
である。その後、ゲート絶縁膜3,高抵抗ａ−Si膜4,低抵
抗ａ−Si膜20を酸化性雰囲気にさらすことなく連続堆積
し、TFT形成領域に低抵抗ａ−Si膜20と高抵抗ａ−Si膜
４を島状領域に残した状態が、第３図（ｂ）である。
１実施例であり、一単位画素の断面図を示す。第３図
（ａ）はガラス等の透明絶縁基板１上に、行方向にのび
るゲート電極２と他行のゲート電極２′を形成したもの
である。その後、ゲート絶縁膜3,高抵抗ａ−Si膜4,低抵
抗ａ−Si膜20を酸化性雰囲気にさらすことなく連続堆積
し、TFT形成領域に低抵抗ａ−Si膜20と高抵抗ａ−Si膜
４を島状領域に残した状態が、第３図（ｂ）である。
第３図（ｃ）においては、ITO等の透明導電膜を堆積
後、ドレイン電極配線15と画素電極もかねたソース電極
配線16を選択形成し、露出する低抵抗ａ−Si膜20を除去
した断面を示す。この例では、画素電極（ソース電極配
線）16と他行のゲート電極２′及びゲート絶縁膜３で電
荷保持容量を形成している。第３図（ｄ）では、遮光を
も兼ねた表面保護膜８を堆積後選択エツチし、画素電極
とドレイン電極配線15及びゲート電極2,2′の一部（図
示せず）を露出した完成断面図を示す。この例では、低
抵抗ａ−Si膜20上に導電膜を形成していないが、第１図
の例と同様導電膜例えばITOを形成することができる。
後、ドレイン電極配線15と画素電極もかねたソース電極
配線16を選択形成し、露出する低抵抗ａ−Si膜20を除去
した断面を示す。この例では、画素電極（ソース電極配
線）16と他行のゲート電極２′及びゲート絶縁膜３で電
荷保持容量を形成している。第３図（ｄ）では、遮光を
も兼ねた表面保護膜８を堆積後選択エツチし、画素電極
とドレイン電極配線15及びゲート電極2,2′の一部（図
示せず）を露出した完成断面図を示す。この例では、低
抵抗ａ−Si膜20上に導電膜を形成していないが、第１図
の例と同様導電膜例えばITOを形成することができる。
上述の様に、本発明によれば、高抵抗ａ−Si膜４と低抵
抗ａ−Si膜20の界面には、酸化物等が形成されないので
良好な接合を形成できる。低抵抗ａ−Si膜20と導電膜30
の界面についても同様である。また、低抵抗ａ−Si膜20
または導電膜30とドレイン・ソース電極配線15,16との
界面は、高抵抗ａ−Si膜に損傷を与えずにクリーニング
できるので、良好なコンタクトが得られると共にTFT特
性を犠牲にすることはない。
抗ａ−Si膜20の界面には、酸化物等が形成されないので
良好な接合を形成できる。低抵抗ａ−Si膜20と導電膜30
の界面についても同様である。また、低抵抗ａ−Si膜20
または導電膜30とドレイン・ソース電極配線15,16との
界面は、高抵抗ａ−Si膜に損傷を与えずにクリーニング
できるので、良好なコンタクトが得られると共にTFT特
性を犠牲にすることはない。
また、本方法は、低温プロセスが可能である上、TFTの
電極配線の形成し、これに画素電極を形成接続し、さら
に、その一端を隣接するゲート電極配線上の一部にゲー
ト絶縁膜を介して重なるように同時形成したので、マス
ク工程も少なく、TFTの誤動作のほとんどなく、表示用
パネルの製造方法として好適なものである。
電極配線の形成し、これに画素電極を形成接続し、さら
に、その一端を隣接するゲート電極配線上の一部にゲー
ト絶縁膜を介して重なるように同時形成したので、マス
ク工程も少なく、TFTの誤動作のほとんどなく、表示用
パネルの製造方法として好適なものである。
第１図（ａ）〜（ｅ）は、本発明に用いるTFTの製造工
程に沿った断面図、第２図（ａ）〜（ｄ）は従来のTFT
の製造工程断面図、第３図（ａ）〜（ｄ）は本発明を液
晶表示用基板に適用した製造工程断面図である。 １…基板、２…ゲート電極、３…ゲート絶縁膜、４…高
抵抗ａ−Si膜、20,25,26…低抵抗ａ−Si膜、30,35,36…
導電膜、15…ドレイン電極配線、16…ソース電極配線。
程に沿った断面図、第２図（ａ）〜（ｄ）は従来のTFT
の製造工程断面図、第３図（ａ）〜（ｄ）は本発明を液
晶表示用基板に適用した製造工程断面図である。 １…基板、２…ゲート電極、３…ゲート絶縁膜、４…高
抵抗ａ−Si膜、20,25,26…低抵抗ａ−Si膜、30,35,36…
導電膜、15…ドレイン電極配線、16…ソース電極配線。
Claims (2)
- 【請求項１】絶縁基板上に電荷保持用電極機能を兼ねた
ゲート電極配線を選択的に形成する第１工程と、 前記ゲート電極配線が形成された前記基板上に、ゲート
絶縁膜，高抵抗半導体膜，低抵抗半導体膜を酸化性雰囲
気にさらすことなく連続的に堆積する第２工程と、 少なく共前記ゲート電極上に前記高抵抗半導体膜と前記
低抵抗半導体膜とをほぼ同一形状に島状領域として残す
第３工程と、 前記島状領域上の一部に接し、かつ、互いに離間するソ
ース及びドレイン電極配線、さらに、前記電極配線の一
方に接続され、一端が隣接する他のゲート電極配線の上
にまで達するように形成された画素電極とを選択的に形
成する第４工程と、 前記第４工程により形成された前記ソース及びドレイン
電極配線を少なく共マスクの一部として、前記島状領域
上に露出した前記低抵抗半導体膜を選択的に除去する第
５工程とから成ることを特徴とする表示用パネルの製造
方法。 - 【請求項２】前記第５工程に続き、表面保護膜を堆積す
る第６工程と、 前記表面保護膜を選択的に除去し、前記ソース又はドレ
イン電極配線、及び、前記ゲート電極配線のそれぞれの
一部を露出する第７工程とから成ることを特徴とする特
許請求の範囲第１項記載の表示用パネルの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173848A JPH0682839B2 (ja) | 1984-08-21 | 1984-08-21 | 表示用パネルの製造方法 |
| US06/743,092 US4624737A (en) | 1984-08-21 | 1985-06-10 | Process for producing thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173848A JPH0682839B2 (ja) | 1984-08-21 | 1984-08-21 | 表示用パネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151878A JPS6151878A (ja) | 1986-03-14 |
| JPH0682839B2 true JPH0682839B2 (ja) | 1994-10-19 |
Family
ID=15968276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173848A Expired - Lifetime JPH0682839B2 (ja) | 1984-08-21 | 1984-08-21 | 表示用パネルの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4624737A (ja) |
| JP (1) | JPH0682839B2 (ja) |
Families Citing this family (70)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123847A (en) * | 1983-05-11 | 1992-06-23 | Holmberg Scott H | Method of manufacturing flat panel backplanes, display transistors |
| US6786997B1 (en) | 1984-11-26 | 2004-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Plasma processing apparatus |
| JPH0752718B2 (ja) | 1984-11-26 | 1995-06-05 | 株式会社半導体エネルギー研究所 | 薄膜形成方法 |
| DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
| JPH0797639B2 (ja) * | 1985-02-15 | 1995-10-18 | シャープ株式会社 | 表示パネル基板 |
| US5166086A (en) * | 1985-03-29 | 1992-11-24 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| EP0196915B1 (en) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Thin film transistor array and method of manufacturing same |
| JPS61236604A (ja) * | 1985-04-11 | 1986-10-21 | Toshiba Ceramics Co Ltd | β−Ｓｉ↓３Ｎ↓４の合成方法 |
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| US4933296A (en) * | 1985-08-02 | 1990-06-12 | General Electric Company | N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays |
| AU583423B2 (en) * | 1985-09-21 | 1989-04-27 | Semiconductor Energy Laboratory Co. Ltd. | Semiconductor device free from the electrical shortage through a semiconductor layer and method for manufacturing same |
| JPS6292371A (ja) * | 1985-10-18 | 1987-04-27 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| JPS62203375A (ja) * | 1986-03-04 | 1987-09-08 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0777264B2 (ja) * | 1986-04-02 | 1995-08-16 | 三菱電機株式会社 | 薄膜トランジスタの製造方法 |
| US4680085A (en) * | 1986-04-14 | 1987-07-14 | Ovonic Imaging Systems, Inc. | Method of forming thin film semiconductor devices |
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPS6315472A (ja) * | 1986-07-07 | 1988-01-22 | Stanley Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| US4741964A (en) * | 1986-07-17 | 1988-05-03 | International Business Machines Corporation | Structure containing hydrogenated amorphous silicon and process |
| US4803536A (en) * | 1986-10-24 | 1989-02-07 | Xerox Corporation | Electrostatic discharge protection network for large area transducer arrays |
| US4960751A (en) * | 1987-04-01 | 1990-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit having superconducting multilayered structure and manufacturing method for same |
| JPH0638525B2 (ja) * | 1987-05-06 | 1994-05-18 | 株式会社半導体エネルギ−研究所 | 超電導装置の作製方法 |
| US5137868A (en) * | 1987-05-06 | 1992-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Method for preparing a superconducting device |
| JPS6410222A (en) * | 1987-07-03 | 1989-01-13 | Asahi Glass Co Ltd | Substrate for thin film passive element |
| US5210045A (en) * | 1987-10-06 | 1993-05-11 | General Electric Company | Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| NL8800220A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij een metalen geleiderspoor op een oppervlak van een halfgeleiderlichaam wordt gebracht. |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| GB2223353A (en) * | 1988-09-30 | 1990-04-04 | Philips Electronic Associated | Thin-film transistor |
| US5196912A (en) * | 1988-10-28 | 1993-03-23 | Casio Computer Co., Ltd. | Thin film transistor having memory function and method for using thin film transistor as memory element |
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
| US5629218A (en) * | 1989-12-19 | 1997-05-13 | Texas Instruments Incorporated | Method for forming a field-effect transistor including a mask body and source/drain contacts |
| EP0445535B1 (en) | 1990-02-06 | 1995-02-01 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method of forming an oxide film |
| DE69117785T2 (de) * | 1990-03-27 | 1997-02-06 | Canon Kk | Dünnschicht-Halbleiterbauelement |
| US4986876A (en) * | 1990-05-07 | 1991-01-22 | The United States Of America As Represented By The Secretary Of The Army | Method of smoothing patterned transparent electrode stripes in thin film electroluminescent display panel manufacture |
| FR2666324B1 (fr) * | 1990-09-03 | 1993-04-09 | Saint Gobain Vitrage Int | Couches minces de nitrure de silicium a proprietes ameliorees. |
| US5064775A (en) * | 1990-09-04 | 1991-11-12 | Industrial Technology Research Institute | Method of fabricating an improved polycrystalline silicon thin film transistor |
| SG63578A1 (en) * | 1990-11-16 | 1999-03-30 | Seiko Epson Corp | Thin film semiconductor device process for fabricating the same and silicon film |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5334859A (en) * | 1991-09-05 | 1994-08-02 | Casio Computer Co., Ltd. | Thin-film transistor having source and drain electrodes insulated by an anodically oxidized film |
| EP0535979A3 (en) * | 1991-10-02 | 1993-07-21 | Sharp Kabushiki Kaisha | A thin film transistor and a method for producing the same |
| EP0544069B1 (en) * | 1991-11-26 | 1997-11-12 | Casio Computer Company Limited | Thin-film transistor panel and method of manufacturing the same |
| KR950008261B1 (ko) * | 1991-12-03 | 1995-07-26 | 삼성전자주식회사 | 반도체장치의 제조방법 |
| US5559399A (en) * | 1992-06-11 | 1996-09-24 | Norden Systems, Inc. | Low resistance, thermally stable electrode structure for electroluminescent displays |
| US5440168A (en) * | 1993-02-22 | 1995-08-08 | Ryoden Semiconductor System Engineering Corporation | Thin-film transistor with suppressed off-current and Vth |
| JP2755376B2 (ja) * | 1994-06-03 | 1998-05-20 | 株式会社フロンテック | 電気光学素子の製造方法 |
| US5834827A (en) * | 1994-06-15 | 1998-11-10 | Seiko Epson Corporation | Thin film semiconductor device, fabrication method thereof, electronic device and its fabrication method |
| US6337229B1 (en) * | 1994-12-16 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of making crystal silicon semiconductor and thin film transistor |
| JPH09270519A (ja) * | 1996-03-31 | 1997-10-14 | Furontetsuku:Kk | 薄膜トランジスタの製造方法 |
| KR100305527B1 (ko) * | 1998-07-09 | 2001-11-01 | 니시무로 타이죠 | 반도체장치의 제조방법 및 제조장치 |
| US7088037B2 (en) * | 1999-09-01 | 2006-08-08 | Micron Technology, Inc. | Field emission display device |
| US6713400B1 (en) * | 1999-11-16 | 2004-03-30 | Midwest Research Institute | Method for improving the stability of amorphous silicon |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4118485B2 (ja) | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US6900084B1 (en) | 2000-05-09 | 2005-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a display device |
| KR100397875B1 (ko) * | 2000-05-18 | 2003-09-13 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 및 그 제조방법 |
| JP4693219B2 (ja) * | 2000-10-05 | 2011-06-01 | 三菱電機株式会社 | 液晶表示装置のｔｆｔアレイ基板およびその製造方法 |
| US7071037B2 (en) | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2003158378A (ja) * | 2001-11-26 | 2003-05-30 | Hitachi Ltd | 多層回路基板を有する電子回路装置の製造方法 |
| JP4615197B2 (ja) * | 2002-08-30 | 2011-01-19 | シャープ株式会社 | Ｔｆｔアレイ基板の製造方法および液晶表示装置の製造方法 |
| US20040197964A1 (en) * | 2003-04-01 | 2004-10-07 | Yu-Chou Lee | Method for fabricating thin film transistor for liquid crystal display device |
| JP4554292B2 (ja) * | 2003-07-18 | 2010-09-29 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
| JP4877866B2 (ja) * | 2003-10-28 | 2012-02-15 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20070262379A1 (en) * | 2006-05-15 | 2007-11-15 | Chin-Chuan Lai | Metal structure of glass substrate and formation thereof |
| US7521298B2 (en) * | 2006-11-25 | 2009-04-21 | Wintec Corporation | Thin film transistor array panel of active liquid crystal display and fabrication method thereof |
| CN202033562U (zh) * | 2011-04-29 | 2011-11-09 | 京东方科技集团股份有限公司 | 液晶显示器阵列基板 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| US4331758A (en) * | 1980-11-03 | 1982-05-25 | Xerox Corporation | Process for the preparation of large area TFT arrays |
| JPS583289A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS5893274A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 薄膜半導体装置の製造方法 |
| FR2518810A1 (fr) * | 1981-12-23 | 1983-06-24 | Morin Francois | Procede de fabrication de transistors en couches minces en silicium sur substrat isolant |
| JPS58172685A (ja) * | 1982-04-01 | 1983-10-11 | セイコーエプソン株式会社 | 液晶表示体装置 |
| JPS58190061A (ja) * | 1982-04-28 | 1983-11-05 | Toshiba Corp | アモルファスシリコン半導体装置 |
| JPS5918447U (ja) * | 1982-07-23 | 1984-02-04 | 三洋電機株式会社 | アモルフアスシリコン電界効果型トランジスタ |
| JPS59117265A (ja) * | 1982-12-24 | 1984-07-06 | Toshiba Corp | 薄膜電界効果トランジスタ |
-
1984
- 1984-08-21 JP JP59173848A patent/JPH0682839B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-10 US US06/743,092 patent/US4624737A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6151878A (ja) | 1986-03-14 |
| US4624737A (en) | 1986-11-25 |
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