JPS63268020A

JPS63268020A - 情報処理装置

Info

Publication number: JPS63268020A
Application number: JP62101930A
Authority: JP
Inventors: Takashi Hotta; 多加志堀田; Kozaburo Kurita; 公三郎栗田; Masahiro Iwamura; 将弘岩村; Hideo Maejima; 前島　英雄; Seiya Tanaka; 成弥田中; Tadaaki Bando; 忠秋坂東; Yasuhiro Nakatsuka; 康弘中塚; Kazuo Kato; 和男加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-04-27
Filing date: 1987-04-27
Publication date: 1988-11-04
Anticipated expiration: 2009-11-16
Also published as: JPH0693216B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、クロック信号により制御される情報処理装置
及び情報処理システムに係り、特に高速化のためにクロ
ックサイクルを短くするのに好適な情報処理装置及び情
報処理システムに関する。

〔従来の技術〕

クロック信号により制御される情報処理の第１の従来例
を第２図に示す。２０１は原クロツク信号２１１を送出
するクロック発振器、２０２は原クロツク信号２１１を
受け、論理装置２０３−２０６を制御するのに必要なり
ロック信号２１２を生成するクロック生成器である。ま
た、２１３は、クロック２１２によりタイミング制御さ
れた論理装置間のインターフェース手段である。

論理装置を制御するクロック２１２には夫々位相が異な
る通常２〜４相の多相クロックが用いられる。このクロ
ックを例示したのが、第４図、第５図、第６図である。

第４図に示したのはノンオー４＜ラップ２相クロツクと
呼ばれるもので、ともに低レベルである区間ｔ１．ｔｚ
を有するクロックである。また、第５図に示したのは、
互いに略９０度ずつ位相のずれたデユティ５０％のオー
バラップクロックである。また、第６図は、互いに略９
ｏ度ずつ位相ずれた、幅の短い４相クロツクである。こ
れらのクロックは、論理装置を構成する論理回路の回路
形式、あるいは、論理装置の設計手法により、取捨選択
される。

これらの多相クロック信号は、クロック生成器２０２に
より、クロック２１１をもとに生成され、各論理装置に
分配される。論理装置内では、クロック信号の加工は行
なわれない。また、論理装置間のデータのやりとりは、
クロック信号２１１に同期して行なわれる。

第３図は、クロック信号を用いる情報処理装置の第２の
従来例を示すものである。３０１，３０２はクロック発
振器、３１１，３１２は原クロツク信号、３０３，３０
４はクロック信号３１１゜３１２により制御される情報
処理部、３１３は、情報処理部３０３と情報処理部３０
４の間のインタフェース信号である。この情報処理装置
は、２つの情報処理部より構成されており、各々の情報
処理装置は別個のクロック発振器３０１，３０２を有し
ている。原クロツク信号を加工して、第４図、第５図、
第６図に示した様な多相クロック信号を生成するクロッ
ク生成器は各情報処理部の中に設けられている。また、
情報処理部３０３と３０４の間のデータのやりとりは、
インタフェース３１３を通して非同期に行なわれる。

第７図〜第９図は、クロック信号により制御される情報
処理装置の第３の従来例を示したものである。この方式
については、アイ・イー・イー・イー、ジャーナル　オ
ブ　ソリッドステー１・　サーキット、ニス　シー１７
．（１９８２）第５１頁から第５６頁（ＩＥＥＥ　Ｊａ
ｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　−５ｔａｔｅＣｉｒｃ
ｕｉｔｓｖｏｌＳＣ−１７，ＰＰ５ｌ−５６）において
論じられている。

第７図は全体図である。７０１はクロック信号７１１を
送出する発振器、７０２はクロック信号７１１をＮ分の
１に分周する分周器である。情報処理部７０３と情報処
理部７０４は、クロック信号７１１とクロック信号７１
２の両方を受ける。

画処理部間のインタフェースが７１３である。

情報処理部７０３の内部構成を示したものが、第８図で
ある。８０１は、クロック信号７１１をクロック信号７
１２と特定の位相関係になるように遅延させるＰ　Ｌ　
Ｌ　（Ｐｈａｓｅ　１ｏｃｋ　１ｏｏｐ）回路である。

ＰＬＬ回路８０１は論理装置８０２を制御するクロック
信号８１１を送出する。一方クロック信号７１２は、先
に述べたようにクロック７１１をＮ分の１に分周したク
ロックであり、インタフェース回路８０３を制御する。

すなねち、情報処理部内部の論理装置は高速クロック信
号７１１で制御され、信号伝搬に時間のかかる情報処理
部間の通信には低速クロック７１２で制御されるわけで
ある。

第８図のように２種のクロック信号を用いる場合、イン
タフェース回路８０３と論理装置８０２の間のデータの
やりとりに関して、メタスタビリテイ（Ｍｅｔａｓｔａ
ｂｉｌｉｔｙ）と呼ばれる問題が生ずる。

これを第９図を用いて説明する。インタフェース回路８
０３から、論理装置８０２へデータを送る場合を考える
。インタフェースにはエッヂトリガ型のフリップフロッ
プが使われているとする。インタフェース回路８０３で
は、クロック信号７１２が第１のポテンシャルレベルで
あるＬｏｗから第２のポテンシャルレベルＨｉ　ｇ　ｈ
に立上がる時に、インタフェース７１３よりデータが取
込まれ、論理回路８０２にデータが信号８１２を通して
送出される。一方、論理装置８０２では、クロック信号
８１１がＬｏｗからＨｉｇｈに立上る時に、送出された
データを取込む。さて、クロック信号７１２とクロック
信号８１１との位相関係がスキューによりずれ、クロッ
ク７１２の立上りが、クロック８１１の立上り近辺（第
９図でｔｃ　と示した部分）と重なると、論理装置内の
フリップフロップの入力が、クロック信号８１１でたた
かれた時に不安定になり、フリップフロップに出力が長
時間定まらない現象がおこる。これが、メタスタビリテ
イである。

上記メタスタビリテイを避けるため、本従来例では、第
８図に示したようにＰＬＬ回路８０１により、クロック
信号７１１とクロック信号７１２の位相関係を、第９図
に示す関係に固定している。

〔発明が解決しようとする問題点〕

最初に第２図の第１の従来例について述べる。

この従来例の第１の問題点は、情報処理装置全体に多相
クロック信号２１２を分配しなくてはならないことであ
る。このため通常、クロックスキューが大きくなり、各
々のクロック信号のデユーティも望ましい値からずれて
しまう。この問題は特に、高速化のためにマシンサイク
ルが高まり、多相クロック信号２１２が高周波となった
時に著しい。すなわち、マシンサイクルの多くの部分を
クロックスキューのために取られてしまう。一方、この
従来例の利点は、情報処理装置全体に同一の多相クロッ
ク信号２１２が分配されているために、論理装匝間のデ
ータのやりとりを同期式に行なえるというところである
。

次に、第３図の第２の従来例について述べる。

この構成は、マイクロプロセッサシステム等に見られる
。情報処理部はＬＳＩチップに対応する。

この従来例の第１の問題点は、各々の情報処理部が、別
々のクロック信号により制御されているため、情報処理
部間のインタフェースを非同期式に行なわなくてはなら
ないところにある。非同期式インタフェースは、非同期
信号の同期化が必要となり、同期式インタフェースに比
較して低速である。これは、特に、情報処理部間でデー
タのやりとりが多い高速システムを作りたい場合に問題
となる。ただし、本従来例の利点は、クロック信号の生
成が、各情報処理部内部で行なわれ、また、そのクロッ
ク信号の分配も、１つの情報処理部内であるために、ク
ロックスキューを小さくできるという点である。

この従来例の第２の問題点は、情報処理部外部から高周
波の原クロツク信号を供給しなくてはならない点である
。通常、デユーティの正しいクロック信号を生成するた
めに、原クロツク信号は情報処理部内部で分周される。

このため、例えば２分周、かつ、マシンサイクル４０　
Ｍ　Ｈｚの場合を考えると、外部より８０　Ｍ　Ｈｚの
原クロツク信号を供給しなくてはならない。これは、情
報処理部ハードウェアとして、パッケージに格納された
ＬＳＩチップを考えると、困難である。さらにマシンサ
イクルが高まった時には、ますますこの問題点が著しく
なる。

次に、第７図〜第９図に示した第３の実施例についての
問題点について述べる。この従来例の第１の問題点は、
情報処理部外部より、高速クロック信号７１１を供給し
なくてはならないことである。また第２の問題点は、情
報処理部内部で使うクロックデユーティについて配慮さ
れていない点である。

本発明の第１の目的は、情報装置内にある複数の情報処
理部間のクロック信号を同期することである。

また、本発明の第２の目的は、各情報処理部内にクロッ
クスキュー、かつ、デユーティの正確なりロック信号を
供給することである。

また、本発明の第３の目的は、情報処理部内部から高速
のクロック信号を供給することを避けることにある。

〔問題点を解決するための手段〕

上記目的は、少なくとも１つの第１のクロック信号とな
る原クロツク信号Ｋを送出する原クロツク発振器と、原
クロツク信号Ｋに接続される複数の情報処理部よりなる
情報処理システムにおいて、前記複数の情報処理部の各
々を、前記少なくとも１つの原クロツク信号にと位相同
期し、がっ、あらかじめ、定められたデユーティの少な
くとも１つの第２のクロック信号Ｋｌを生成するクロッ
ク生成手段と、前記第２のクロック信号に１によりタイ
ミング制御される論理装置とにより構成し、少なくとも
１対の前記論理装置間にあるインタフェースを、前記ク
ロック信号に１により、同期してタイミング制御するこ
とにより達成される。

〔作用〕

前記、情報処理部内部で生成される少なくとも１相のク
ロック信号に１は、原クロツク信号にと位相同期してい
る。それによって、ある情報処理部内部のクロック信号
に１は、原クロツク信号Ｋを通して、他の情報処理内部
のクロック信号に１と位相同期させることができる。

また、各情報処理部内部に、少なくとも１つの原クロツ
ク信号にと位相同期し、かつ、あらかじめ定められたデ
ユーティの少なくとも１つの第２のクロック信号に１を
生成するクロック生成手段を内蔵しているために、各情
報処理部内に、クロックスキュー小、かつ、デユーティ
の正確なりロック信号を供給することができる。

また、前記クロック生成手段は、原クロツク信号にと、
内部クロック信号に１を位相同期させるわけであるが、
原クロックにの周波数は内部クロック信号に１の周波数
と等しい必要も、高い必要もない。このため、高速化の
ために内部クロック信号に１の周波数を高めた、複数の
情報処理部よりなる情報処理装置において、各情報処理
部外部から高速のクロック信号を供給することを避ける
ことができる。

〔実施例〕

以下、本発明の一実施例を説明する。

第１０図は、本発明の一実施例である情報処理装置の全
体図である。１００１は原クロック発振器、１０１１は
原クロック、１００２，１００３は情報処理部、１０１
２は１両情報処理部間でデータをやり取りするインタフ
ェース信号である。

さて、本発明の実施対象である情報処理装置として種々
のものがありうるが、本実施例では超高速ＶＬＳＩによ
って構成された計算機ＣＰＵを例にとって説明する。ま
た、情報処理装置は、一般的には複数の情報処理部より
なるわけだが、本実施例では簡単のために、２つの情報
処理部より成るとする。

また、情報処理部とは、情報処理装置を構成する一部分
であり、論理機能的、ハードウェア的に−まとまりにな
ったもめである。ハードウェアとしては、１つの情報処
理部は、複数のＬＳＩパッケージを搭載したボードであ
ったり、単一の半尊体基板に形成されるもの即ち、１つ
のＬＳＩであったり、また、１つのＬＳＩの中の１部で
あったすする。さらに、ウェーハスケールインテグレー
ションであれば単一の半４体基板ウェーハ上の１ブロツ
クでもありうる。本実施例では、情報処理部とは、パッ
ケージに実装された、１つのＶＬＳＩとする。

本発明の詳細な説明は、情報処理部１００２と、情報処
理部１００３の間のインタフェースについてのみ、述べ
れば十分であり、画情報処理部が、どの様な処理を分担
しているがということは本発明には直接は関係ない。従
って、詳しくは述べないが、以下の２つの場合を例示し
ておく。

１）情報処理部１００２を、命令デコード、基本命令の
処理を行うＢ　Ｐ　Ｕ　（Ｂａｓｉｃ　Ｐｒｏｃｅｓｓ
ｉｎｇ　Ｕｎｉｔ）とし、情報処理部１００３を、浮動
小数演算を行うＦ　Ｐ　Ｕ　（Ｆｌｏａｔｉｎｇ　Ｐｒ
ｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）　とする構成例を、第３
４図に示す。１０１．３４０１は、それぞれ、情報処理
部１００２．１００３のクロック生成器である。１０２
．３４０６は六方信号に所望の論理演算を施して出力信
号を出力する論理装置、３４０２．３４０４はインタフ
ェース手段を構成するバスコントローラ、３４０３は、
メモリアドレスを保持するレジスタＭ　Ａ　Ｒ（Ｍｅｍ
ｏｒｙ＋Ｌｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）　、　３
４０５は、メモリデータを保持するレジスタＭ　Ｄ　Ｒ
（Ｍｅｍｏｒｙ　ＤａｔａＲｅｇｉｓｔｅｒ）　、　３
４０７はメモリである。信号３４１０はアドレスバス、
３４１１はデータバス、３４１２は制御信号である。ま
た、３４１９は、処理すべき浮動小数演算命令の種類を
知らせる信号である。

本構成例では、ＦＰＵ１００３の論理装置は、アドレス
計算機能を有していない。いわゆる、コプロセッサとし
て機能する。メモリからの浮動小数点データの、ＦＰＵ
へのロードを例にとり、動作を説明する。ＢＰＵ１００
２内の論理装置１０２は、浮動小数演算命令をデコード
すると、命令の種類を信号３４１９を通して、ＦＰＵ１
００３に送出する。一方、メモリアドレスの計算を行い
、信号３４１８を通して、ＭＡＲ３４０３にセットする
。また、メモリリード起動をバスコントローラ３４０２
に、信号３４１５を通して送出する。

バスコントローラ３４０２は、クロック３４２０に同期
して、信号３４１３により、ＭＡＲの内容を、アドレス
バス３４１０に送出するように制御する。また、メモリ
を制御するための制御信号３４１２を送出する。

一方、ＦＰＵ側のバスコントローラは、制御信号３４１
２を受取り、メモリ３４０７がデータを。

データバス３４１１に出すタイミングで、データ取込み
信号３４１４をＭＤＲ３４０５に送出する。

オペランドをＭＤＲに取込んだ後にオペランドリード終
了信号３４１６を論理装置３４０６に送出する。また、
ロードしたオペランドデータを信号３４１７を通して送
出する。

２）情報処理部１をマスタのＢＰＵ、情報処理部２をス
レーブのＢＰＵとする。すなわち、信頼性向上のために
ＢＰＵを２重化した計算機である。

スレーブＢＰＵはマスタＢＰＵと同一の機能を持ってお
り、マスタＢＰＵと同期して動作する。そして、マスタ
ＢＰＵがメモリへの書込みを行う際に、スレーブＢＰＵ
はそのデータを自チップに取込み、自分のデータと比較
する。不一致であれば。

それをマスタＢＰＵに知らせる。

第２９図に、上に説明した構成を図示したものである。

２９００はメモリ。２９０１〜２９０５はインタフェー
ス信号であり、２９０１はアドレス、２９０２はアドレ
スストローブ、２９０３はデータ、２９０４はリード／
ライト信号、２９０５は、スレーブＢＰＵがマスタＢＰ
Ｕにエラーを知らせる信号である。また２９０６は、ｈ
ｉｇｈならば、その情報処理部がマスタであり、ｌｏｗ
ならば、その情報処理部がスレーブであることを示す信
号である。

第３０図は、上記実施例の動作を示したタイミングチャ
ートである。画情報処理部は、同期動作しているため、
マスタＢＰＵが書込みを行う際には、スレーブＢＰＵも
、書込みアドレスと、書込みデータを持っている。メモ
リサイクルは、チップ間のクロックスキュー分伸びるこ
とになる。

次に発振器１００１について説明する。発振器１００１
は、原クロツク信号１０１１を送出する発振器である。

原クロック１０１１は、多相であることもあり得るが、
本実施例では、１相である。

また、原クロックのデユーティは、必ずしも、５０％で
ある必要はない。これが本発明の特徴である。

さらに、発振器を、便宜上、情報処理部１に内蔵させる
ことも可能である。この場合の構成を示したものが第１
１図である。１１００は、情報処理部１００２と、発振
器１００１とを同一半導体基体に内蔵するＶＬＳＩチッ
プである。１０１１は水晶発振子である。チップ１００
２自身も、１度チップ外に出力された発振器出力１０１
１を取込むので、原クロツク信号、情報処理部１．情報
処理部２の関係は第１０図と同じである。第１１図の構
成では、チップ１１００が１発振器を内蔵しているため
、発振器を外付けする必要がなく、ハードウェアが小さ
くなるという利点がある。

第１図は、第１０図の情報処理部１００２の内部構成を
示したものである。１０１はクロック生成器、１１１は
多相のクロック信号、１０２は論理装置、１０３はイン
タフェース回路、１１２は、論理袋［１０２とインタフ
ェース回路１０３の間の信号線である。クロック生成＠
１０１は、外部よりの原クロツク信号１０１１より、少
なくとも第２．第３のクロック信号を含む多相クロック
１１１を生成し、論理装置１０２、及び、インタフェー
ス回路１０３に送出する。多相クロックの種類としては
、第４図、第５図、第６図に示すようにいろいろなもの
があるが、ここでは第４図に示した、ノンオーバラップ
２相クロツクＫｌ、に２とする。

次に、第１図の論理装置１０２について説明する。論理
装置１０２は、２相りロック信号に１　。

Ｋ２によって制御されている。論理装置１０２を構成す
る論理素子には、インバータ、２ＮＡＮＤのような基本
ゲート、フリップフロップ、ＰＬＡ。

ＲＯＭ、ＲＡＭ等いろいろあるが、ここでは、ＰＬＡを
例にとり、クロック信号Ｋｌ　とクロック信号に２がど
のように使われるか、また、マシンサイクルを短縮して
いった時に、クロック信号に１とに２にどのようなこと
が要求されるかについて述べる。

第１２図は、２相クロックＫｌ、に２により制御される
ＰＬＡの回路図である。また第１３図は、このＰＬＡの
動作を示すタイミングチャートである。

第１２図で、１２０１〜１２０７は、配線１２２９〜１
２３５をプリチャージするＰＭＯ３，１２０９〜１２１
２及び１２１９〜１２２１はクロックドインバータ、１
２１３〜１２１８、及び、１２４０と１２４１はインバ
ータ、１２２２〜１２２８は２人力ＮＯＲである。また
、ｘ、ｙ、ｚは入力、Ｌ、Ｍ、Ｎは出力である。このＰ
ＬＡは以下の論理を実現する。

Ｌ＝Ｘ＋Ｙ　−ＺＭ＝Ｘ−Ｚ＋Ｘ−ＹＮ＝Ｙ−Ｚ＋Ｘ−Ｚ。

第１３図に示すように、配線１２２９はに２が（ｈｉｇ
ｈ）の時リプチャージされ、Ｋｔが（ｈｉｇｈ）の時、
かつ、Ｘ＝ｏの時、ＮＭＯ３により電荷が引き抜かれる
。一方、Ｘ＝１の時は引き抜がれない。Ｘ＝ｏの時は、
Ｋ１がｈｉｇｈの期間、すなわち、第１３図に示すｔａ
の間に引き抜かれなくてはならない。クロック系の設計
に際しては、ｔａがクロック分配中にいくらかせまくな
ることを配慮し、最悪の場合でも、前記配線の電荷引抜
きが終了するように設定される。

一方、配線１２３５は、Ｋ１がｈｉｇｈの時にプリチャ
ージされ、Ｋ２がｈｉｇｈの時、すなわち、ｔ４期間に
電荷引抜きが行なわれる。ｔ３同様ｔ４も、クロック分
配中にいくらか、せまくなることを配慮し、最悪の場合
でも、前記配線の電荷引抜きが、ｔ４期間中に終了する
ように設定される。

ｔａ、ｔ４は、上に述べたように対象的に使われるので
、ｔａ：＝ｔ４と設計される。さらに、もう明らかなよ
うに、マシンサイクルを短縮するためには、ｔａ、ｔ４
のゆらぎが少ないこと、すなわち、Ｋ１．に＝のデユー
ティが、第１図論理装置１０２中で、正確であることが
大事である。

次に、クロックスキューについて述べる。第１２図で、
配線１２２９が引き抜かれる時にインバータ１２１３の
出力が、ｈｉｇｈからＬｏｗに変化するわけであるが、
この変化は、インバータ１２１８の出力がｆｌｏｗにな
る前に終了していないと、配線１２３３を誤って引き抜
いてしまう可能性がある。

このため、第１３図の期間ｔ１は、一定値以上必要であ
る。クロック設計に際して、クロック分配中にｔｌが短
くなることも配慮し、最悪の場合でも、前記誤動作がな
いように設定される。ｔ２についても同様である。ここ
で明らかな様に、マシンサイクルを短縮するためには、
ｔｌ、ｔ２のゆらぎが少ないこと、すなわち、Ｋ１．Ｋ
ｚのクロックスキューが小さいことが大事である。

クロックＫｌ、に２で制御される論理装置１０２につい
てまとめれば、マシンサイクルを短縮するためには、ク
ロック信号のデユーティのずれ、及び、クロックスキュ
ーを極力小さくすることが要求される。

次ニ、クロック生成器１０１について述べる。

クロック生成器の動作を示したのが、第１４図である。

クロック生成器１０１は原クロツク信号にを受け、２相
りロック信号に１．に２を出力する。

原クロツク信号にのデユーティは５０％である必要はな
い。ＫＬ、に２はＫと位相同期しており、また、Ｋ１．
に２は先に述べたように、ｔｘ＝ｔｚ、ｔａ＝ｊ４に設
定されている。ここでいう位相同期とは、ＫとＫＬの位
相関係が一定であると、さらに言えば、Ｋの立上りとに
１の立上りの差が一定であることを言う。第１４図では
、ＫとＫｌ、に２の周波数は等しい。しかしながら、必
ずしも等しい必要はない。第１５図は、クロック生成器
１０１の他の動作例を示したものである。Ｋとに１．あ
るいは、Ｋとに２は、位相同期しているが、Ｋ　工。

Ｋｚの周波数は、Ｋの２倍である。この様にすることは
、チップ内部でマシンサイクルを高めつつ、チップ外部
から供給するクロックを低周波に保ち、かつそのデユー
ティに関しての制約がなくなるので好ましい。

尚、第１のクロック信号となる原クロツク信号にのＫＬ
　Ｑ、ｏν″は第１のポテンシャルレベル、”ｈｉｇｈ
”は第２のポテンシャルレベルであり、また、第２．第
３のクロック信号となるＫｌ、に２の“ｆｌｏｗ”は第
３のポテンシャルレベル、“Ｈｉｇｈ”は第４のポテン
シャルレベルである。

ここで、好ましくは、第１のポテンシャルレベルと第３
のポテンシャルレベルとは実質的に等しく、第２のポテ
ンシャルレベルと第４のポテンシャルレベルとは実質的
に等しい。

次に、クロック生成器１０１の詳細構成について述べる
。

第１６図は、１０１１　（厚クロック信号Ｋ）を受けて
、Ｋと同周波数で位相同期し、定められたデユーティの
ノンオーバラップ２相クロツクに工。

Ｋ２（第１４図に対応）を生成するクロック生成器１０
１の一構成例を示したものである。

位相比較器１３０１．ローパスフィルタ（以下ＬＰＦと
略す）１３０２．電圧制御発振器（以下Ｖ　ＯＣ：　Ｖ
ｏｌｔａｇｅ　Ｃｏｎｔｒｏｌ　０ｓｃｉｌｌａｔｏｒ
と略す）１３０３、Ｎ分の１（例えば２分の１）分周器
１３０４の閉ループルよりＰＬＬを構成している。すな
わち１０１１と１３０９の位相差及び周波数差を１３０
１により検出し、その差に応じたパルス信号を１３０６
に出力する。１３ｏ２は１３ｏ６を積分してＤＣ信号（
電圧値）１３０７とし、１３０３は１３０７に応じた周
波数で発振して、１３０８に出力する。１３０４は１３
０８を２分の１に分周することによりデユーティ５０％
のクロック信号を１３０９に出力する。従って、１３０
９はＰＬＬにより１０１１と位相が同期し、周波数が等
しくなり、かつ、１３ｏ４で分周することによりデユー
ティ５０％のクロック（言分となる。

２相クロツク生成器１３０５は、デユーティ５０％のク
ロック信号１３０９を受けて、ノンオーバラップ２相ク
ロツク信号Ｋｌ、に２を出力する。

第１７図に１３０５のゲートレベルの一構成例を示す。

２人力ＮＯＲ回路１３１１．１３１２の出力Ｋｌ、に２
を入力の一方に交差接続し、他方は、インバータ回路１
３１０による１３０９の反転信号１３１３と１３ｏ９と
の相補信号を各々接続する。

第１８図に第１６．１７図の各点の動作波形を示す。１
３０１〜１３０４のＰＬＬにより、１０１１と１３０９
は位相が同期し、周波数が等しくなる。

従って、１３ｏ４で２分の１分周する前の１３０３の発
振出力１３０８は、１０１１から１３０４の遅延Δｔｏ
だけずれて、２倍の周波数となる。、１３０９は１３ｏ
８を１３ｏ４で２分の１分周するため、デユーティ５０
％となる。１３１３は１３０９から１３１ｏの遅延Δｔ
１だけずれる。Ｋ１１に２は２人力ＮＯＲ回路出力のた
め、面入力がｌｏｗのときｈｉｇｈとなる。すなわち、
Ｋｌ、に２は一方がｈｉｇｈの場合は、他方は必ずｌｏ
ｗの関係となり、オーバラップとすることはない。Ｋ１
が立ち上がるには、１３０９は立ち上がって、１３１２
の遅延ｔｌ後に２が立ち下がってから、１３１１の遅延
ｔｚ後立ち上がる。逆にに２が立ち上がるには、１３０
９が立ち下がり、１３１３が１３１０の遅延Δ１１後立
ち上がり、Ｋｚが１３１１の遅延し２後立ち下がり、１
３１２の遅延ｔ１後立ち上がる。従って、Ｋ１とに２が
共にｌｏｗの時間は１３１１．１３１２の遅延ｔ２．ｔ
ｘであり、１３１１と１３１２の回路構成と同じにし、
また、Ｋｔ、に２の負荷を等しくすることにより、ｔ１
＝ｔｚとすることは可能である。またに１とに２のパル
ス幅（Ｈｉｇｈ状態の時間）ｔａ、ｔａは次式が成り立
つ一：ｔ１＋ｔｚ＋ｔ３　ｔ２−Δｔ ”ｔｔ＋ｔ３−Δｔｉ　　　　　　　　　・・・（１）
一＝Δｔ　＋　ｔ２＋　ｔ　ｔａ１４−　ｔ　ｔ＝ｔ２
＋ｔ４＋Δｔ１　　　　　　　　　　・・・（２）（但
し、周期をＴとした。）（１）、　（２）式より、ｔ１＋ｔａ−Δｔｔ＝ｔｚ＋ｔａ＋Δ１１　　　・・・
（３）となる。

ところで、１３１ｏの遅延Δｔ１は１３１０が駆動する
回路が１３１１だけであり、１３１３の負荷は非常に小
さく、１３１１．１３１２の遅延ｔ２．ｔ、に比べて無
視することが出来る。従って、（３）式は、ｔ１＋　ｔａ＝　ｔｚ＋　ｔ４となる。前述のようにｔｒ：ｔ２に設定するならばｔａ
：ｔａとなり、理想的なノンオーバラップ２相クロツク
信号を得ることが出来る。また、この２相クロツクに１
．に２は１０１１と同期して１３０９から生成しており
、１０１１と位相関係は一定である。

以上より、１０１１　（原クロックＫ）と位相同期し、
あらかじめ定められたデユーティのクロック信号を生成
することが出来る。

情報処理部間のクロックスキューを小さくするためには
、複数の各情報処理部間のクロック生成器を同一構成と
することが好ましい。

第１９図は、１３０５のゲートレベルの他の構成例であ
る。第１９図において第１７図と同一符号は同一部分、
同一機能を示している。

２人力ＮＡＮＤ回路１３１４，１３１５の出力１３２０
．１３２１から遅延回路１３１６　、１３１７を介して
、入力の一方、１３２２．１３２３に交差して接続し、
他方は、相補信号の１３０９゜１３１３を各々接続する
。１３２０．１３２１をインバータ１３１８．１３１９
を介して、２相クロックＫｚ、に２として出力する、本
構成では、２人力ＮＡＮＤ回路の出力から遅延回路を介
して、帰還しているため、Ｋ１が立ち上がるためには、
１３０９が立ち上がってから、１３１０，１３１５゜１
３１７．１３１４，１３１８を経て立ち上がる。

一方に２の立ち下がりは、１３０９が立ち上がってから
１３１０，１３１５．１３１９を経て立ち下がる。従っ
て、１３１６，１３１７の遅延を他と比べて大きくすれ
ば、Ｋｘ、Ｋｚが共に１ｏｔｉとなる時間を１３１６．
１３１７で設定出来る。

第２０図〜第１９図の動作波形を示す。遅延回路１３１
６，１３１７の遅延時間が小さい場合を実線で、大きい
場合を破線で示す。すなわち、２相クロツクに１．に２
のデユーティを１３１６゜１３１７の遅延時間で変える
ことが出来るため、任意のデユーティを持つノンオーバ
ーラップ２相クロツク信号を得ることが出来る。従って
、本構成の回路を用いることにより、ノンオーバラップ
２相クロツクの水あき（両クロック信号がｌｏｗとなる
時間）を論理装置内で生じるクロックスキューに見合っ
た分だけに設定することが出来る。

第２１図は、１０１１　（原クロックＫ）を受けて、に
より高周波数（２倍の周波数）で位相同期し、定められ
たデユーティのノンオーバラップ２相クロツク信号に１
．に２（第１５図に対応）を生成するクロック生成器１
０１の一構成例を示したものである。第２１図において
、第１６図と同一符号は同一部分、同一機能を示してい
る。

第２１図で第１６図と異なる点は、ＰＬＬの帰還ループ
に２分の１分周器１３０４を追加して、２段とし、２相
クロツク生成器１３０５の入力を、前段の１３０４の出
力１３２３としていることである。

第２２図に第２２図の動作波形を示す。ＰＬＬは２分の
１分周器を２段介して帰還するため、１３０３の出力１
３２２は１０１１の４倍の周波数となる。また、前段の
１３０４の出力１３２３は２分の１分周しているため、
デユーティは５０％となり、１０１１に対して、周波数
２倍で、後段の１３０４の遅延Δｔｏだけ位相のずれた
クロック信号となる。この１３２３を受けて、１３０５
はノンオーバラップ２相クロツク信号に１．に２を出力
する。前述のように１３０５はデユーティ５０％のクロ
ック信号からは、理想的なノンオーバ−ラッパ２相クロ
ツク信号を生成出来るため、本構成においても理想的な
ノンオーバーラッパ２相クロツクに１．Ｋｚを得ること
が出来る。また、１３２３と１０１１の位相関係は一定
（Δｔｏの差）であるため、Ｋｌ、に２と１０１１”の
位相関係も一定となる。

以上より、外部からの低周波のクロック信号から、位相
同期し、あらかじめ定められたデユーティでかつ高周波
数のクロック信号を生成することが出来る。

第２３図は、１０１１　（原クロツク信号Ｋ）を受けて
、Ｋと同周波数で位相同期し、定められたデユーティの
オーバラップ４相クロツク信号に４１゜Ｋ４Ｚ、　Ｋ４
３．　Ｋ４４を生成するクロック生成器１０１の一構成
例を示したものである。第２３図において、第１６図と
同一符号は同一部分、同一機能を示している。

１３０１．１３０２，１３０３．４分の１分周器１３２
４の閉ループによりＰＬＬを構成している。従って、１
０１１と１３０９は位相が同期し、周波数が等しくなる
。ＰＬＬの閉ループでは４分の１分周しているため、１
３ｏ３は１０１１の４倍の周波数で発振し、１３０９す
なわち１０１１と１３２４の遅延Δｔ２だけ位相のずれ
たクロックを１３２２に出力する。１３０９は１３２２
を分周するため、デユーティ５０％である。

４相クロツク生成器１３２５は、デユーティ５０％のク
ロック１３０９を１３０９の４倍の周波数のクロック１
３２２で位相を９０°ずらしたオーバーラップ４相クロ
ツク信号に４１．　Ｋ４ｚ＋Ｋ　４　ａ　、　Ｋ　４４
を出力する。第２４図に１３２５のゲートレベルの一構
成例を示す。

クロックドインバー１３２７とインバータ１３２８によ
るダイナミックラッチを直列に接続し、そのダイナミッ
クラッチを１つおきにインバータ１３２６による１３２
２の反転信号１３２９と１３２２との相補信号で制御す
ることにより、シフトレジスタを構成している。

第２５図に第２３図、第２４図の動作波形を示す。前述
のように１３２２は１０１１の４倍の周波数で、１０１
１とΔｔｚの位相差となる。１３０９は１０１１と同周
波数、同位相でかつデユーティ５０％である。１３２７
．１３２８による１段目のダイナミックラッチ出力１３
３０は、１３０９が立ち上がってから、１３２９が始め
て立ち上がるときに同期して立ち上がり、１３０９が立
ち下がってから１３２９が始めて立ち上がるときに同期
して立ち下がる。次に１３２’７．１３２８による２段
目のダイナミックラッチ出力Ｋ　ａ　１は、１３３０が
立ち上がってから１３２２が始めて立ち上がるときに同
期して立ち上がり、１３３０が立ち下がってから１３２
２が始めて立ち上がるときに同期して立ち下がる。従っ
て、Ｋ　４　ｔは１３０９から１３２２の１サイクルだ
け位相が遅れる。この関係は、Ｋ　４　ｔとＫ　４２　
、　　Ｋ　４２とＫ　４３．　Ｋ　ａ　ａとに４４につ
いても同様であり、Ｋ４１．　Ｋ４２νに４３．　Ｋ４
↓は１３２２の１サイクルだけ位相が遅れる。　１３２
２は１０１１の４倍の周期をもつため、９０°位相がず
れることになる。すなわち、Ｋ４１〜に４４は理想的な
オーバラップ４相クロツク信号である。また、１３２２
と１０１１の位相関係は一定のため、１３２２と同期し
ているＫ　４　ｔ〜に４４と１０１１の位相関係は一定
である。

以上より、１０１１　（原クロックＫ）と位相同期し、
あらかじめ定められたデユーティのクロック信号を生成
することができる。なお、本構成では位相がずれていく
信号として１０１１と同周波数のクロック信号である１
３０９を用い、ずらしていく位相として１０１１の４倍
の周波数のクロック信号１３２２を用いているため１０
１１と同周波数のノンオーバラップ４相クロツク信号と
なっているが、１３０９．１３２２が逓倍の周波数につ
いても同様である。また、１３２５のシフトレジストの
段数と１３２２の周波数の１３０９からの逓倍数を等し
くすることにより、任意の相数の多相クロック信号を得
ることが出来る。

第２６図は、１０１１　（原クロツク信号Ｋ）を受けて
、にと同周波数で位相同期し、定められたデユーティの
ノンオーバラップ２相クロツク信号Ｋｉ＋　Ｋｌを生成
し、上記機能に加えて、１０１１から直接ノンオーバラ
ップ２相クロツク信号を生成できるようなりロック生成
器１０１の一構成例を示したものである。第２６図にお
いて、第１６図と同一符号は同一部分、同一機能を示し
ている。

第２６図で第１６図と異なる点は、１３０５の入力を外
部信号１３３７とその信号をインバータ回路１３２５で
反転した信号１３３８とで制御されるクロックドインバ
ータ１３３４により、１３３７がｈｉｇｈのときは１３
０９．１０曾のときは１０１１と選択を行なっている。

ただし、クロックドインバータを用いているためＫｌ、
に２の位相は１０１１から９０’ずれることになる。

すなわち、高速動作をさせて定まったデユーティの２相
りロック信号を必要な場合は、デユーティ５０％のクロ
ック１３ｏ９からクロック信号を生成させる。一方、テ
スティングの場合のように低周波数で論理装置の機能診
断をするときは、１０１１から直接２相クロック信号を
生成できる。

以上、本構成では、内部を低周波数で動作させる場合は
外部クロック信号から直接２相クロツクを生成し、逆に
内部を高周波数で動作させる場合は外部クロック信号と
同期してデユーティ５０％のクロックから２相りロック
部信号を生成出来る。

従って、クロック生成器内の発振器に対する発振周波数
の範囲を限定することが出来る効果がある。

また、内部の論理装置の診断時にクロック信号を止めて
ＤＣ的な機能試験をすることも出来る。なお、本構成は
原クロツク信号と同周波数のノンオーバラップ２相クロ
ツク生成の場合について説明したが、第２７図及び第２
８図に示すように、原クロツク信号より高周波のノンオ
ーバラップ２相クロツク信号生成の場合や、外部クロッ
ク信号が原クロツク信号と異なる場合や、オーバラップ
４相クロツク信号生成の場合についても同様で、原クロ
ツク信号を受けて、原クロツク信号と位相同期し、定め
られたデユーティの少なくとも１つのクロック信号を生
成するクロック生成器について、論理装置を制御するク
ロック信号を生成する回路に入力する信号として、クロ
ック生成器内で生成した信号と外部から入力された信号
とを切り換えることにより、前述した効果を得ることが
出来る。

第３３図は第２１図の位相比較器１３０１の一構成例を
示すものである。３３０１はインバータ、３３０２は２
人力ＮＡＮＤ、３３ｏ３は４人力ＮＡＮＤ、３３０４は
４人力ＮＡＮＤである。

第３５図（ａ）、第３５図（ｂ）は位相比較器１３０１
の動作を示す状態図及び状態遷移図である。１３ｏ１は
８つの状態ａ、ｂ、ｃ、ｄｌ　ｅ。

ｆ＋　ｇ＋　ｈよりなる。状態を示す８つの円の中に書
いた値は、位相比較器１３０１の出力１１　Ｐ　、　Ｄ
　Ｉ″である。また状態の遷移を示す矢印の横に書いた
値は、その状態遷移を引き越こす位相比較器１３０１の
入力”１０１１．１３０９”である。この図でわかる様
に、位相比較器の出力ＰがＨｉｇｈとなるのは、状態ｅ
ｒｇ、また出力りがＨｉｇｈとなるのは、状態ｅ、ｈ、
においてである。すなわち、１３０１の入力１０１１．
１３０９の位相関係で、１３０９が１０１１より遅れて
いる場合は、１０１１の立ち上がりから１０３９の立ち
上がるまで出力ＰはＨｉｇｈとなり、逆に１３０９が１
０１１より進んでいる場合は、１３０９の立ち上がりか
ら１０１１の立ち上がるまで出力りがＨｉｇｈとなる。

第３６図は位相比較器１３０１の動作を示すタイムチャ
ートである。第３５図（ａ）及び第３５図（ｂ）の説明
かられかる様に、出力Ｐは入力１０１１が、入力１３０
９に対して位相が進んでいる期間ｈｉｇｈになる。一方
、出力りは入力１１０１が、入力１３０９に対して位相
が遅れている期間ｈｉｇｈになる。以上が位相比較器１
３０１の動作である。

第３７図は第２１図のローパスフィルタ１３０２の一構
成例を示す図である。これは、チャージポンプと呼ばれ
る回路で、１３０１．１３０２はＮＭＯＳトランジスタ
、１３ｏ３は抵抗、１３０４は静電容量である。

第３８図は、第３７図のローパスフィルタの動作を示し
たタイミングチャートである。入力Ｐが、ｈｉｇｈの時
には、ＮＭＯ８１３０１がオンし、パルス電流ｉｐ　が
流れ、ノード１３０５の電位は上昇する。一方、入力り
が、ｈｉｇｈの時には、ＮＭＯ５１３０２がオンし、パ
ルス電流ｉｎが流れ、ノード１３０５の電位は下降する
。１３０７には、１３０５の電位が、抵抗１３０３．容
量１３０４によって構成されるローパスフィルタによっ
て平滑された電位が出る。以上説明した様に回路１３０
２は、出力１３０７の電位から入力Ｐのパルス幅と入力
りのパルス幅に比例した電位変動をする回路である。

第３９図は第２１図に於けるＶＣＯ１３０３の一構成例
を示したものである。第３９図において、３９０１はマ
ルチバイブレータ回路、３９ｏ２はレベルシフト回路、
３９０３はレベル変換回路である。

３９０１において、コレクタとベースを交差接続したＮ
ＰＮトランジスタ３９０６．３９０７は一方がＯＮ状態
のとき他方がＯＦＦ状態のスイッチング動作をし、無安
定マルチバイブレータを構成する。３９０６．３９０７
のコレクタ側には電源ＶＣＣから電流を供給する抵抗３
９０４　、３９０５が接続されている。また、エミッタ
側は、コンデンサ３９０８によって相互に接続されてお
り、ＮＭＯＳトランジスタ３９０９．３９１０を介して
接地されティる。３９０９，３９１ｏのゲートＩｔ、　
Ｌ　Ｐ　Ｆ１３０２の出力で１３０３の制御電圧入力で
ある１３０７に接続しており、１３０７の電圧値に応じ
た電流を流すバイアス電流源である。

３９ｏ１では、次の様に動作する。先ず３９０６がＯＮ
状態、３９０７がＯＦＦ状態にある場合を考える。３９
０９，３９１０の流す電流値を１とすると、抵抗３９０
４には３９０９．３９１０両者の電流２工が流れ、３９
０８には３９２２から３９３３へ向かって３９１０の流
す電流工が流れる。従って、３９２０はＶｃｃより３９
０４の電圧降下分だけ下がり、逆に３９２１は３９ｏ５
によりＶｃｃにＰｕ１ｌ　−ｕ　ｐされる。３９２２は
３９０６がＯＮ状態のため、３９２１からバイポーラト
ランジスタのＶＢＥ（バイポーラトランジスタがＯＮす
るのに必要なベース・エミッタ間の電圧でＳｉトランジ
スタの場合一般的には約０．８Ｖ）だけ下がった電位と
なる。３９ｏ８にはＩが流れるため、３９０８の容量を
Ｃとすると、３９０８の両端である３９２２．３９２３
の電位はＩ／Ｃで時間変化する。そして、３９２３の電
位が３９２０よりＶＢＥだけ下がった電位となると、３
９０７がＯＮ状態となり３９０８に流れていた電流Ｉが
３９０５を介して３９０７に流れる。すると、３９２１
は３９０５の電圧降下分だけ下がるため、３９２１゜３
９２２間の電圧がＶＢＥ以下となるため、３９０６はＯ
ＦＦ状態となる。

すなわち、３９０１では２つのトランジスタが交互にス
イッチングすることになる。第４０図に３９０１の動作
波形を示す。３９０１では３９２０　。

３９２１の差動の信号を得ることが出来る。また、この
発振周波数は３９０９．３９１０に流す電流値■に依存
しているため、■を変化させることにより周波数を変化
させることが出来る。しかし、マルチバイブレータの出
力振幅は小さいため、内部回路としてＣＭＯ３を用いる
場合は、マルチバイブレータ出力をＣＭＯ３の論理振幅
まで増幅する必要がある。

３９０３はそのレベル変換回路であり、３９０２は３９
０１と３９０３をつなぐレベルシフト回路である。

３９０２において、ＮＰＮトランジスタ３９１１゜３９
１２と抵抗３９１３．．３９１４の直列回路は、３９１
１．３９１２のベースに入力された３９０１の差動出力
３９２０．３９２１をＶＢＥだけ下げて３９２５．３９
２４に出力している。

３９０３では、３９０２の出力３９２４．３９２５をゲ
ートに接続したＰＭＯＳトランジスタ３９１６゜３９１
８をＮＭＯＳトランジスタ３９１７　、３９１９の直列
回路において、３９１７．３９１９のゲートを３９１６
と３９１７の接続点に共通接続している。すなわち、３
９１６の電流が大きいと、３９１７の電圧降下も大きく
なり３９１９のインピーダンスは小さくなる。この場合
３９１８の電流は小さいため、１３２２はＬｏｔｉとな
る。逆に、３９１６の電流が小さいと、３９１７の電圧
降下も小さくなり３９１９のインピーダンスは大きくな
る。この場合は３９１８の電流は大きく、１３２２はＨ
ｉｇｈとなる。すなわち、３９０３はＰｕ５ｈ−Ｐｕｌ
ｌで動作するため、出力である１３２２の振幅は大きく
なる。

以上、本構成例では、ＣＭＯＳレベルの出力をもつ■Ｃ
Ｏを実現することが出来る。

第３１図に、第１図論理装置１０２の他の構成例につい
て示す。３１００〜３１０３は論理装置を構成する４つ
のサブ論理装置である。３１０４〜３１０６は、サブ論
理装置間のインタフェースである。各サブ論理装置は、
クロック１１１に同期して動作する。

第３２図は、サブ論理装置３１００の構成を示した図で
ある。３２０１は、クロック生成器、３２０２は、論理
装置、３２０３は、インタフェース回路である。また３
２１１は論理装置３２０２を制御するクロックである。

すなわち、サブ論理装置３１００は、情報処理部１００
２と同じ構成になっている。このような階層構成とする
ことにより、情報処理部を同期する原クロツク信号１０
１１として例えばＩ　Ｍ　Ｈｚを用い、サブ論理装置を
同期するクロック信号１１１として例えば、ＩＯＭＩ（
ｚを用い、サブクロック内の論理装置１２３２０２を、
制御するクロック信号として例えばｌ　ＯＯＭ　Ｈｚを
用いるというように、徐々にクロック周波数をあげてお
くことができる。この階層構成により、大規模な、情報
処理装置においても、情報処理装置全体に分配されるク
ロックを低周波に保ちながら、マシンサイクルを短縮す
ることが可能となる。

〔発明の効果〕

本発明によれば、情報処理装置を構成する各情報処理部
の内部に、原クロツク信号にと位相同期した少なくとも
１つのクロック信号に１を生成するクロック生成手段を
有しているので、情報処理部間の同期をとることができ
る。

また、本発明によれば、上記クロック生成手段は、あら
かじめ定められたデユーティのクロック信号に１を生成
するので、デユーティの正確なりロック信号を生成する
ことができる。また、生成したクロックを、各々の情報
処理部内のみに分配すればよいため、クロックスキュー
小、デユーティのずれ小のクロック信号に１を論理装置
内に分配できる。

また、本発明によれば、情報処理部外部からの低周波原
クロツク信号と、情報処理部内部の高周波クロック信号
を同期することができるので、情報処理装置のマシンサ
イクルを高めながら、情報処理部外部からの原クロツク
信号を低周波に保つことができる。

【図面の簡単な説明】

第１図は本発明の１実施例の情報処理部のブロック図、
第２図、第３図は従来例を示すブロック図、第４図から
第６図は、従来例を説明するタイミングチャート、第７
図、第８図は従来例を示すブロック図、第９図は従来例
を説明するタイミングチャート、第１０図、第１１図は
本発明の１実施例の全体ブロック図、第１２図は本発明
の１実施例の論理装置を説明する図、第１３図は第１２
図の動作を説明するタイミングチャート、第１４図、第
１５図は本発明の１実施例のクロック生成器の動作を説
明するタイ、ミングチャート、第１６図から第２８図は
本発明の１実施例のクロック生成器を説明するブロック
図、及び、タイミングチャート、第２９図、第３０図は
本発明の１実施例の情報処理部間のインタフェースを説
明する図、第３１図から第４０図は本発明の実施例の一
構成例を示す図である。１００１・・・原クロツク発振器、１０１１・・・原ク
ロツク信号、１００２．１００３・・・情報処理部、１
、０１２・・・インタフェース信号、１０１・・・クロ
ック生成器、１０２・・・論理装置、１０３・・インタ
フ茅　２　凶ゐ己ネ　３　図さ疎生　図坏糖　５　凶第　６　固 ψ眸寮　７　図拓　８　図第　ｑ　図７Ｄツ７ワ１２第　１０　　図第　１１　　図へ０１ｚ高　１２　　図集　１３　図モろ第　１４　　図第　１テ　ロに：Ｌ第　１６　　口率　１７　　菌３１ｚ第　１？　図第　λＯ図第　２１　　図第　２２　　図門算　２ろ　図蓼　２Ｓ　　図に４−＋あ　２Ｇ　　色坪２，２−ワ　　回第　２８　　図第　２９　　図亭３０　　囚エラー＋１Ｚ第　３λ　図第　５　口１父１１ダ９拓　３千　図萬　３５　　図（換）琴、　３ワ　　ａ拓　５８　　呂名　十〇　　圏許片

Claims

【特許請求の範囲】１、第１のポテンシャルレベルと該第１のポテンシャル
レベルとは異なる第２のポテンシャルレベルとを有し、
該第１のポテンシャルレベルと該第２のポテンシャルレ
ベルとが実質的に第１のデューティでかつ第１の周波数
で繰り返される第１のクロック信号を少なくとも発生す
るロック発振手段と、該第１のクロック信号を入力して、該第１のクロック信
号と位相が実質的に同期し、第３のポテンシャルレベル
と該第３のポテンシャルレベルとは異なる第４のポテン
シャルレベルとを有し、該第３のポテンシャルレベルと
該第４のポテンシャルレベルとが実質的に第２のデュー
ティでかつ第２の周波数で繰り返される第２のクロック
信号を夫々少なくとも発生する複数のクロック生成手段
と、上記複数のクロック生成手段から発生される該第２のク
ロック信号を夫々別個に受けて、夫夫該第２のクロック
信号によって、動作タイミングが制御され、入力信号に
所望の論理演算を施して出力信号を出力する複数の演算
手段と、上記複数のクロック生成手段から発生される該
第２のクロック信号を夫々別個に受けて、夫夫該第２の
クロック信号によって、動作タイミングが制御され、対
応する上記演算手段の少なくとも一部の出力信号を他の
演算手段に受け渡し、及び／又は、上記他の演算手段の
少なくとも一部の出力信号に対応する信号を上記対応す
る演算手段の少なくとも一部の入力信号とする複数のイ
ンターフェイス手段と、を有することを特徴とする情報処理システム。２、特許請求の範囲第１項において、該第１のポテンシャルレベルと該第３のポテンシャルレ
ベルとは実質的に等しく、かつ、該第２のポテンシャル
レベルと該第４のポテンシャルレベルとは実質的に等し
いことを特徴とする情報処理システム。３、特許請求の範囲第１項において、該第１のデューティと該第２のデューティとは実質的に
等しいことを特徴とする情報処理システム。４、特許請求の範囲第１項において該第１のデューティと該第２のデューティとは、異なる
ことを特徴とする情報処理システム。５、特許請求の範囲第１項において該第２の周波数は、該第１の周波数より高いことを特徴
とする情報処理システム。６、特許請求の範囲第１項において、上記複数のクロック生成手段と上記複数の演算手段と上
記複数のインターフェイス手段とは、夫々同一の半導体
基板に形成されることを特徴とする情報処理システム。７、特許請求の範囲第１項において、上記複数のクロック生成手段と上記複数の演算手段と上
記複数のインターフェイス手段とは、同一の半導体基板
に形成されることを特徴とする情報処理システム。８、特許請求の範囲第１項において、上記クロック発振手段と上記複数のクロック生成手段と
上記複数の演算手段と上記複数のインターフェイス手段
とは、同一の半導体基板に形成されることを特徴とする
情報処理システム。９、第１のポテンシャルレベルと該第１のポテンシャル
レベルとは異なる第２のポテンシャルレベルとを有し、
該第１のポテンシャルレベルと該第２のポテンシャルレ
ベルとが実質的に第１のデューティでかつ第１の周波数
で繰り返される第１のクロック信号を少なくとも発生す
るクロック発振手段と、該第１のクロック信号を入力して、該第１のクロック信
号と位相が実質的に同期し、第３のポテンシャルレベル
と該第３のポテンシャルレベルとは異なる第４のポテン
シャルレベルとを有し、該第３のポテンシャルレベルと
該第４のポテンシャルレベルとが実質的に第２のデュー
ティでかつ第２の周波数で繰り返される第２のクロック
信号と、該第１のクロック信号と位相が実質的に同期し
、かつ、該第２のクロック信号と位相が実質的に異なり
、該第３のポテンシャルレベルと該第４のポテンシャル
レベルとを有し、該第３のポテンシャルレベルと該第４
のポテンシャルレベルとが実質的に第３のデューティで
かつ第３の周波数で繰り返される第３のクロック信号と
を夫々少なくとも発生する複数のクロック生成手段と、上記複数のクロック生成手段から発生される該第２のク
ロック信号及び／又は該第３のクロック信号を夫々別個
に受けて、夫々該第２のクロック信号及び／又は該第３
のクロック信号によって、動作タイミングが制御され、
入力信号に所望の論理演算を施して出力信号を出力する
複数の演算手段と、上記複数のクロック生成手段から発生される第２のクロ
ック信号及び／又は該第３のクロック信号を夫々別個に
受けて、夫々該第２のクロック信号及び／又は該第３の
クロック信号によって、動作タイミングが制御され、対
応する上記演算手段の少なくとも一部の出力信号を他の
演算手段に受け渡し、及び／又は、上記他の演算手段の
少なくとも一部の出力信号に対応する信号を上記対応す
る演算手段の少なくとも一部の入力信号とする複数のイ
ンターフェイス手段と、を有することを特徴とする情報処理システム。１０、特許請求の範囲第９項において、該第１のポテンシャルレベルと該第３のポテンシャルレ
ベルとは実質的に等しく、かつ、該第２のポテンシャル
レベルと該第４のポテンシャルレベルとは実質的に等し
いことを特徴とする情報処理システム。１１、特許請求の範囲第９項において、該第１のデューティと該第２のデューティと該第３のデ
ューティとは、実質的に等しいことを特徴とする情報処
理システム。１２、特許請求の範囲第９項において、該第１のデューティと該第２のデューティと該第３のデ
ューティとは、夫々異なることを特徴とする情報処理シ
ステム。１３、特許請求の範囲第９項において、該第２の周波数及び／又は該第３の周波数は、該第１の
周波数より高いことを特徴とする情報処理システム。１４、特許請求の範囲第９項において、該第２の周波数と該第３の周波数とは、実質的に等しい
ことを特徴とする情報処理システム。１５、特許請求の範囲第９項において、上記複数のクロック生成手段と上記複数の演算手段と上
記複数のインターフェイス手段とは、夫々同一の半導体
基板に形成されることを特徴とする情報処理システム。１６、特許請求の範囲第９項において、上記複数のクロック生成手段と上記複数の演算手段と上
記複数のインターフェイス手段とは、同一の半導体基板
に形成されることを特徴とする情報処理システム。１７、特許請求の範囲第９項において、上記クロック発振手段と上記複数のクロック生成手段と
上記複数の演算手段と上記複数のインターフェイス手段
とは、同一の半導体基板に形成されることを特徴とする
情報処理システム。１８、第１のポテンシャルレベルと該第１のポテンシャ
ルレベルとは異なる第２のポテンシャルレベルとを有し
、該第１のポテンシャルレベルと該第２のポテンシャル
レベルとが実質的に第１のデューティでかつ第１の周波
数で繰り返される第１のクロック信号を少なくとも発生
するクロック発振手段と、該第１のクロック信号を入力して、該第１のクロック信
号と位相が実質的に同期し、第３のポテンシャルレベル
と該第３のポテンシャルレベルとは異なる第４のポテン
シャルレベルとを有し、該第３のポテンシャルレベルと
該第４のポテンシャルレベルとが実質的に第２のデュー
ティで、かつ、該第１の周波数よりも高い所定の第２の
周波数で繰り返される第２のクロック信号を夫々少なく
とも発生する複数のクロック生成手段と、上記複数のクロック生成手段から発生される該第２のク
ロック信号を夫々別個に受けて、夫夫該第２のクロック
信号によって、動作タイミングが制御され、入力信号に
所望の論理演算を施して出力信号を出力する複数の演算
手段と、上記複数のクロック生成手段から発生される該
第２のクロック信号を夫々別個に受けて、夫夫該第２の
クロック信号によって、動作タイミングが制御され、対
応する上記演算手段の少なくとも一部の出力信号を他の
演算手段に受け渡し、及び／又は、上記他の演算手段の
少なくとも一部の出力信号に対応する信号を上記対応す
る演算手段の少なくとも一部の入力信号とする複数のイ
ンターフェイス手段と、を有することを特徴とする情報処理システム。１９、特許請求の範囲第１８項において、該第１のポテンシャルレベルと該第３のポテンシャルレ
ベルとは実質的に等しく、かつ、該第２のポテンシャル
レベルと該第４のポテンシャルレベルとは実質的に等し
いことを特徴とする情報処理システム。２０、特許請求の範囲第１８項において、該第１のデューティと該第２のデューティとは実質的に
等しいことを特徴とする情報処理システム。２１、特許請求の範囲第１８項において、該第１のデューティと該第２のデューティとは、異なる
ことを特徴とする情報処理システム。２２、特許請求の範囲第１８項において、該第２の周波数は、該第１の周波数より高いことを特徴
とする情報処理システム。２３、特許請求の範囲第１８項において、上記複数のクロック生成手段と上記複数の演算手段の上
記複数のインターフェイス手段とは、夫々同一の半導体
基板に形成されることを特徴とする情報処理システム。２４、特許請求の範囲第１８項において、上記複数のクロック生成手段と上記複数の演算手段と上
記複数のインターフェイス手段とは、同一の半導体基板
に形成されることを特徴とする情報処理システム。２５、特許請求の範囲第１８項において、上記クロック発振手段と上記複数のクロック生成手段と
上記複数の演算手段と上記複数のインターフェイス手段
とは、同一の半導体基板に形成されることを特徴とする
情報処理システム。２６、第１のポテンシャルレベルと該第１のポテンシャ
ルレベルとは異なる第２のポテンシャルレベルとを有し
、該第１のポテンシャルレベルと該第２のポテンシャル
レベルとが実質的に第１のデューティでかつ第１の周波
数で繰り返される第１のクロック信号を少なくとも入力
して、該第１のクロック信号と位相が実質的に同期し、
第３のポテンシャルレベルと該第３のポテンシャルレベ
ルとは異なる第４のポテンシャルレベルとを有し、該第
３のポテンシャルレベルと該第４のポテンシャルレベル
とが実質的に第２のデューティで、かつ、該第１の周波
数よりも高い所定の第２の周波数で繰り返される第２の
クロック信号を少なくとも発生するクロック生成手段と
、上記クロック生成手段から発生される該第２のクロック
信号を受けて、該第２のクロック信号によって、動作タ
イミングが制御され、入力信号に所望の論理演算を施し
て出力信号を出力する演算手段と、上記クロック生成手段から発生される該第２のクロック
信号を受けて、該第２のクロック信号によって、動作タ
イミングが制御され、上記演算手段の少なくとも一部の
出力信号を外部に出力し、及び／又は、外部からの信号
を上記演算手段の少なくとも一部の入力信号とするイン
ターフェイス手段と、を同一の半導体基板に形成することを特徴とする情報処
理装置。２７、特許請求の範囲第２６項において、該第１のポテンシャルレベルと該第３のポテンシャルレ
ベルとは実質的に等しく、かつ、該第２のポテンシャル
レベルと該第４のポテンシャルレベルとは実質的に等し
いことを特徴とする情報処理システム。２８、特許請求の範囲第２６項において、該第１のデューティと該第２のデューティとは実質的に
等しいことを特徴とする情報処理システム。２９、特許請求の範囲第２６項において、該第１のデューティと該第２のデューティとは、異なる
ことを特徴とする情報処理システム。３０、第１のポテンシャルレベルと該第１のポテンシャ
ルレベルとは異なる第２のポテンシャルレベルとを有し
、該第１のポテンシャルレベルと該第２のポテンシャル
レベルが実質的に第１のデューティでかつ第１の周波数
で繰り返される第１のクロック信号を入力して、該第１
のクロック信号と位相が実質的に同期し、第３のポテン
シャルレベルと該第３のポテンシャルレベルとは異なる
第４のポテンシャルレベルとを有し、該第３のポテンシ
ャルレベルと該第４のポテンシャルレベルとが実質的に
第２のデューティでかつ第２の周波数で繰り返される第
２のクロック信号と、該第１のクロック信号と位相が実
質的に同期し、かつ、該第２のクロック信号と位相が実
質的に異なり、該第３のポテンシャルレベルと該第４の
ポテンシャルレベルとを有し、該第３のポテンシャルレ
ベルと該第４のポテンシャルレベルとが実質的に第３の
デューティでかつ第３の周波数で繰り返される第３のク
ロック信号とを少なくとも発生するクロック生成手段と
、上記クロック生成手段から発生される該第２のクロック
信号及び／又は該第３のクロック信号を受けて、該第２
のクロック信号及び／又は該第３のクロック信号によっ
て、動作タイミングが制御され、入力信号に所望の論理
演算を施して出力信号を出力する演算手段と、上記のクロック生成手段から発生される該第２のクロッ
ク信号及び／又は該第３のクロック信号を受けて、該第
２のクロック信号及び／又は該第３のクロック信号によ
って動作タイミングが制御され、上記演算手段の少なく
とも一部の出力信号を外部に出力し、及び／又は、外部
の信号を上記演算手段の少なくとも一部の入力信号とす
るインターフェイス手段と、を同一の半導体基板に形成することを特徴とする情報処
理装置。３１、特許請求の範囲第３０項において、該第１のポテンシャルレベルと該第３のポテンシャルレ
ベルとは実質的に等しく、かつ、該第２のポテンシャル
レベルと該第４のポテンシャルレベルとは実質的に等し
いことを特徴とする情報処理装置。３２、特許請求の範囲第３０項において、該第１のデューティと該第２のデューティと該第３のデ
ューティとは、実質的に等しいことを特徴とする情報処
理装置。３３、特許請求の範囲第３０項において、該第１のデューティと該第２のデューティと該第３のデ
ューティとは、夫々異なることを特徴とする情報処理装
置。３４、特許請求の範囲第１項、第９項または第１８項に
おいて、上記クロック生成手段は、少なくとも１つの第
１のクロック信号と位相が実質的に同期し、かつ、あら
かじめ定められたデューティの少なくとも１つの第２の
クロック信号を生成するクロック生成部と、２つの入力
信号の位相を比較する位相比較器と、ローパスフィルタ
と、電圧制御発振器と、Ｎ分の１分周期と、で構成し、
前記Ｎ分の１分周期の出力を、前記位相比較器の一方の
入力と前記クロック生成部とに接続し、位相比較器の他
方の入力に、前記第１のクロック信号を接続し、位相比
較器の出力をローパスフィルタの入力に接続し、ローパ
スフィルタの出力を電圧制御発振器の入力に接続し、電
圧制御発振器の出力を、Ｎ分の１分周期の入力に接続す
ることを特徴とした情報処理システム。３５、特許請求の範囲第３４項において、クロック生成
器の入力信号として、前記Ｎ分の１分周期出力と、外部
から入力された信号を切り換えて使うことを特徴とする
情報処理システム。３６、特許請求の範囲第１項、第９項または第１８項に
おいて、複数の演算手段のうち、少なくとも２つの演算
手段が、同一の論理演算機能を有し、また、マスタ、ス
レーブの区別を指示する手段を有し、スレーブ側の演算
手段部は、マスタ側の演算手段に対応するインターフェ
ース手段を監視し、マスタ側の演算手段が信号を外部に
送出する際に、その信号を取り込み、自分のデータと比
較し、不一致であれば、エラー信号をマスタの演算手段
に知らせる手段を有することを特徴とする情報処理シス
テム。３７、特許請求の範囲第１項、第９項または第１８項に
おいて、複数の演算手段のうち、少なくとも２つの演算
手段が、１つのメモリを共有し、一方の演算手段が、メ
モリアドレスの送出、及び、メモリアクセス起動を行い
、他方の演算手段がメモリデータの送出、及び、受取り
を行うことを特徴とする情報処理システム。３８、特許請求の範囲第２６項または第３０項において
、上記クロック生成手段は、少なくとも１つの第１のク
ロック信号と位相が実質的に同期し、かつ、あらかじめ
定められたデューティの少なくとも１つの第２のクロッ
ク信号を生成するクロック生成部と、２つの入力信号の
位相を比較する位相比較器と、ローパスフィルタと、電
圧制御発振器と、Ｎ分の１分周期と、で構成し、前記Ｎ
分の１分周期の出力を前記位相比較器の一方の入力と前
記クロック生成部とに接続し、位相比較器の他方の入力
に、前記第１のクロック信号を接続し、位相比較器の出
力をローパスフィルタの入力に接続し、ローパスフィル
タの出力を電圧制御発振器の入力に接続し、電圧制御発
振器の出力を、Ｎ分の１分周期の入力に接続することを
特徴とした情報処理装置。３９、特許請求の範囲第３８項において、クロック生成
器の入力信号として、前記Ｎ分の１分周期出力と、外部
から入力された信号を切り換えて使うことを特徴とする
情報処理装置。