JPH05313955A - Ｃｐｕの異常検出回路 - Google Patents
Ｃｐｕの異常検出回路Info
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- JPH05313955A JPH05313955A JP4146279A JP14627992A JPH05313955A JP H05313955 A JPH05313955 A JP H05313955A JP 4146279 A JP4146279 A JP 4146279A JP 14627992 A JP14627992 A JP 14627992A JP H05313955 A JPH05313955 A JP H05313955A
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Abstract
(57)【要約】
【目的】 ノイズ等によるＣＰＵの誤停止を防止し、真
の異常時にのみＣＰＵの動作を停止させる。 【構成】 ウォッチドッグタイマによりＣＰＵ１００の
動作を監視し、その異常を検出する異常検出回路におい
て、ウォッチドッグタイマを構成するタイマ２からのタ
イムアップ信号Ｃのカウント値が２以上になった際に停
止信号Ｅを出力し、かつ、ＣＰＵ１００からの周期的パ
ルス信号Ａがカウント値のクリア信号として入力される
カウンタ３と、タイムアップ信号Ｃ及び周期的パルス信
号Ａが入力されてタイマ２に対するリトリガ信号Ｂを出
力するオアゲート１と、停止信号Ｅ及びタイムアップ信
号Ｃが入力されてＣＰＵ１００へのリセット信号Ｄを出
力するオアゲート４とを備える。
の異常時にのみＣＰＵの動作を停止させる。 【構成】 ウォッチドッグタイマによりＣＰＵ１００の
動作を監視し、その異常を検出する異常検出回路におい
て、ウォッチドッグタイマを構成するタイマ２からのタ
イムアップ信号Ｃのカウント値が２以上になった際に停
止信号Ｅを出力し、かつ、ＣＰＵ１００からの周期的パ
ルス信号Ａがカウント値のクリア信号として入力される
カウンタ３と、タイムアップ信号Ｃ及び周期的パルス信
号Ａが入力されてタイマ２に対するリトリガ信号Ｂを出
力するオアゲート１と、停止信号Ｅ及びタイムアップ信
号Ｃが入力されてＣＰＵ１００へのリセット信号Ｄを出
力するオアゲート４とを備える。
Description
【０００１】
【産業上の利用分野】本発明はＣＰＵの異常検出回路に
関し、詳しくは、制御システム等においてプログラムを
周期的に実行するＣＰＵのプログラム暴走等、異常を監
視してこれを検出するＣＰＵの異常検出回路に関する。
関し、詳しくは、制御システム等においてプログラムを
周期的に実行するＣＰＵのプログラム暴走等、異常を監
視してこれを検出するＣＰＵの異常検出回路に関する。
【０００２】
【従来の技術】従来、この種の異常検出回路としては、
一般にウォッチドッグタイマが知られている。このウォ
ッチドッグタイマは、周知のように予めセットされた一
定時間（タイムアップ値）内に、ＣＰＵからの周期的な
パルス信号がタイマに入力されない場合、ＣＰＵに異常
が発生したものと判断し、パルス状のタイムアップ信号
を出力する。上記タイムアップ信号の利用方法には二種
類あり、一方はタイムアップ信号をリセット信号として
ＣＰＵに直接入力することによりＣＰＵを再起動する方
法、また、他方はタイムアップ信号をラッチ回路を介し
てＣＰＵにリセット信号として入力し、ＣＰＵの動作を
半永久的に停止させる方法である。なお、最近では、回
路の高集積化、ＣＰＵ本体機能の簡素化等により、ウォ
ッチドッグタイマを内蔵したＣＰＵも製品化されてい
る。
一般にウォッチドッグタイマが知られている。このウォ
ッチドッグタイマは、周知のように予めセットされた一
定時間（タイムアップ値）内に、ＣＰＵからの周期的な
パルス信号がタイマに入力されない場合、ＣＰＵに異常
が発生したものと判断し、パルス状のタイムアップ信号
を出力する。上記タイムアップ信号の利用方法には二種
類あり、一方はタイムアップ信号をリセット信号として
ＣＰＵに直接入力することによりＣＰＵを再起動する方
法、また、他方はタイムアップ信号をラッチ回路を介し
てＣＰＵにリセット信号として入力し、ＣＰＵの動作を
半永久的に停止させる方法である。なお、最近では、回
路の高集積化、ＣＰＵ本体機能の簡素化等により、ウォ
ッチドッグタイマを内蔵したＣＰＵも製品化されてい
る。
【０００３】
【発明が解決しようとする課題】制御システムにおいて
は、ＣＰＵのプログラム暴走が最も危険とされており、
上述したウォッチドッグタイマによる監視方法は、この
プログラム暴走や異常ループの検出に極めて有効なもの
である。しかるに、タイムアップ信号を利用してＣＰＵ
を再起動する方法では、ＣＰＵが正常動作に復帰できな
いような重大な故障に陥った場合にも、タイムアップ信
号による再起動が無限に繰り返されることになり、この
ような状態でのＣＰＵの停止制御は極めて困難であると
いう問題があった。また、タイムアップ信号を利用して
ＣＰＵを半永久的に停止させる方法では、外部からシス
テム内に一過性のノイズが混入し、これによってタイム
アップ信号が誤出力された場合にもＣＰＵが停止してシ
ステムダウンすることとなり、制御システムの性質上、
機能を容易に停止できない場合には大きな問題となって
いた。
は、ＣＰＵのプログラム暴走が最も危険とされており、
上述したウォッチドッグタイマによる監視方法は、この
プログラム暴走や異常ループの検出に極めて有効なもの
である。しかるに、タイムアップ信号を利用してＣＰＵ
を再起動する方法では、ＣＰＵが正常動作に復帰できな
いような重大な故障に陥った場合にも、タイムアップ信
号による再起動が無限に繰り返されることになり、この
ような状態でのＣＰＵの停止制御は極めて困難であると
いう問題があった。また、タイムアップ信号を利用して
ＣＰＵを半永久的に停止させる方法では、外部からシス
テム内に一過性のノイズが混入し、これによってタイム
アップ信号が誤出力された場合にもＣＰＵが停止してシ
ステムダウンすることとなり、制御システムの性質上、
機能を容易に停止できない場合には大きな問題となって
いた。
【０００４】本発明は上記問題点を解決するためになさ
れたもので、その目的とするところは、ノイズ等に起因
するＣＰＵの誤停止を防止して、可能な限りシステムの
連続運転維持を図ると共に、ＣＰＵの異常時には無駄な
再起動動作を行わせることなくこれを確実に検出して停
止させるようにしたＣＰＵの異常検出回路を提供するこ
とにある。
れたもので、その目的とするところは、ノイズ等に起因
するＣＰＵの誤停止を防止して、可能な限りシステムの
連続運転維持を図ると共に、ＣＰＵの異常時には無駄な
再起動動作を行わせることなくこれを確実に検出して停
止させるようにしたＣＰＵの異常検出回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、ウォッチドッグタイマによりＣＰＵ
の動作を監視し、その異常を検出するＣＰＵの異常検出
回路において、前記ウォッチドッグタイマを構成するタ
イマからのタイムアップ信号をカウントしてカウント値
が２以上になった際に停止信号を継続的に出力し、か
つ、ＣＰＵからの周期的パルス信号がカウント値のクリ
ア信号として入力されるカウンタと、前記タイムアップ
信号及び周期的パルス信号が入力されて前記タイマに対
するリトリガ信号を出力する第１のオアゲートと、前記
停止信号及びタイムアップ信号が入力されてＣＰＵに対
するリセット信号を出力する第２のオアゲートとを備え
たものである。
め、第１の発明は、ウォッチドッグタイマによりＣＰＵ
の動作を監視し、その異常を検出するＣＰＵの異常検出
回路において、前記ウォッチドッグタイマを構成するタ
イマからのタイムアップ信号をカウントしてカウント値
が２以上になった際に停止信号を継続的に出力し、か
つ、ＣＰＵからの周期的パルス信号がカウント値のクリ
ア信号として入力されるカウンタと、前記タイムアップ
信号及び周期的パルス信号が入力されて前記タイマに対
するリトリガ信号を出力する第１のオアゲートと、前記
停止信号及びタイムアップ信号が入力されてＣＰＵに対
するリセット信号を出力する第２のオアゲートとを備え
たものである。
【０００６】第２の発明は、ウォッチドッグタイマを用
いてＣＰＵの動作を監視し、その異常を検出するＣＰＵ
の異常検出回路において、前記ウォッチドッグタイマか
ら出力される第１のタイムアップ信号により起動され、
かつ、タイムアップ値が経過した際に第２のタイムアッ
プ信号を出力するタイマと、第１のタイムアップ信号を
カウントしてカウント値が２以上になった際にカウント
アップ信号を継続的に出力し、かつ、第２のタイムアッ
プ信号がカウント値のクリア信号として入力されるカウ
ンタと、第１のタイムアップ信号及び前記カウントアッ
プ信号が入力されてＣＰＵに対するリセット信号を出力
するオアゲートとを備えたものである。
いてＣＰＵの動作を監視し、その異常を検出するＣＰＵ
の異常検出回路において、前記ウォッチドッグタイマか
ら出力される第１のタイムアップ信号により起動され、
かつ、タイムアップ値が経過した際に第２のタイムアッ
プ信号を出力するタイマと、第１のタイムアップ信号を
カウントしてカウント値が２以上になった際にカウント
アップ信号を継続的に出力し、かつ、第２のタイムアッ
プ信号がカウント値のクリア信号として入力されるカウ
ンタと、第１のタイムアップ信号及び前記カウントアッ
プ信号が入力されてＣＰＵに対するリセット信号を出力
するオアゲートとを備えたものである。
【０００７】
【作用】第１の発明において、ＣＰＵの異常により周期
的パルス信号が出力されず、タイマが１度タイムアップ
した場合でも、その後、ＣＰＵが正常動作に復帰すれば
周期的パルス信号によりカウンタのカウント値がクリア
されるため、ノイズ等に起因してＣＰＵが半永久的な停
止状態となることはない。また、ＣＰＵの異常が重大な
故障によるものである場合には、再起動後にも周期的パ
ルス信号が出力されずカウンタがクリアされないため、
カウンタから停止信号が継続的に出力され、ＣＰＵは半
永久的な停止状態となる。
的パルス信号が出力されず、タイマが１度タイムアップ
した場合でも、その後、ＣＰＵが正常動作に復帰すれば
周期的パルス信号によりカウンタのカウント値がクリア
されるため、ノイズ等に起因してＣＰＵが半永久的な停
止状態となることはない。また、ＣＰＵの異常が重大な
故障によるものである場合には、再起動後にも周期的パ
ルス信号が出力されずカウンタがクリアされないため、
カウンタから停止信号が継続的に出力され、ＣＰＵは半
永久的な停止状態となる。
【０００８】第２の発明においては、ＣＰＵの異常によ
りウォッチドッグタイマが１度タイムアップし、第１の
タイムアップ信号がカウンタに入力された場合でも、タ
イマに設定されたタイムアップ期間内に再び第１のタイ
ムアップ信号がカウンタに入力されない限り、異常原因
は解消したものとして第２のタイムアップ信号によりカ
ウンタのカウント値をクリアし、ＣＰＵは第１のタイム
アップ信号により再起動される。これにより、ノイズ等
に起因してＣＰＵが半永久的な停止状態となることはな
い。また、ＣＰＵの異常が重大な故障によるものである
場合には、上記タイムアップ期間内（すなわち第２のタ
イムアップ信号によりカウンタのカウント値がクリアさ
れる以前）に再び第１のタイムアップ信号がカウンタに
入力される。これにより、カウンタはカウントアップし
てカウントアップ信号を継続的に出力しＣＰＵをリセッ
トし続けるので、ＣＰＵは半永久的な停止状態となる。
りウォッチドッグタイマが１度タイムアップし、第１の
タイムアップ信号がカウンタに入力された場合でも、タ
イマに設定されたタイムアップ期間内に再び第１のタイ
ムアップ信号がカウンタに入力されない限り、異常原因
は解消したものとして第２のタイムアップ信号によりカ
ウンタのカウント値をクリアし、ＣＰＵは第１のタイム
アップ信号により再起動される。これにより、ノイズ等
に起因してＣＰＵが半永久的な停止状態となることはな
い。また、ＣＰＵの異常が重大な故障によるものである
場合には、上記タイムアップ期間内（すなわち第２のタ
イムアップ信号によりカウンタのカウント値がクリアさ
れる以前）に再び第１のタイムアップ信号がカウンタに
入力される。これにより、カウンタはカウントアップし
てカウントアップ信号を継続的に出力しＣＰＵをリセッ
トし続けるので、ＣＰＵは半永久的な停止状態となる。
【０００９】
【実施例】以下、図に沿って各発明の実施例を説明す
る。図１は、第１の発明の一実施例を示すブロック図で
ある。図において、１００は異常を検出するべき監視対
象のＣＰＵ、１０は本実施例の異常検出回路である。異
常検出回路１０において、ＣＰＵ１００から一定周期で
出力される周期的パルス信号Ａは、カウント値のクリア
信号としてカウンタ３に加えられていると共に、第１の
オアゲート１の一方の入力端子に加えられている。オア
ゲート１の他方の入力端子には、後述するタイマ２から
のタイムアップ信号Ｃが加えられており、オアゲート１
の出力信号はリトリガ（再起動）信号Ｂとしてタイマ２
に入力されている。
る。図１は、第１の発明の一実施例を示すブロック図で
ある。図において、１００は異常を検出するべき監視対
象のＣＰＵ、１０は本実施例の異常検出回路である。異
常検出回路１０において、ＣＰＵ１００から一定周期で
出力される周期的パルス信号Ａは、カウント値のクリア
信号としてカウンタ３に加えられていると共に、第１の
オアゲート１の一方の入力端子に加えられている。オア
ゲート１の他方の入力端子には、後述するタイマ２から
のタイムアップ信号Ｃが加えられており、オアゲート１
の出力信号はリトリガ（再起動）信号Ｂとしてタイマ２
に入力されている。
【００１０】タイマ２から出力されるタイムアップ信号
Ｃは、前記オアゲート１の他にカウンタ３及び第２のオ
アゲート４の一方の入力端子に加えられており、カウン
タ３の出力信号は、ＣＰＵ１００に対する半永久的な停
止信号Ｅとしてオアゲート４の他方の入力端子に加えら
れている。そして、オアゲート４の出力信号はリセット
信号ＤとしてＣＰＵ１００に加えられている。なお、上
記構成におけるタイマ２及びオアゲート１は、実質的に
従来のウォッチドッグタイマを構成しているものであ
る。
Ｃは、前記オアゲート１の他にカウンタ３及び第２のオ
アゲート４の一方の入力端子に加えられており、カウン
タ３の出力信号は、ＣＰＵ１００に対する半永久的な停
止信号Ｅとしてオアゲート４の他方の入力端子に加えら
れている。そして、オアゲート４の出力信号はリセット
信号ＤとしてＣＰＵ１００に加えられている。なお、上
記構成におけるタイマ２及びオアゲート１は、実質的に
従来のウォッチドッグタイマを構成しているものであ
る。
【００１１】次に、この動作を図２ないし図４を参照し
つつ説明する。まず、図２は正常動作時のタイムチャー
トである。ＣＰＵ１００が正常であってプログラムが正
常に実行されている場合、ＣＰＵ１００からは図示する
ような周期的パルス信号Ａが出力されている。このパル
ス信号Ａはオアゲート１を介しタイマ２にリトリガ信号
Ｂとして入力されており、タイマ２に予めセットされた
タイムアップ値に達する以前にリトリガ信号Ｂが入力さ
れている限り、タイマ２からタイムアップ信号Ｃが出力
されることはない。
つつ説明する。まず、図２は正常動作時のタイムチャー
トである。ＣＰＵ１００が正常であってプログラムが正
常に実行されている場合、ＣＰＵ１００からは図示する
ような周期的パルス信号Ａが出力されている。このパル
ス信号Ａはオアゲート１を介しタイマ２にリトリガ信号
Ｂとして入力されており、タイマ２に予めセットされた
タイムアップ値に達する以前にリトリガ信号Ｂが入力さ
れている限り、タイマ２からタイムアップ信号Ｃが出力
されることはない。
【００１２】また、周期的パルス信号Ａはカウンタ３に
も入力されており、カウンタ３ではこのパルス信号Ａに
より常時“０”クリアされている。このように、平常動
作時には，図２に示すようにタイムアップ信号Ｃ及び停
止信号Ｅが出力されないため、ＣＰＵ１００に対するリ
セット信号Ｄも出力されない。このとき、カウンタ３の
カウント値は常に“０”である。
も入力されており、カウンタ３ではこのパルス信号Ａに
より常時“０”クリアされている。このように、平常動
作時には，図２に示すようにタイムアップ信号Ｃ及び停
止信号Ｅが出力されないため、ＣＰＵ１００に対するリ
セット信号Ｄも出力されない。このとき、カウンタ３の
カウント値は常に“０”である。
【００１３】次いで、ノイズ等によりＣＰＵ１００に異
常が発生し、図３の破線で示すようにＣＰＵ１００から
出力されるべき周期的パルス信号Ａ1が発生しなくなる
と、タイマ２がリトリガされなくなり、タイムアップ値
経過時にタイムアップ信号Ｃが出力される。このタイム
アップ信号Ｃは、オアゲート４を介してＣＰＵ１００に
入力され、ＣＰＵ１００内部では適宜な期間に渡ってリ
セット動作する。同時に、タイムアップ信号Ｃはオアゲ
ート１を介しリトリガ信号Ｂとしてタイマ２に入力され
るので、タイマ２は再び起動を開始する。
常が発生し、図３の破線で示すようにＣＰＵ１００から
出力されるべき周期的パルス信号Ａ1が発生しなくなる
と、タイマ２がリトリガされなくなり、タイムアップ値
経過時にタイムアップ信号Ｃが出力される。このタイム
アップ信号Ｃは、オアゲート４を介してＣＰＵ１００に
入力され、ＣＰＵ１００内部では適宜な期間に渡ってリ
セット動作する。同時に、タイムアップ信号Ｃはオアゲ
ート１を介しリトリガ信号Ｂとしてタイマ２に入力され
るので、タイマ２は再び起動を開始する。
【００１４】カウンタ３は、上記タイムアップ信号Ｃを
カウントして図３に示すごとくそのカウント値を“１”
とし、１回目のウォッチドッグタイムアウト発生を認識
する。また、ＣＰＵ１００では、リセット期間経過後に
再起動し、異常原因が解消されていれば再び周期的パル
ス信号Ａ2を出力する。このパルス信号Ａ2によりカウン
タ３に記憶されたカウント値“１”がクリアされ、カウ
ント値は再び“０”に復帰する。
カウントして図３に示すごとくそのカウント値を“１”
とし、１回目のウォッチドッグタイムアウト発生を認識
する。また、ＣＰＵ１００では、リセット期間経過後に
再起動し、異常原因が解消されていれば再び周期的パル
ス信号Ａ2を出力する。このパルス信号Ａ2によりカウン
タ３に記憶されたカウント値“１”がクリアされ、カウ
ント値は再び“０”に復帰する。
【００１５】一方、図４に示すように、プログラム暴走
等によりＣＰＵ１００の再起動後も異常が継続していて
周期的パルス信号Ａ2が出力されない場合（再起動しな
い場合も含む）、カウンタ３のカウント値はクリアされ
ない。一方、タイマ２からは再度、タイムアップ信号Ｃ
が出力されるため、カウンタ３は図４に示すごとくその
カウント値を“２”とし、２回目のウォッチドッグタイ
ムアウト発生を認識する。ここで、カウンタ３を、その
カウント値が“２”以上になった場合にカウントアップ
により出力が“Ｈｉｇｈ”レベルとなるように構成して
おけば、２回目のタイムアップ信号Ｃの発生以後は停止
信号Ｅが継続的に“Ｈｉｇｈ”レベルとなり、ＣＰＵ１
００はリセットされたままの状態（半永久的な停止状
態）となる。
等によりＣＰＵ１００の再起動後も異常が継続していて
周期的パルス信号Ａ2が出力されない場合（再起動しな
い場合も含む）、カウンタ３のカウント値はクリアされ
ない。一方、タイマ２からは再度、タイムアップ信号Ｃ
が出力されるため、カウンタ３は図４に示すごとくその
カウント値を“２”とし、２回目のウォッチドッグタイ
ムアウト発生を認識する。ここで、カウンタ３を、その
カウント値が“２”以上になった場合にカウントアップ
により出力が“Ｈｉｇｈ”レベルとなるように構成して
おけば、２回目のタイムアップ信号Ｃの発生以後は停止
信号Ｅが継続的に“Ｈｉｇｈ”レベルとなり、ＣＰＵ１
００はリセットされたままの状態（半永久的な停止状
態）となる。
【００１６】以上のように本実施例によれば、１回目の
タイムアップ信号Ｃが一過性のノイズ等によるものであ
る場合には、ＣＰＵ１００の再起動によりカウンタ３が
クリアされて正常動作に復帰するため、ノイズ等によっ
てＣＰＵ１００が誤停止することによりシステムダウン
をきたす恐れは殆どなく、可能な限りシステムを継続的
に稼動させることができる。また、メモリ異常等の重大
な故障に対しては無駄な再起動動作を繰返すことなくＣ
ＰＵ１００を確実に停止させるので、波及事故の回避及
び保守点検の迅速化を図ることができる。なお、ＣＰＵ
１００に対する停止信号Ｅを出力させるためのカウンタ
３の設定値は、システムの特性に応じて“２”以上の任
意の数に設定すればよい。
タイムアップ信号Ｃが一過性のノイズ等によるものであ
る場合には、ＣＰＵ１００の再起動によりカウンタ３が
クリアされて正常動作に復帰するため、ノイズ等によっ
てＣＰＵ１００が誤停止することによりシステムダウン
をきたす恐れは殆どなく、可能な限りシステムを継続的
に稼動させることができる。また、メモリ異常等の重大
な故障に対しては無駄な再起動動作を繰返すことなくＣ
ＰＵ１００を確実に停止させるので、波及事故の回避及
び保守点検の迅速化を図ることができる。なお、ＣＰＵ
１００に対する停止信号Ｅを出力させるためのカウンタ
３の設定値は、システムの特性に応じて“２”以上の任
意の数に設定すればよい。
【００１７】次に、図５は第２の発明の一実施例を示し
ている。図において、１０′は本実施例の異常検出回路
であり、異常を検出するべきＣＰＵ１００′にはウォッ
チドッグタイマ１０１が内蔵されている。ウォッチドッ
グタイマ１０１から出力される第１のタイムアップ信号
Ｃ1は、タイマ２′と、カウンタ３′内のフリップフロ
ップ回路３１と、オアゲート４の一方の入力端子とに加
えられている。タイマ２′は、予めセットされたタイム
アップ値を経過すると第２のタイムアップ信号Ｃ2を出
力するものであり、このタイムアップ信号Ｃ2は前記フ
リップフロップ回路３１にクリア信号として入力され
る。フリップフロップ回路３１の出力信号はカウンタ
３′内の別のフリップフロップ回路３２に入力され、そ
の出力信号はカウントアップ信号Ｆとして前記オアゲー
ト４の他方の入力端子に加えられている。そして、図１
の実施例と同様に、オアゲート４の出力信号がリセット
信号ＤとしてＣＰＵ１００′に加えられている。
ている。図において、１０′は本実施例の異常検出回路
であり、異常を検出するべきＣＰＵ１００′にはウォッ
チドッグタイマ１０１が内蔵されている。ウォッチドッ
グタイマ１０１から出力される第１のタイムアップ信号
Ｃ1は、タイマ２′と、カウンタ３′内のフリップフロ
ップ回路３１と、オアゲート４の一方の入力端子とに加
えられている。タイマ２′は、予めセットされたタイム
アップ値を経過すると第２のタイムアップ信号Ｃ2を出
力するものであり、このタイムアップ信号Ｃ2は前記フ
リップフロップ回路３１にクリア信号として入力され
る。フリップフロップ回路３１の出力信号はカウンタ
３′内の別のフリップフロップ回路３２に入力され、そ
の出力信号はカウントアップ信号Ｆとして前記オアゲー
ト４の他方の入力端子に加えられている。そして、図１
の実施例と同様に、オアゲート４の出力信号がリセット
信号ＤとしてＣＰＵ１００′に加えられている。
【００１８】この実施例の動作を、図６ないし図８を参
照しつつ説明する。図６は正常動作時のタイムチャート
であり、ＣＰＵ１００′が正常であってプログラムが正
常に実行されている場合には、ウォッチドッグタイマ１
０１から第１のタイムアップ信号Ｃ1が出力されないの
で、以後の各信号も図示のように出力されない。このと
き、カウンタ３′のカウント値は“０”である。
照しつつ説明する。図６は正常動作時のタイムチャート
であり、ＣＰＵ１００′が正常であってプログラムが正
常に実行されている場合には、ウォッチドッグタイマ１
０１から第１のタイムアップ信号Ｃ1が出力されないの
で、以後の各信号も図示のように出力されない。このと
き、カウンタ３′のカウント値は“０”である。
【００１９】次いで、ノイズ等によりＣＰＵ１００′に
異常が発生してウォッチドッグタイマ１０１がタイムア
ップに至ると、図７に示すように、第１のタイムアップ
信号Ｃ1が出力される。この信号Ｃ1はフリップフロップ
回路３１に入力され、フリップフロップ回路３１では１
回目のウォッチドッグタイムアウト情報としてラッチす
る。これにより、第１のタイムアップ信号Ｃ1の出力以
後、カウンタ３′のカウント値は“１”となる。
異常が発生してウォッチドッグタイマ１０１がタイムア
ップに至ると、図７に示すように、第１のタイムアップ
信号Ｃ1が出力される。この信号Ｃ1はフリップフロップ
回路３１に入力され、フリップフロップ回路３１では１
回目のウォッチドッグタイムアウト情報としてラッチす
る。これにより、第１のタイムアップ信号Ｃ1の出力以
後、カウンタ３′のカウント値は“１”となる。
【００２０】同時に、タイマ２′はタイムアップ信号Ｃ
1によりリセットされ、起動して計時を開始する。ま
た、タイムアップ信号Ｃ1はオアゲート４を介してリセ
ット信号ＤとしてＣＰＵ１００′に加えられているた
め、ＣＰＵ１００′もリセットされて再起動する。そし
て、タイマ２′は、予めセットされたタイムアップ値が
経過すると第２のタイムアップ信号Ｃ2を出力し、この
タイムアップ信号Ｃ2がフリップフロップ回路３１に入
力される。フリップフロップ回路３１では、先にラッチ
していた１回目のウォッチドッグタイムアウト情報をク
リアする。これにより、第２のタイムアップ信号Ｃ2の
出力以後、カウンタ３′のカウント値は“０”に戻る。
従って、タイムアップ値の経過後に、タイマ２′に再び
第１のタイムアップ信号Ｃ1が入力されたとしても、カ
ウントアップには至らないことになる。
1によりリセットされ、起動して計時を開始する。ま
た、タイムアップ信号Ｃ1はオアゲート４を介してリセ
ット信号ＤとしてＣＰＵ１００′に加えられているた
め、ＣＰＵ１００′もリセットされて再起動する。そし
て、タイマ２′は、予めセットされたタイムアップ値が
経過すると第２のタイムアップ信号Ｃ2を出力し、この
タイムアップ信号Ｃ2がフリップフロップ回路３１に入
力される。フリップフロップ回路３１では、先にラッチ
していた１回目のウォッチドッグタイムアウト情報をク
リアする。これにより、第２のタイムアップ信号Ｃ2の
出力以後、カウンタ３′のカウント値は“０”に戻る。
従って、タイムアップ値の経過後に、タイマ２′に再び
第１のタイムアップ信号Ｃ1が入力されたとしても、カ
ウントアップには至らないことになる。
【００２１】更に、ＣＰＵ１００′に発生した異常が重
大なものであり、その再起動後も異常が継続していて、
図８に示すようにタイマ２′のタイムアップ値が経過す
る以前に第１のタイムアップ信号Ｃ1が再度入力された
とする。この場合には、第２のタイムアップ信号Ｃ2に
より１回目のウォッチドッグタイムアウト情報がクリア
される以前に、フリップフロップ回路３１内のタイムア
ウト情報が次段のフリップフロップ回路３２に送られ
る。そして、このフリップフロップ回路３２は転送によ
り“Ｈｉｇｈ”レベルのカウントアップ信号Ｆを継続的
に出力し、この信号Ｆはオアゲート４を介しリセット信
号ＤとしてＣＰＵ１００′に加えられる。従って、２回
目のタイムアップ信号Ｃ1の発生以後は、リセット信号
Ｄが継続的に“Ｈｉｇｈ”レベルとなり、ＣＰＵ１０
０′はリセットされたままの状態（半永久的な停止状
態）となる。なお、カウントアップ信号Ｆの出力以後、
カウンタ３′のカウント値は“２”となる。
大なものであり、その再起動後も異常が継続していて、
図８に示すようにタイマ２′のタイムアップ値が経過す
る以前に第１のタイムアップ信号Ｃ1が再度入力された
とする。この場合には、第２のタイムアップ信号Ｃ2に
より１回目のウォッチドッグタイムアウト情報がクリア
される以前に、フリップフロップ回路３１内のタイムア
ウト情報が次段のフリップフロップ回路３２に送られ
る。そして、このフリップフロップ回路３２は転送によ
り“Ｈｉｇｈ”レベルのカウントアップ信号Ｆを継続的
に出力し、この信号Ｆはオアゲート４を介しリセット信
号ＤとしてＣＰＵ１００′に加えられる。従って、２回
目のタイムアップ信号Ｃ1の発生以後は、リセット信号
Ｄが継続的に“Ｈｉｇｈ”レベルとなり、ＣＰＵ１０
０′はリセットされたままの状態（半永久的な停止状
態）となる。なお、カウントアップ信号Ｆの出力以後、
カウンタ３′のカウント値は“２”となる。
【００２２】以上のように本実施例においては、１回目
の第１のタイムアップ信号Ｃ1が一過性のノイズ等に起
因するものである場合には、タイマ２′がタイムアップ
する以前に第１のタイムアップ信号Ｃ1が再度入力され
る可能性は極めて少ないので、結果的にカウンタ３′か
らカウントアップ信号Ｆが出力されることはなく、ＣＰ
Ｕ１００′を誤停止させずに可能な限りシステムを継続
的に稼動させることができる。また、図１の実施例と同
様に、重大故障に対してはリセット信号ＤによりＣＰＵ
１００′を確実に停止させるため、波及事故の回避等が
可能になる。なお、タイマ２′のタイムアップ値やカウ
ンタ３′内のフリップフロップ回路の段数（すなわちカ
ウント値）は任意に設定可能であり、カウンタ３′の構
成も図示例に何ら限定されるものではない。更に、この
実施例ではウォッチドッグタイマ１０１がＣＰＵ１０
０′に内蔵されている場合につき説明したが、ウォッチ
ドッグタイマ１０１が外付けされている場合にも本発明
を適用することができる。
の第１のタイムアップ信号Ｃ1が一過性のノイズ等に起
因するものである場合には、タイマ２′がタイムアップ
する以前に第１のタイムアップ信号Ｃ1が再度入力され
る可能性は極めて少ないので、結果的にカウンタ３′か
らカウントアップ信号Ｆが出力されることはなく、ＣＰ
Ｕ１００′を誤停止させずに可能な限りシステムを継続
的に稼動させることができる。また、図１の実施例と同
様に、重大故障に対してはリセット信号ＤによりＣＰＵ
１００′を確実に停止させるため、波及事故の回避等が
可能になる。なお、タイマ２′のタイムアップ値やカウ
ンタ３′内のフリップフロップ回路の段数（すなわちカ
ウント値）は任意に設定可能であり、カウンタ３′の構
成も図示例に何ら限定されるものではない。更に、この
実施例ではウォッチドッグタイマ１０１がＣＰＵ１０
０′に内蔵されている場合につき説明したが、ウォッチ
ドッグタイマ１０１が外付けされている場合にも本発明
を適用することができる。
【００２３】
【発明の効果】以上のように、第１の発明では、タイマ
からのタイムアップ信号を２以上カウントした際に重大
な故障とみなしてＣＰＵに対する半永久的な停止信号を
出力させ、また、第２の発明では、ウォッチドッグタイ
マからの第１のタイムアップ信号を、所定のタイムアッ
プ値が経過する以前に２以上カウントした際に重大な故
障とみなして半永久的な停止信号を出力させるものであ
る。このため、一過性のノイズ等によりＣＰＵを誤停止
させることがなく、ＣＰＵひいては制御システム全体の
連続運転を可能な限り維持することができる。また、プ
ログラム暴走等の重大な故障に対しては無駄な再起動動
作を繰り返すことなく異常を確実に検出してＣＰＵの動
作を迅速に停止させることができる。これにより、波及
事故の未然防止、保守点検作業の迅速化を図ることが可
能である。
からのタイムアップ信号を２以上カウントした際に重大
な故障とみなしてＣＰＵに対する半永久的な停止信号を
出力させ、また、第２の発明では、ウォッチドッグタイ
マからの第１のタイムアップ信号を、所定のタイムアッ
プ値が経過する以前に２以上カウントした際に重大な故
障とみなして半永久的な停止信号を出力させるものであ
る。このため、一過性のノイズ等によりＣＰＵを誤停止
させることがなく、ＣＰＵひいては制御システム全体の
連続運転を可能な限り維持することができる。また、プ
ログラム暴走等の重大な故障に対しては無駄な再起動動
作を繰り返すことなく異常を確実に検出してＣＰＵの動
作を迅速に停止させることができる。これにより、波及
事故の未然防止、保守点検作業の迅速化を図ることが可
能である。
【図１】第１の発明の実施例を示すブロック図である。
【図２】図１の実施例の動作を示すタイミングチャート
である。
である。
【図３】図１の実施例の動作を示すタイミングチャート
である。
である。
【図４】図１の実施例の動作を示すタイミングチャート
である。
である。
【図５】第２の発明の実施例を示すブロック図である。
【図６】図５の実施例の動作を示すタイミングチャート
である。
である。
【図７】図５の実施例の動作を示すタイミングチャート
である。
である。
【図８】図５の実施例の動作を示すタイミングチャート
である。
である。
１，４ オアゲート ２，２′ タイマ ３，３′ カウンタ ３１，３２ フリップフロップ回路 １０，１０′ 異常検出回路 １００，１００′ ＣＰＵ １０１ ウォッチドッグタイマ
Claims (2)
- 【請求項１】 ウォッチドッグタイマによりＣＰＵの動
作を監視し、その異常を検出するＣＰＵの異常検出回路
において、 前記ウォッチドッグタイマを構成するタイマからのタイ
ムアップ信号をカウントしてカウント値が２以上になっ
た際に停止信号を継続的に出力し、かつ、ＣＰＵからの
周期的パルス信号がカウント値のクリア信号として入力
されるカウンタと、 前記タイムアップ信号及び周期的パルス信号が入力され
て前記タイマに対するリトリガ信号を出力する第１のオ
アゲートと、 前記停止信号及びタイムアップ信号が入力されてＣＰＵ
に対するリセット信号を出力する第２のオアゲートとを
備えたことを特徴とするＣＰＵの異常検出回路。 - 【請求項２】 ウォッチドッグタイマを用いてＣＰＵの
動作を監視し、その異常を検出するＣＰＵの異常検出回
路において、 前記ウォッチドッグタイマから出力される第１のタイム
アップ信号により起動され、かつ、タイムアップ値が経
過した際に第２のタイムアップ信号を出力するタイマ
と、 第１のタイムアップ信号をカウントしてカウント値が２
以上になった際にカウントアップ信号を継続的に出力
し、かつ、第２のタイムアップ信号がカウント値のクリ
ア信号として入力されるカウンタと、 第１のタイムアップ信号及び前記カウントアップ信号が
入力されてＣＰＵに対するリセット信号を出力するオア
ゲートとを備えたことを特徴とするＣＰＵの異常検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146279A JPH05313955A (ja) | 1992-05-13 | 1992-05-13 | Ｃｐｕの異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4146279A JPH05313955A (ja) | 1992-05-13 | 1992-05-13 | Ｃｐｕの異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313955A true JPH05313955A (ja) | 1993-11-26 |
Family
ID=15404131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4146279A Pending JPH05313955A (ja) | 1992-05-13 | 1992-05-13 | Ｃｐｕの異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018032230A (ja) * | 2016-08-25 | 2018-03-01 | 日新電機株式会社 | Ｃｐｕの異常検出回路 |
-
1992
- 1992-05-13 JP JP4146279A patent/JPH05313955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018032230A (ja) * | 2016-08-25 | 2018-03-01 | 日新電機株式会社 | Ｃｐｕの異常検出回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990803 |