JPS61255445A - Ｃｐｕ監視回路 - Google Patents
Ｃｐｕ監視回路Info
- Publication number
- JPS61255445A JPS61255445A JP60097135A JP9713585A JPS61255445A JP S61255445 A JPS61255445 A JP S61255445A JP 60097135 A JP60097135 A JP 60097135A JP 9713585 A JP9713585 A JP 9713585A JP S61255445 A JPS61255445 A JP S61255445A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- timer
- signal
- reset
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵを組込んだ装置におけるＣＰＵの動作
を監視するＣＰＵ監視回路に関する。
を監視するＣＰＵ監視回路に関する。
従来、この種のＣＰＵ監視回路は、ＣＰＵの異常動作を
検出した場合にそのＣＰＵの動作を停止させる機能を有
しており、故障原因が除かれた後のＣＰＵの動作復旧は
人間の操作によって行なわれていた。
検出した場合にそのＣＰＵの動作を停止させる機能を有
しており、故障原因が除かれた後のＣＰＵの動作復旧は
人間の操作によって行なわれていた。
このような従来のＣＰＵ監視回路では、一時的なノイズ
等によりＣＰＵの動作に異常が発生した時は、ＣＰＵ監
視回路の働きでＣＰＵは停止したままとなり、無人局の
ように、ＣＰＵの動作復旧に人が介在することなく、Ｃ
ＰＵ停止の時点から一定時間経過後に自動的に動作を回
復することが要求される場所に設置するには不都合であ
る。
等によりＣＰＵの動作に異常が発生した時は、ＣＰＵ監
視回路の働きでＣＰＵは停止したままとなり、無人局の
ように、ＣＰＵの動作復旧に人が介在することなく、Ｃ
ＰＵ停止の時点から一定時間経過後に自動的に動作を回
復することが要求される場所に設置するには不都合であ
る。
本発明は、ＣＰＵからＣＰＵが正常動作していることを
示すＣＰＵ正常動作を外部に出力し、ＣＰＵに異常が発
生してこのＣＰＵ正常動作信号が出力されなくなるとタ
イマを起動してリヤー２ト信号をＣＰＵに入力し、ＣＰ
Ｕを所定の時間（タイマに設定された時間）動作停止状
態にして所定の時間経過後再びＣＰＵの動作を開始させ
るものである。
示すＣＰＵ正常動作を外部に出力し、ＣＰＵに異常が発
生してこのＣＰＵ正常動作信号が出力されなくなるとタ
イマを起動してリヤー２ト信号をＣＰＵに入力し、ＣＰ
Ｕを所定の時間（タイマに設定された時間）動作停止状
態にして所定の時間経過後再びＣＰＵの動作を開始させ
るものである。
すなわち、本発明のＣＰＵ監視回路は、第１の周期を有
しＣＰＵからＣＰＵが正常動作をしていることを示す第
１の周期より小さい第２の周期を有するＣＰＵ正常動作
信号が入力するとスタートする第１のタイマと、リセッ
ト信号が入力するとスタートして所定の時間経過時にパ
ルス信号を出力する第２のタイマと、ＣＰＵが異常を起
してＣＰＵ正常動作信号が入力しなくなって第１のタイ
マからパルス信号が出力されたとき、出力信号の論理レ
ベルが反転して、この出力信号を第２のタイマをスター
トさせ、ＣＰＵの動作を停止させるリセット信号として
それぞれ第２のタイマおよびＣＰＵに出力するとともに
、第２のタイマからパルス信号が出力されるまでこの出
力信号をラッチするラッチ回路とを有している。
しＣＰＵからＣＰＵが正常動作をしていることを示す第
１の周期より小さい第２の周期を有するＣＰＵ正常動作
信号が入力するとスタートする第１のタイマと、リセッ
ト信号が入力するとスタートして所定の時間経過時にパ
ルス信号を出力する第２のタイマと、ＣＰＵが異常を起
してＣＰＵ正常動作信号が入力しなくなって第１のタイ
マからパルス信号が出力されたとき、出力信号の論理レ
ベルが反転して、この出力信号を第２のタイマをスター
トさせ、ＣＰＵの動作を停止させるリセット信号として
それぞれ第２のタイマおよびＣＰＵに出力するとともに
、第２のタイマからパルス信号が出力されるまでこの出
力信号をラッチするラッチ回路とを有している。
以下、本発明の実施例について図面を参照して説明する
。第１図は本発明にょるＣＰＵ監視回路の一実施例を示
すブロック図である。
。第１図は本発明にょるＣＰＵ監視回路の一実施例を示
すブロック図である。
本実施例のＣＰＵ監視回路は周期Ｔ２を有し、ＣＰＵＩ
の出力ボートからＣＰＵＩが正常動作をしていることを
示す周期Ｔ２より小さい周期Ｔ、を有するＣＰＵ正常正
常動作信号口セット端子ＲＥＳＥＴに入力するとリセッ
トされてスタート（クロック端子ＣＬＫからのクロック
ｂの計数）する第１のタイマ２と、リセット信号ｅ（ロ
ウレベル）がリセット端子ＲＥＳＥＴに入力するとスタ
ート（クロック端子ＣＬＫからのクロックｂの計数）し
て所定の時間ｎＴ）（Ｔｏはクロックｂの周期、ｎは整
数）経過時に出力端子ＯＵＴからパルス信号ｄを出力す
る第２のタイマ３と、ＣＰＵＩが異常を起してＣＰＵ正
常正常動作信号口力しなくなり第１のタイマ２からパル
ス信号Ｃがセット端子Ｓに入力したとき、出力信号ｅの
論理レベルが反転（ハイレベルからロウレベル）シて、
このロウレベルの出力信号ｅを第２のタイマ３のリセッ
ト信号ｅおよびＣＰＵＩの動作を停止させるリセット信
号ｅとしてそれぞれ第２のタイマ３のリセット端子ＲＥ
ＳＥＴおよびＣＰＵＩのリセット端子１ＥＳＥＴに出力
するとともに、第２のタイマ３からパルス信号ｄがリセ
ット端子Ｒに入力するまでこのロウレベルの出力信号ｅ
をラッチするラッチ回路４とより構成されている。
の出力ボートからＣＰＵＩが正常動作をしていることを
示す周期Ｔ２より小さい周期Ｔ、を有するＣＰＵ正常正
常動作信号口セット端子ＲＥＳＥＴに入力するとリセッ
トされてスタート（クロック端子ＣＬＫからのクロック
ｂの計数）する第１のタイマ２と、リセット信号ｅ（ロ
ウレベル）がリセット端子ＲＥＳＥＴに入力するとスタ
ート（クロック端子ＣＬＫからのクロックｂの計数）し
て所定の時間ｎＴ）（Ｔｏはクロックｂの周期、ｎは整
数）経過時に出力端子ＯＵＴからパルス信号ｄを出力す
る第２のタイマ３と、ＣＰＵＩが異常を起してＣＰＵ正
常正常動作信号口力しなくなり第１のタイマ２からパル
ス信号Ｃがセット端子Ｓに入力したとき、出力信号ｅの
論理レベルが反転（ハイレベルからロウレベル）シて、
このロウレベルの出力信号ｅを第２のタイマ３のリセッ
ト信号ｅおよびＣＰＵＩの動作を停止させるリセット信
号ｅとしてそれぞれ第２のタイマ３のリセット端子ＲＥ
ＳＥＴおよびＣＰＵＩのリセット端子１ＥＳＥＴに出力
するとともに、第２のタイマ３からパルス信号ｄがリセ
ット端子Ｒに入力するまでこのロウレベルの出力信号ｅ
をラッチするラッチ回路４とより構成されている。
次に、本実施例の動作を第２図のタイムチャートを参照
して説明する。
して説明する。
いま、ラッチ回路４の出力信号ｅがハイレベルでＣＰＵ
Ｉが正常動作しているものとする。したがって、第２の
タイマ３の出力信号ｄはハイレベルである。一方、第１
のタイマ２にはＣＰＵＩからＣＰＵ正常正常動作信号口
セット端子ＲＥＳＥＴに入力し、第１のタイマ２はリセ
ットされてスタートするが、第１のタイマの周期Ｔ２が
ＣＰＵ正常正常動作信号口期ＴＩより大きいので、出力
端子ＯＵＴからパルス信号Ｃが出力されることはない、
しかしながら、時刻１ｔに第１のタイマ２かリセットさ
れた後、時間Ｔ１経過しない時刻ｔ２にＣＰＵ１に異常
が発生したものとすると、第１のタイマ２が最後にリセ
ットされた時刻１．から時間Ｔ２を経過した時刻Ｌ３に
第１のタイマ２からパルス信号Ｃが出力され、ラッチ回
路４はこのパルス信号Ｃにより出力信号ｅがハイレベル
からロウレベルになり、この状態をラッチする。このロ
ウレベルの出力信号ｅによってＣＰＵＩはリセットされ
て動作停止状態になるとともに、第２のタイマ３がリセ
ットされてスタートし、所定の時間ｎＴｏ経過した時刻
ｔ４に出力端子ＯＵＴからパルス信号ｄが出力されて、
ラッチ回路４の出力信号ｅはロウレベルからハイレベル
になる。したがって、ＣＰＵＩは動作停止が解除されて
、再び動作状態になり、ＣＰＵ正常正常動作信号口力し
始める。
Ｉが正常動作しているものとする。したがって、第２の
タイマ３の出力信号ｄはハイレベルである。一方、第１
のタイマ２にはＣＰＵＩからＣＰＵ正常正常動作信号口
セット端子ＲＥＳＥＴに入力し、第１のタイマ２はリセ
ットされてスタートするが、第１のタイマの周期Ｔ２が
ＣＰＵ正常正常動作信号口期ＴＩより大きいので、出力
端子ＯＵＴからパルス信号Ｃが出力されることはない、
しかしながら、時刻１ｔに第１のタイマ２かリセットさ
れた後、時間Ｔ１経過しない時刻ｔ２にＣＰＵ１に異常
が発生したものとすると、第１のタイマ２が最後にリセ
ットされた時刻１．から時間Ｔ２を経過した時刻Ｌ３に
第１のタイマ２からパルス信号Ｃが出力され、ラッチ回
路４はこのパルス信号Ｃにより出力信号ｅがハイレベル
からロウレベルになり、この状態をラッチする。このロ
ウレベルの出力信号ｅによってＣＰＵＩはリセットされ
て動作停止状態になるとともに、第２のタイマ３がリセ
ットされてスタートし、所定の時間ｎＴｏ経過した時刻
ｔ４に出力端子ＯＵＴからパルス信号ｄが出力されて、
ラッチ回路４の出力信号ｅはロウレベルからハイレベル
になる。したがって、ＣＰＵＩは動作停止が解除されて
、再び動作状態になり、ＣＰＵ正常正常動作信号口力し
始める。
以上説明したように本発明は、ＣＰＵからＣＰＵが正常
動作していることを示すＣＰＵ正常動作信号を外部に出
力し、ＣＰＵに異常が発生してこのＣＰＵ正常動作信号
が出力されなくなるとタイマを起動してリセット信号を
ＣＰＵに入力し、ＣＰＵを所定の時間（タイマに設定さ
れた時間）動作停止状態にして、所定の時間経過後再び
ＣＰＵの動作を開始させることにより、一時的なノイズ
等によりＣＰＵに異常動作があったときでも、人間が介
在することなく自動的にＣＰＵの復旧動作が行なわれる
という効果がある。
動作していることを示すＣＰＵ正常動作信号を外部に出
力し、ＣＰＵに異常が発生してこのＣＰＵ正常動作信号
が出力されなくなるとタイマを起動してリセット信号を
ＣＰＵに入力し、ＣＰＵを所定の時間（タイマに設定さ
れた時間）動作停止状態にして、所定の時間経過後再び
ＣＰＵの動作を開始させることにより、一時的なノイズ
等によりＣＰＵに異常動作があったときでも、人間が介
在することなく自動的にＣＰＵの復旧動作が行なわれる
という効果がある。
第１図は本発明によるＣＰＵ監視回路の一実施例を示す
ブロック図、第２図は第１図の動作を示す各部の信号の
タイムチャートである。 ｌ・・・ＣＰＵ、 ２・・・第１のタイマ、３・
・・第２のタイマ、 ４・・・ラッチ回路、ａ・・・
ＣＰＵ正常動作信号、 ｂ・・・クロック。 Ｃ・・・第１のタイマ２の出力信号。 ｄ・・・第２のタイマ３の出力信号、 ｅ・・・ラッチ回路４の出力信号。 第１図
ブロック図、第２図は第１図の動作を示す各部の信号の
タイムチャートである。 ｌ・・・ＣＰＵ、 ２・・・第１のタイマ、３・
・・第２のタイマ、 ４・・・ラッチ回路、ａ・・・
ＣＰＵ正常動作信号、 ｂ・・・クロック。 Ｃ・・・第１のタイマ２の出力信号。 ｄ・・・第２のタイマ３の出力信号、 ｅ・・・ラッチ回路４の出力信号。 第１図
Claims (1)
- 【特許請求の範囲】 第１の周期を有し、ＣＰＵからＣＰＵが正常動作をし
ていることを示す第１の周期より小さい第２の周期を有
するＣＰＵ正常動作信号が入力するとスタートする第１
のタイマと、 リセット信号が入力するとスタートして所定の時間経過
時にパルス信号を出力する第２のタイマと、 ＣＰＵが異常を起してＣＰＵ正常動作信号が入力しなく
なって第１のタイマからパルス信号が出力されたとき、
出力信号の論理レベルが反転して、この出力信号を第２
のタイマをスタートさせ、ＣＰＵの動作を停止させるリ
セット信号としてそれぞれ第２のタイマおよびＣＰＵに
出力するとともに、第２のタイマからパルス信号が出力
されるまでこの出力信号をラッチするラッチ回路を有す
るＣＰＵ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097135A JPS61255445A (ja) | 1985-05-08 | 1985-05-08 | Ｃｐｕ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097135A JPS61255445A (ja) | 1985-05-08 | 1985-05-08 | Ｃｐｕ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255445A true JPS61255445A (ja) | 1986-11-13 |
Family
ID=14184122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097135A Pending JPS61255445A (ja) | 1985-05-08 | 1985-05-08 | Ｃｐｕ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111124826A (zh) * | 2019-12-20 | 2020-05-08 | 深圳市源拓光电技术有限公司 | 一种保护cpu正常上电启动的方法及系统 |
-
1985
- 1985-05-08 JP JP60097135A patent/JPS61255445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111124826A (zh) * | 2019-12-20 | 2020-05-08 | 深圳市源拓光电技术有限公司 | 一种保护cpu正常上电启动的方法及系统 |
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