JPH05314058A

JPH05314058A - データ受信装置

Info

Publication number: JPH05314058A
Application number: JP4114448A
Authority: JP
Inventors: Masahiro Suzuki; 正宏鈴木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-05-07
Filing date: 1992-05-07
Publication date: 1993-11-26

Abstract

(57)【要約】【目的】上位装置からデータを受信する間隔が長い場合
においても割込処理に当てる時間が長くならず、ＣＰＵ
の時間的資源を確保する。【構成】ＣＰＵ１０と、複数の領域を備える記憶装置１
３と、データを受信した後、タイムアウト時間が経過し
たときにタイムアウト信号３２を発生するウォッチドッ
グタイマ３０と、前記ＣＰＵ１０を介することなく、受
信したデータを書き込むとともに、読み出すダイレクト
メモリアクセス回路１２を有している。ＣＰＵ１０は、
受信したデータがあらかじめ設定された数になると、前
記領域を他の領域に切り替える。上位装置からデータを
受信した後、タイムアウト時間が経過すると、ウォッチ
ドッグタイマ３０がタイムアウト信号３２を発生して受
信したデータがあらかじめ設定された数になっていなく
ても、前記領域を他の領域に切り替える。タイムアウト
時間は、前記領域に格納されたデータの数に対応して変
更される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイレクトメモリアク
セス機構を有するデータ受信装置に関するものである。

【０００２】

【従来の技術】従来、例えばプリンタのデータ受信装置
においては、上位装置から送られてくるデータを受信回
路が受信すると、プリンタのＣＰＵは、あらかじめ記憶
された処理手順によって前記データを編集し、印刷装置
機構部を作動させて印刷を行うようになっている。

【０００３】この場合、記憶装置は、データを一次的に
格納する複数の領域を有している。そして、前記ＣＰＵ
を介することなく所定の領域に前記データを格納した
り、格納されたデータを読み出して命令を解読したりす
ることができるように、ダイレクトメモリアクセス（以
下、「ＤＭＡ」という。）回路が設けられている。図２
は従来のデータ受信装置のブロック図である。

【０００４】図において、１０はプリンタを制御するＣ
ＰＵ、１１は上位装置から受信したデータをパラレルの
データに変換する受信回路、１２は該受信回路１１が変
換したデータをＣＰＵ１０を介さずに記憶装置１３に転
送するＤＭＡ回路である。前記記憶装置１３はＲＡＭな
どの読出し・書込みが可能なメモリで構成され、一部に
前記受信回路１１で変換されたデータを一時的に格納す
るための領域Ａ及び領域Ｂが割り当てられている。

【０００５】１５は印刷装置機構部を駆動する印刷回
路、１６はＣＰＵ１０、ＤＭＡ回路１２、記憶装置１
３、印刷回路１５間を接続するバス、１８は上位装置か
ら１バイトのデータを受信するごとに受信回路１１が発
生する受信パルス、１９は設定されたタイムアウト時間
Ｔ₀以内に受信パルス１８がリセットされなかった時に
タイムアウト（ＴＩＭＥＯＵＴ）信号２０を発生する
ウォッチドッグタイマ、２１はＤＭＡ回路１２がＮバイ
トのデータを記憶装置１３に転送するたびに発生するタ
ーミナルカウント（ＴＣ）信号である。

【０００６】該ターミナルカウント信号２１はＣＰＵ１
０の割込入力端子ＩＮＴ１に入力され、前記タイムアウ
ト信号２０はＣＰＵ１０の割込入力端子ＩＮＴ２に入力
される。次に、前記構成のデータ受信装置について説明
する。初期状態ではＤＭＡ回路１２の転送先は領域Ａに
設定されている。上位装置からタイムアウト時間Ｔ₀よ
り短い間隔でデータが送られると、受信されたデータは
ＣＰＵ１０を介することなく受信回路１１→ＤＭＡ回路
１２→バス１６→領域Ａの順に転送され、領域Ａに格納
される。前記ＤＭＡ回路１２から転送されたデータの数
がＮバイトに達するとターミナルカウント信号２１が発
生してＣＰＵ１０に対して出力され、ＣＰＵ１０は第１
割込処理を起動する。

【０００７】図３は従来のデータ受信装置における第１
割込処理の一例を示すフローチャートである。ステップＳ１第１割込処理が起動されると、ＣＰＵ１
０は現在実行中の処理を中断する。そして、タイムアウ
ト信号２０による第２割込処理との競合を防止するため
に、第２割込処理を禁止する。ステップＳ２前記ＤＭＡ回路１２によってこれ以上領
域Ａにデータが転送されないようにＤＭＡを停止させ
る。これにより、受信回路１１は一時データの受信を中
断する。ステップＳ３この時点でＤＭＡ回路１２の転送先とし
て割り当てられていない領域Ｂ内のデータについて命令
解読処理を行い、すべてのデータについて命令解読処理
が終了するまで待つ。ステップＳ４領域Ｂ内のすべてのデータの命令解読処
理が終了すると、ＣＰＵ１０はＤＭＡ回路１２に対して
データの転送先を領域Ａから領域Ｂに切り替えるための
指令を送る。ステップＳ５ＣＰＵ１０は命令解読処理を行う対象を
領域Ｂから領域Ａに切り替える。ステップＳ６データの受信を再開するため、ＣＰＵ１
０はＤＭＡ回路１２に対してＤＭＡ再開の指令を送る。ステップＳ７ウォッチドッグタイマ１９をリセットす
る。ステップＳ８ステップＳ１で禁止した第２割込処理を
許可する。このようにして第１割込処理を終了する。

【０００８】これ以降、受信されたデータは領域Ｂに格
納され、転送されたデータの数がＮバイトに達すると再
び第１割込処理が実行され、データの転送先と命令解読
元のそれぞれの領域が切り替えられる。次に、上位装置
からのデータの受信が終了した時の処理について説明す
る。現在、ＤＭＡ回路１２の転送先が領域Ａであるとし
て、受信回路１１がすべてのデータの受信を終了した時
点で領域Ａに転送されたデータの数がＮバイト未満であ
る場合は、いつまでもターミナルカウント信号２１が発
生しないため、第１割込処理は起動されない。したがっ
て、領域Ａ内のデータはいつまでも命令解読処理が行わ
れずに残っていることになる。そこで、上位装置からの
最後のデータを受信した時からタイムアウト時間Ｔ₀だ
け経過すると、ウォッチドッグタイマ１９がタイムアウ
ト信号２０を発生するようになっている。該タイムアウ
ト信号２０を受けるとＣＰＵ１０は第２割込処理を起動
する。

【０００９】図４は従来の受信データ装置における第２
割込処理の一例を示すフローチャートである。ステップＳ１１第２割込処理が起動されると、ＣＰＵ
１０は現在実行中の処理を中断する。そして、ターミナ
ルカウント信号２１による第１割込処理との競合を防止
するために、第１割込処理を禁止する。ステップＳ１２前記ＤＭＡ回路１２によってこれ以上
領域Ａにデータが転送されないようにＤＭＡを停止させ
る。これにより、受信回路１１は一時データの受信を中
断する。ステップＳ１３この時点でＤＭＡ回路１２の転送先と
して割り当てられていない領域Ｂ内のデータについて命
令解読処理を行い、すべてのデータについて命令解読処
理が終了するまで待つ。ステップＳ１４領域Ｂ内のすべてのデータの命令解読
処理が終了すると、ＣＰＵ１０はＤＭＡ回路１２に対し
てデータの転送先を領域Ａから領域Ｂに切り替えるため
の指令を送る。ステップＳ１５ＣＰＵ１０は命令解読処理を行う対象
を領域Ｂから領域Ａに切り替える。ステップＳ１６データの受信を再開するため、ＣＰＵ
１０はＤＭＡ回路１２に対してＤＭＡ再開の指令を送
る。同時にＤＭＡ回路１２によって転送されたデータの
バイト数を示すターミナルカウント信号２１をクリアす
る。ステップＳ１７ウォッチドッグタイマ１９をリセット
する。ステップＳ１８ステップＳ１１で禁止した第１割込処
理を許可する。このようにして第２割込処理を終了す
る。

【００１０】前記データ受信装置においては、上位装置
から最後のデータを受信した時を除くと、第１割込処理
が行われるのはＮバイトのデータが転送されるごとに１
回だけであり、通常の受信回路１１→ＤＭＡ回路１２→
バス１６→記憶装置１３の転送ではＣＰＵ１０を介さな
い。したがって、該ＣＰＵ１０は多くの時間的資源を印
刷回路１５の処理に当てることができる。

【００１１】

【発明が解決しようとする課題】しかしながら、前記従
来のデータ受信装置においては、上位装置からデータを
受信する間隔が長い場合、特にデータを受信する間隔が
タイムアウト時間Ｔ₀よりわずかに長い場合には、１バ
イトおきにタイムアウト信号２０が発生し、そのたびに
第２割込処理が行われることになるため、受信したデー
タ１バイト当たりのＣＰＵ１０における割込処理の時間
が著しく長くなる。したがって、印刷回路１５に当てる
べき時間的資源が少なくなり、プリンタ全体の処理能力
が低下してしまう。

【００１２】本発明は、前記従来のデータ受信装置の問
題点を解決して、上位装置からデータを受信する間隔が
長い場合においても割込処理に当てる時間が長くなら
ず、ＣＰＵの時間的資源を確保することができるデータ
の受信装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】そのために、本発明のデ
ータ受信装置においては、ＣＰＵと、一時的にデータを
格納するための複数の領域を備える記憶装置と、上位装
置からデータを受信する受信回路と、上位装置からデー
タを受信した後、あらかじめ設定されたタイムアウト時
間が経過したときにタイムアウト信号を発生するウォッ
チドッグタイマと、前記ＣＰＵを介することなく、前記
受信回路が受信したデータを前記記憶装置の領域に書き
込むとともに、前記記憶装置の他の領域に格納されたデ
ータを読み出すダイレクトメモリアクセス回路を有して
いる。

【００１４】ＣＰＵは、受信したデータがあらかじめ設
定された数になると、前記領域を他の領域に切り替える
ための第１割込処理を行い、前記タイムアウト信号を受
けたときに、受信したデータがあらかじめ設定された数
になっていなくても、前記領域を他の領域に切り替える
ための第２割込処理を行う。前記タイムアウト時間は、
前記タイムアウト信号が発生された時点で前記領域に格
納されたデータの数に対応して変更される。

【００１５】

【作用】本発明によれば、前記のようにＣＰＵと、一時
的にデータを格納するための複数の領域を備える記憶装
置と、上位装置からデータを受信する受信回路と、上位
装置からデータを受信した後、あらかじめ設定されたタ
イムアウト時間が経過したときにタイムアウト信号を発
生するウォッチドッグタイマと、前記ＣＰＵを介するこ
となく、前記受信回路が受信したデータを前記記憶装置
の領域に書き込むとともに、前記記憶装置の他の領域に
格納されたデータを読み出すダイレクトメモリアクセス
回路を有している。

【００１６】受信回路が上位装置からデータを受信する
と、ダイレクトメモリアクセス回路は、前記データを前
記領域に書き込むとともに、前記他の領域に格納された
データを読み出し、例えば印刷回路に転送する。ＣＰＵ
は、受信したデータがあらかじめ設定された数になる
と、前記領域を他の領域に切り替えるための第１割込処
理を行う。したがって、ダイレクトメモリアクセス回路
は、前記データを前記他の領域に書き込むとともに、前
記領域に格納されたデータを読み出す。

【００１７】上位装置からデータを受信した後、あらか
じめ設定されたタイムアウト時間が経過すると、ウォッ
チドッグタイマがタイムアウト信号を発生する。ＣＰＵ
は前記タイムアウト信号を受けると、受信したデータが
あらかじめ設定された数になっていなくても、前記領域
を他の領域に切り替えるための第２割込処理を行う。前
記タイムアウト時間は、前記タイムアウト信号が発生さ
れた時点で前記領域に格納されたデータの数に対応して
変更される。

【００１８】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示すデ
ータ受信装置のブロック図である。図において、１０は
プリンタを制御するＣＰＵ、１１は上位装置から受信し
たデータをパラレルのデータに変換する受信回路、１２
は該受信回路１１が変換したデータをＣＰＵ１０を介さ
ずに記憶装置１３に転送するＤＭＡ回路である。前記記
憶装置１３はＲＡＭなどの読出し・書込みが可能なメモ
リで構成され、一部に前記受信回路１１で変換されたデ
ータを一時的に格納するための領域Ａ及び領域Ｂが割り
当てられている。

【００１９】１５は印刷装置機構部を駆動する印刷回
路、１６はＣＰＵ１０、ＤＭＡ回路１２、記憶装置１
３、印刷回路１５間を接続するバス、１８は上位装置か
ら１バイトのデータを受信するごとに受信回路１１が発
生する受信パルス、３０はタイムアウト値レジスタ３１
で設定されたタイムアウト時間Ｔ₁（実際には該タイム
アウト値レジスタ３１においてはタイムアウト値が設定
されるが、後述するように便宜上タイムアウト時間Ｔ₁
が設定されるものとして説明する。）以内に受信パルス
１８がリセットされなかった時に、タイムアウト（ＴＩ
ＭＥＯＵＴ）信号３２を発生するウォッチドッグタイ
マ、２１はＤＭＡ回路１２がＮバイトのデータを記憶装
置１３に転送すると発生するターミナルカウント（Ｔ
Ｃ）信号である。前記タイムアウト値レジスタ３１はＣ
ＰＵ１０によってタイムアウト値ｎを書き換えることが
できる。

【００２０】前記ターミナルカウント信号２１はＣＰＵ
１０の割込入力端子ＩＮＴ１に入力され、前記タイムア
ウト信号３２はＣＰＵ１０の割込入力端子ＩＮＴ２に入
力される。ここで、前記タイムアウト値レジスタ３１及
びウォッチドッグタイマ３０について説明する。

【００２１】図５はタイムアウト値レジスタ及びウォッ
チドッグタイマの具体的な回路例を示す図である。図に
おいて、４０はタイムアウト値レジスタ３１（図１）を
構成する８ビットのＤフリップフロップであり、該Ｄフ
リップフロップ４０のＤ入力端子はバス１６に接続され
る。該Ｄフリップフロップ４０のクロック入力はＣＰＵ
１０から与えられ、該ＣＰＵ１０によってＤフリップフ
ロップ４０に任意の８ビットのタイムアウト値ｎが設定
される。４１はＮＯＴ回路であり、前記Ｄフリップフロ
ップ４０の８本のＱ出力端子にそれぞれ１個ずつ接続さ
れ、８ビットカウンタ４２のパラレル入力端子４３にＤ
フリップフロップ４０の設定内容の補数を入力する。４
４は基準時間クロック発生器（ＴＩＭＥＢＡＳＥ）で
あり、一定時間おきにパルスを８ビットカウンタ４２の
クロック入力端子に供給する。４５はＯＲ回路であり、
８ビットカウンタ４２のキャリー出力４６とリセット
（ＲＥＳＥＴ）入力４７と受信パルス（ＲＣＶＤ）１８
の論理和を採り、８ビットカウンタ４２のロード入力端
子４９に入力する。

【００２２】なお、ウォッチドッグタイマ３０は、ＮＯ
Ｔ回路４１、８ビットカウンタ４２、基準時間クロック
発生器４４及びＯＲ回路４５によって構成される。図６
はタイムアウト値レジスタ及びウォッチドッグタイマの
動作を示すタイムチャートである。リセット入力４７又
は受信パルス１８が“０”の場合、８ビットカウンタ４
２のクロック入力の周期をｔ、８ビットカウンタ４２に
設定されるタイムアウト値をｎとすると、８ビットカウ
ンタ４２はｎ−Ｎ（ｎの補数）からカウントアップを始
め、時間ｎｔが経過してカウントが終了するごとにキャ
リー出力４６はパルスを発生する。時間ｎｔが経過する
までにリセット入力４７又は受信パルス１８を“１”に
すると、８ビットカウンタ４２は再びｎ−Ｎからカウン
トアップを始める。したがって、受信パルス１８が入力
される間隔が時間ｎｔ未満である時にはキャリー出力４
６はパルスを発生しない。

【００２３】そこで、キャリー出力４６をタイムアウト
信号３２として使用すれば、図５の回路は任意のタイム
アウト時間Ｔ₁（＝ｎｔ）を設定することが可能にな
る。ここで、実際はＤフリップフロップ４０（図５）す
なわちタイムアウト値レジスタ３１（図１）にはタイム
アウト値ｎが設定されるが、説明の便宜上、Ｄフリップ
フロップ４０にはタイムアウト時間Ｔ₁が設定されるこ
ととする。

【００２４】次に、前記構成のデータ受信装置の動作に
ついて図１、図５〜図８に基づいて説明する。初期状態
ではＤＭＡ回路１２の転送先は領域Ａに設定されてい
る。上位装置から前記タイムアウト時間Ｔ₁より短い間
隔でデータが送られると、受信されたデータはＣＰＵ１
０を介することなく受信回路１１→ＤＭＡ回路１２→バ
ス１６→領域Ａの順に転送され領域Ａに格納される。前
記ＤＭＡ回路１２から転送されたデータの数がＮバイト
に達するとターミナルカウント信号２１が発生してＣＰ
Ｕ１０に対して出力され、ＣＰＵ１０は第１割込処理を
起動する。

【００２５】図７は本発明の実施例を示すデータ受信装
置における第１割込処理の一例を示すフローチャートで
ある。ステップＳ２１第１割込処理が起動されると、ＣＰＵ
１０は現在実行中の処理を中断する。そして、タイムア
ウト信号３２による第２割込処理との競合を防止するた
めに、第２割込処理を禁止する。ステップＳ２２前記ＤＭＡ回路１２によってこれ以上
領域Ａにデータが転送されないようにＤＭＡを停止させ
る。これにより、受信回路１１は一時データの受信を中
断する。ステップＳ２３この時点でＤＭＡ回路１２の転送先と
して割り当てられていない領域Ｂ内のデータについて命
令解読処理を行い、すべてのデータについて命令解読処
理が終了するまで待つ。ステップＳ２４領域Ｂ内のすべてのデータの命令解読
処理が終了すると、ＣＰＵ１０はＤＭＡ回路１２に対し
てデータの転送先を領域Ａから領域Ｂに切り替えるため
の指令を送る。ステップＳ２５ＣＰＵ１０は命令解読処理を行う対象
を領域Ｂから領域Ａに切り替える。ステップＳ２６データの受信を再開するため、ＣＰＵ
１０はＤＭＡ回路１２に対してＤＭＡ再開の指令を送
る。ステップＳ２７ウォッチドッグタイマ３０をリセット
する。ステップＳ２８ステップＳ２１で禁止した第２割込処
理を許可する。このようにして第１割込処理を終了す
る。

【００２６】これ以降、受信されたデータは領域Ｂに格
納され、転送されたデータの数がＮバイトに達すると再
び第１割込処理が実行され、データの転送先と命令解読
元のそれぞれの領域が切り替えられる。次に、上位装置
からのデータの受信が終了した時の処理について説明す
る。現在、ＤＭＡ回路１２の転送先が領域Ａであるとし
て、受信回路１１がすべてのデータの受信を終了した時
点で領域Ａに転送されたデータの数がＮバイト未満であ
る場合は、いつまでもターミナルカウント信号２１が発
生しないため、第１割込処理は起動されない。したがっ
て、領域Ａのデータはいつまでも命令解読処理が行われ
ずに残っていることになる。そこで、上位装置からの最
後のデータを受信した時からタイムアウト時間Ｔ₁だけ
経過すると、ウォッチドッグタイマ３０がタイムアウト
信号３２を発生するようになっている。該タイムアウト
信号３２を受けるとＣＰＵ１０は第２割込処理を起動す
る。

【００２７】図８は本発明の実施例を示すデータ受信装
置における第２割込処理の一例を示すフローチャートで
ある。ステップＳ３１第２割込処理が起動されると、ＣＰＵ
１０は現在実行中の処理を中断する。そして、ターミナ
ルカウント信号２１による第１割込処理との競合を防止
するために、第１割込処理を禁止する。ステップＳ３２次に、前記ＤＭＡ回路１２によってこ
れ以上領域Ａにデータが転送されないようにＤＭＡを停
止させる。これにより、受信回路１１は一時データの受
信を中断する。ステップＳ３３この時点でＤＭＡ回路１２の転送先と
して割り当てられていない領域Ｂ内のデータについて命
令解読処理を行い、すべてのデータについて命令解読処
理が終了するまで待つ。ステップＳ３４次に、ＣＰＵ１０は、タイムアウト時
間Ｔ₁を変更するか否かを判断するため、領域Ａに転送
されたバイト数Ｎ_Dを読み出す。ステップＳ３５バイト数Ｎ_Dが０か否かを判断する。ステップＳ３６Ｎ_D＝０のときは、プリンタは待機状
態であり、タイムアウト時間Ｔ₁の間に１バイトも受信
しなかったことになるため、タイムアウト時間Ｔ ₁を標
準時間のＴ₀に設定する。該標準時間のＴ₀は通常の作
動時に予想されるタイムアウト時間であり、例えば１０
秒である。ステップＳ３７いくつかのデータを受信している場
合、バイト数Ｎ_Dを数Ｎ_Eと比較する。ここで、数Ｎ_E
は０ではないが、領域Ａ，Ｂのそれぞれの容量よりは十
分に小さい値、例えば領域Ａ，Ｂの容量が２０４８バイ
トであれば１６とする。この時点で領域Ａに転送されて
いるデータ量はＮ未満（通常Ｎは領域Ａ，Ｂのそれぞれ
の容量に等しい。）であるから、該ステップＳ３７の判
断はＹｅｓ，Ｎｏの両方が考えられる。

【００２８】Ｎ_D≧Ｎ_E の場合、タイムアウト時間Ｔ₁は変更されずステップＳ
４１に進む。ステップＳ３８また、Ｎ_D＜Ｎ_E の場合、データを受信する間隔がタイムアウト時間Ｔ₁
よりわずかに長いことになる。そこで、タイムアウト時
間Ｔ₁をＴ₁・Ｎ／Ｎ_D＋Ｋに変更して長くする。ここ
で、ＫはＴ_maxをタイムアウト時間Ｔ₁の最大値とした
とき、後述する理由でＴ_max／Ｎ_Dとする。ステップＳ３９，Ｓ４０この変更処理は、上位装置か
らデータを受信する間隔が長いときに有効であるが、上
位装置からデータの受信が終了したときも行われること
がある。バイト数Ｎ_Dが極めて小さい場合、タイムアウ
ト時間Ｔ₁が無制限に大きくなる。そこで、タイムアウ
ト時間Ｔ₁を最大値Ｔ_max（例えば６０秒）と比較し、
最大値Ｔ_maxを超えるときはタイムアウト時間Ｔ₁＝Ｔ
_maxとする。ステップＳ４１次に、ＣＰＵ１０はＤＭＡ回路１２に
対してデータの転送先を領域Ａから領域Ｂに切り替える
ための指令を送る。ステップＳ４２ＣＰＵ１０は命令解読処理を行う対象
を領域Ｂから領域Ａに切り替える。ステップＳ４３データの受信を再開するため、ＣＰＵ
１０はＤＭＡ回路１２に対してＤＭＡ再開の指令を送
る。ステップＳ４４ウォッチドッグタイマ３０をリセット
する。この時、タイムアウト値レジスタ３１に設定され
たタイムアウト値ｎに対応してタイムアウト時間Ｔ₁が
設定される。ステップＳ４５ステップＳ３１で禁止した第１割込処
理を許可し、第２割込処理を終了する。

【００２９】前記構成のデータ受信装置において、上位
装置から受信したデータがウォッチドッグタイマ３０の
タイムアウト時間Ｔ₁よりわずかに長い間隔で連続的に
送られる場合について具体的に説明する。現在、ＤＭＡ
回路１２のデータの転送先が領域Ａであり、タイムアウ
ト値レジスタ３１のタイムアウト時間Ｔ₁が標準時間の
Ｔ₀であって、標準時間のＴ₀でウォッチドッグタイマ
３０が作動しているとする。受信したデータの間隔がタ
イムアウト時間Ｔ₁（＝Ｔ₀）よりわずかに長いとき、
ターミナルカウント信号２１は発生せず、タイムアウト
信号３２だけが発生する。そして、タイムアウト信号３
２が発生した時にステップＳ３４で読み出されるバイト
数Ｎ_Dは０又は１である。Ｎ_D＝０の場合は、Ｔ₁＝Ｔ
₀のまま再びデータの受信を待機する。Ｎ_D＝１の場合
は、ステップＳ３７の条件を満たすため次回からのタイ
ムアウト時間Ｔ₁はＴ₁・Ｎ／Ｎ_D＋Ｋに変更される。

【００３０】例えば、Ｎ＝２０４８、Ｔ₁＝Ｔ₀＝１０
〔ｓｅｃ〕とするとＴ₁・Ｎ／Ｎ_D＝２０４８０〔ｓｅ
ｃ〕となる。ここで、Ｔ_max＝６０〔ｓｅｃ〕とする
と、Ｋは後述する理由でＴ_max／Ｎ_Dであるから、ステ
ップＳ３９，Ｓ４０においてＴ ₁＝６０〔ｓｅｃ〕に設
定される。この後、ステップＳ４１〜Ｓ４５の処理を経
て第２割込処理が終了する。この時点では、上位装置か
らデータを１バイト受信するごとに割込処理が１回発生
してしまい、非効率的である。

【００３１】上位装置が同じ間隔でデータを送り続けて
いる時、Ｎ＞Ｔ_max／Ｔ₀ であれば、次回からはＤＭＡ回路１２がＮバイトのデー
タを記憶装置１３に転送した時にターミナルカウント信
号２１が発生し、タイムアウト信号３２は発生しない。
したがって、Ｎバイトのデータを受信するごとに割込処
理が１回行われるため、ＣＰＵ１０の時間的資源が最も
効率良くなる。

【００３２】次に、Ｎ≦Ｔ_max／Ｔ₀ である場合、例えば前述したように、Ｔ₀＝１０〔ｓｅ
ｃ〕，Ｔ_max＝６０〔ｓｅｃ〕の場合、次回はＤＭＡ回
路１２が約Ｔ_max／Ｔ₀（＝６）バイトのデータを記憶
装置１３に転送した時にタイムアウト信号３２が発生す
る。そして、再び図８における第２割込処理が起動され
る。この時、ステップＳ３４においてＮ_D＝５（又は
６）である。したがって、第２割込処理はステップＳ３
８に進む。該ステップＳ３８ではタイムアウト時間Ｔ₁
を変更してＴ₁・Ｎ／Ｎ_D＋Ｋとする。Ｔ₁・Ｎ／Ｎ_D
は、ウォッチドッグタイマ３０がタイムアウト信号３２
を発生するまでに、ＤＭＡ回路１２がＮバイトのデータ
の転送を終了するためのタイムアウト時間である。ただ
し、量子化誤差の問題で、ターミナルカウント信号２１
を発生する前にタイムアウト信号３２が発生するのを防
止するため、値Ｋを加算する。Ｋの値は量子化誤差を補
償することができる値の最小のものでよいが、上位装置
からデータを受信する間隔が変化することとステップＳ
３９，Ｓ４０においてタイムアウト時間Ｔ₁の最大値を
Ｔ_maxに抑制していることから、Ｋ＝Ｔ_max／Ｎ_D とする。このようにして、タイムアウト時間Ｔ₁はＴ₁
・Ｎ／Ｎ_D＋Ｋに変更される。以降、ステップＳ４１〜
Ｓ４５を実行して第２割込処理を終了する。

【００３３】上位装置からのデータを更に受信し続けた
とき、ＤＭＡ回路１２がＮバイトのデータを転送して
も、タイムアウト時間Ｔ₁はタイムアウト信号３２を発
生しない値に変更されている。したがって、それ以降は
Ｎバイトのデータを受信するごとに第１割込処理が起動
される。なお、本発明は前記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々変形することが可
能であり、これらを本発明の範囲から排除するものでは
ない。

【００３４】例えば、上位装置におけるデータの送出速
度に対応して自装置内のＣＰＵの利用効率を自己制御す
る必要がある装置、例えばハードディスク装置のデータ
入力部やパケット交換機のパケット受信部にも適用する
ことが可能である。

【００３５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、受信回路が上位装置からデータを受信すると、ダ
イレクトメモリアクセス回路は、前記データを前記記憶
装置の領域に書き込むとともに、前記記憶装置の他の領
域に格納されたデータを読み出し、例えば印刷回路に転
送する。

【００３６】ＣＰＵは、受信したデータがあらかじめ設
定された数になると、前記領域を他の領域に切り替える
ための第１割込処理を行う。そして、上位装置からデー
タを受信した後、あらかじめ設定されたタイムアウト時
間が経過すると、ウォッチドッグタイマがタイムアウト
信号を発生し、ＣＰＵは該タイムアウト信号を受ける
と、受信したデータがあらかじめ設定された数になって
いなくても、前記領域を他の領域に切り替えるための第
２割込処理を行う。

【００３７】前記タイムアウト時間は、前記タイムアウ
ト信号が発生された時点で前記領域に格納されたデータ
の数に対応して変更される。したがって、上位装置から
データを受信する間隔が長い場合でも、前記タイムアウ
ト信号が頻繁に発生するのを防止することができ、割込
時間に当てる時間が長くならず、ＣＰＵの時間的資源を
確保することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示すデータ受信装置のブロッ
ク図である。

【図２】従来のデータ受信装置のブロック図である。

【図３】従来のデータ受信装置における第１割込処理の
一例を示すフローチャートである。

【図４】従来のデータ受信装置における第２割込処理の
一例を示すフローチャートである。

【図５】タイムアウト値レジスタ及びウォッチドッグタ
イマの具体的な回路例を示す図である。

【図６】タイムアウト値レジスタ及びウォッチドッグタ
イマの動作を示すタイムチャートである。

【図７】本発明の実施例を示すデータ受信装置における
第１割込処理の一例を示すフローチャートである。

【図８】本発明の実施例を示すデータ受信装置における
第２割込処理の一例を示すフローチャートである。

【符号の説明】

１０ＣＰＵ１１受信回路１２ダイレクトメモリアクセス回路１３記憶装置１５印刷回路３０ウォッチドッグタイマ３１タイムアウト値レジスタ

Claims

【特許請求の範囲】

【請求項１】（ａ）ＣＰＵと、（ｂ）一時的にデータ
を格納するための複数の領域を備える記憶装置と、
（ｃ）上位装置からデータを受信する受信回路と、
（ｄ）前記ＣＰＵを介することなく、該受信回路が受信
したデータを前記記憶装置の領域に書き込むとともに、
前記記憶装置の他の領域に格納されたデータを読み出す
ダイレクトメモリアクセス回路と、（ｅ）受信したデー
タがあらかじめ設定された数になったとき、前記領域を
他の領域に切り替えるための第１割込処理を行う手段
と、（ｆ）前記上位装置からデータを受信した後、あら
かじめ設定されたタイムアウト時間が経過したときにタ
イムアウト信号を発生するウォッチドッグタイマと、
（ｇ）前記タイムアウト信号を受けたときに、受信した
データがあらかじめ設定された数になっていなくても、
前記領域を他の領域に切り替えるための第２割込処理を
行う手段と、（ｈ）前記タイムアウト時間を、前記タイ
ムアウト信号が発生された時点で前記領域に格納された
データの数に対応して変更する手段を有することを特徴
とするデータ受信装置。