JPH09232529A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH09232529A JPH09232529A JP8033691A JP3369196A JPH09232529A JP H09232529 A JPH09232529 A JP H09232529A JP 8033691 A JP8033691 A JP 8033691A JP 3369196 A JP3369196 A JP 3369196A JP H09232529 A JPH09232529 A JP H09232529A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
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Abstract
(57)【要約】
【課題】 ストレージノード電極の表面に大きなシリコ
ン結晶粒を形成し、キャパシタ容量を増大させること。 【解決手段】 シリコン基板１の上に、ドープされた非
晶質シリコンで形成されたストレージノード電極４を形
成する。ストレージノード電極４を、ＰＨ3 を含む雰囲
気中で熱処理し、それによって、その表面にシリコン結
晶粒４ａを形成する。シリコン結晶粒４ａを含むストレ
ージノード電極４の表面を覆うように、キャパシタ絶縁
膜６およびセルプレート電極７を形成する。
ン結晶粒を形成し、キャパシタ容量を増大させること。 【解決手段】 シリコン基板１の上に、ドープされた非
晶質シリコンで形成されたストレージノード電極４を形
成する。ストレージノード電極４を、ＰＨ3 を含む雰囲
気中で熱処理し、それによって、その表面にシリコン結
晶粒４ａを形成する。シリコン結晶粒４ａを含むストレ
ージノード電極４の表面を覆うように、キャパシタ絶縁
膜６およびセルプレート電極７を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、一般に半導体記
憶装置に関するものであり、より特定的には、キャパシ
タ容量が増加するように改良された半導体記憶装置に関
する。この発明は、また、そのような半導体記憶装置の
製造方法に関する。
憶装置に関するものであり、より特定的には、キャパシ
タ容量が増加するように改良された半導体記憶装置に関
する。この発明は、また、そのような半導体記憶装置の
製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）のキャパシタ面積は、セルサイズの縮小に
より、立体構造（３次元構造）をとらざるを得ない。こ
のため、さまざまなキャパシタ構造が提案されている。
たとえば、フィン型構造や王冠型構造を有するキャパシ
タ構造が知られている。最近では、ポリシリコンで形成
されたキャパシタ電極（ストレージノード電極）の表面
に凹凸を形成して、表面積を増加させる方法が提案され
ている。このときに得られるポリシリコンは、その表面
状態から、粗面ポリシリコン（rugged polysilicon）と
名付けられている。
（ＤＲＡＭ）のキャパシタ面積は、セルサイズの縮小に
より、立体構造（３次元構造）をとらざるを得ない。こ
のため、さまざまなキャパシタ構造が提案されている。
たとえば、フィン型構造や王冠型構造を有するキャパシ
タ構造が知られている。最近では、ポリシリコンで形成
されたキャパシタ電極（ストレージノード電極）の表面
に凹凸を形成して、表面積を増加させる方法が提案され
ている。このときに得られるポリシリコンは、その表面
状態から、粗面ポリシリコン（rugged polysilicon）と
名付けられている。
【０００３】粗面ポリシリコンを有するキャパシタを備
える半導体記憶装置の製造方法は、たとえば、応用物理
第６１巻第１１号第１１４７頁〜１１５１頁に開示され
ている。以下にこの方法を、図について説明する。
える半導体記憶装置の製造方法は、たとえば、応用物理
第６１巻第１１号第１１４７頁〜１１５１頁に開示され
ている。以下にこの方法を、図について説明する。
【０００４】図１０を参照して、シリコン基板１の上
に、層間絶縁膜２を形成する。層間絶縁膜２中に、シリ
コン基板１の表面を露出させるためのコンタクトホール
２ａを形成する。
に、層間絶縁膜２を形成する。層間絶縁膜２中に、シリ
コン基板１の表面を露出させるためのコンタクトホール
２ａを形成する。
【０００５】図１１を参照して、コンタクトホール２ａ
を埋込むように、シリコン基板１の上に、リンがドープ
された非晶質シリコン３を形成する。リンをドープする
のは、該非晶質シリコン３を導電性にするためである。
を埋込むように、シリコン基板１の上に、リンがドープ
された非晶質シリコン３を形成する。リンをドープする
のは、該非晶質シリコン３を導電性にするためである。
【０００６】図１１と図１２を参照して、ドープト非晶
質シリコン３を、パターニングして、ストレージノード
電極４を形成する。
質シリコン３を、パターニングして、ストレージノード
電極４を形成する。
【０００７】図１２と図１３を参照して、ジシラン雰囲
気中で、ストレージノード電極４を熱処理することによ
り、ストレージノード電極４の表面に、シリコン結晶粒
４ａが形成され、ひいては、表面に凹凸を有するストレ
ージノード電極４が得られる。シリコン結晶粒４ａは、
アモルファスのシリコンが、熱処理によって、結晶に成
長したものである。続いて、図示しないが、ストレージ
ノード電極４の表面にキャパシタ絶縁膜を形成し、さら
にセルプレート電極を形成すると、半導体記憶装置が完
成する。
気中で、ストレージノード電極４を熱処理することによ
り、ストレージノード電極４の表面に、シリコン結晶粒
４ａが形成され、ひいては、表面に凹凸を有するストレ
ージノード電極４が得られる。シリコン結晶粒４ａは、
アモルファスのシリコンが、熱処理によって、結晶に成
長したものである。続いて、図示しないが、ストレージ
ノード電極４の表面にキャパシタ絶縁膜を形成し、さら
にセルプレート電極を形成すると、半導体記憶装置が完
成する。
【０００８】ストレージノード電極４の表面に凹凸が形
成されているので、ストレージノード電極の外表面の面
積が増大し、ひいては、キャパシタ容量が増大する。
成されているので、ストレージノード電極の外表面の面
積が増大し、ひいては、キャパシタ容量が増大する。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
粗面ポリシリコンを形成する従来の方法では、十分に大
きい表面積を有するストレージノード電極が形成できな
かった。
粗面ポリシリコンを形成する従来の方法では、十分に大
きい表面積を有するストレージノード電極が形成できな
かった。
【００１０】それゆえに、この発明の目的は、表面の凹
凸をさらに大きくすることができるように改良された半
導体記憶装置の製造方法を提供することにある。
凸をさらに大きくすることができるように改良された半
導体記憶装置の製造方法を提供することにある。
【００１１】この発明の、さらに他の目的は、毒性の面
で、安全性により優れるように改良された、半導体記憶
装置の製造方法を提供することにある。
で、安全性により優れるように改良された、半導体記憶
装置の製造方法を提供することにある。
【００１２】この発明のさらに他の目的は、そのような
製造方法で得られた、特有の不純物濃度分布を有するス
トレージノード電極を備えた、半導体記憶装置を得るこ
とにある。
製造方法で得られた、特有の不純物濃度分布を有するス
トレージノード電極を備えた、半導体記憶装置を得るこ
とにある。
【００１３】
【課題を解決するための手段】この発明の第１の局面に
従う半導体記憶装置は、半導体基板を備える。上記半導
体基板の上に、その表面にシリコン結晶粒が一体的に形
成されたストレージノード電極が設けられている。スト
レージノード電極の外表面を覆うように、上記半導体基
板の上にキャパシタ絶縁膜が設けられている。上記キャ
パシタ絶縁膜を介在させて、上記ストレージノード電極
を、セルプレート電極が覆っている。上記ストレージノ
ード電極の中には、リンがドープされている。リンの濃
度は、上記ストレージノード電極の表面からその内部に
向かって連続的に減少している。
従う半導体記憶装置は、半導体基板を備える。上記半導
体基板の上に、その表面にシリコン結晶粒が一体的に形
成されたストレージノード電極が設けられている。スト
レージノード電極の外表面を覆うように、上記半導体基
板の上にキャパシタ絶縁膜が設けられている。上記キャ
パシタ絶縁膜を介在させて、上記ストレージノード電極
を、セルプレート電極が覆っている。上記ストレージノ
ード電極の中には、リンがドープされている。リンの濃
度は、上記ストレージノード電極の表面からその内部に
向かって連続的に減少している。
【００１４】この発明の第２の局面に従う半導体記憶装
置は、半導体基板を備える。上記半導体基板の上に、そ
の表面にシリコン結晶粒が一体的に形成されたストレー
ジノード電極が設けられている。上記ストレージノード
電極の外表面を覆うように、上記半導体基板の上に設け
られたキャパシタ絶縁膜が設けられている。上記キャパ
シタ絶縁膜を介在させて、上記ストレージノード電極
を、セルプレート電極が覆っている。上記ストレージノ
ード電極の中には、ヒ素がドープされている。
置は、半導体基板を備える。上記半導体基板の上に、そ
の表面にシリコン結晶粒が一体的に形成されたストレー
ジノード電極が設けられている。上記ストレージノード
電極の外表面を覆うように、上記半導体基板の上に設け
られたキャパシタ絶縁膜が設けられている。上記キャパ
シタ絶縁膜を介在させて、上記ストレージノード電極
を、セルプレート電極が覆っている。上記ストレージノ
ード電極の中には、ヒ素がドープされている。
【００１５】この発明の好ましい実施態様によれば、上
記ヒ素の濃度は、上記ストレージノード電極の表面から
該ストレージノード電極内部に向かって連続的に減少し
ている。
記ヒ素の濃度は、上記ストレージノード電極の表面から
該ストレージノード電極内部に向かって連続的に減少し
ている。
【００１６】この発明の第３の局面に従う半導体記憶装
置の製造方法においては、まず、シリコン基板の上に、
ドープされた非晶質シリコンで形成されたストレージノ
ード電極を形成する。上記ストレージノード電極をＰＨ
3 を含む雰囲気中で熱処理し、それによって、その表面
にシリコン結晶粒を形成する。上記ストレージノード電
極の表面をキャパシタ絶縁膜で被覆する。上記キャパシ
タ絶縁膜を介在させて、上記ストレージノード電極の表
面を被覆するように、上記半導体基板の上にセルプレー
ト電極を形成する。
置の製造方法においては、まず、シリコン基板の上に、
ドープされた非晶質シリコンで形成されたストレージノ
ード電極を形成する。上記ストレージノード電極をＰＨ
3 を含む雰囲気中で熱処理し、それによって、その表面
にシリコン結晶粒を形成する。上記ストレージノード電
極の表面をキャパシタ絶縁膜で被覆する。上記キャパシ
タ絶縁膜を介在させて、上記ストレージノード電極の表
面を被覆するように、上記半導体基板の上にセルプレー
ト電極を形成する。
【００１７】この発明の第４の局面に従う半導体記憶装
置の製造方法においては、まず、シリコン基板の上に、
ドープト非晶質シリコンで形成されたストレージノード
電極を形成する。上記ストレージノード電極を、シリコ
ンの水素化物を含む雰囲気中で熱処理し、引続き、ＰＨ
3 を含む雰囲気中で熱処理し、それによって、上記スト
レージノード電極の表面にシリコン結晶粒を形成する。
上記ストレージノード電極の表面をキャパシタ絶縁膜で
被覆する。上記キャパシタ絶縁膜を介在させて、上記ス
トレージノード電極の表面を被覆するように、上記半導
体基板の上にセルプレート電極を形成する。
置の製造方法においては、まず、シリコン基板の上に、
ドープト非晶質シリコンで形成されたストレージノード
電極を形成する。上記ストレージノード電極を、シリコ
ンの水素化物を含む雰囲気中で熱処理し、引続き、ＰＨ
3 を含む雰囲気中で熱処理し、それによって、上記スト
レージノード電極の表面にシリコン結晶粒を形成する。
上記ストレージノード電極の表面をキャパシタ絶縁膜で
被覆する。上記キャパシタ絶縁膜を介在させて、上記ス
トレージノード電極の表面を被覆するように、上記半導
体基板の上にセルプレート電極を形成する。
【００１８】この発明の第５の局面に従う半導体記憶装
置の製造方法においては、まず、シリコン基板の上に、
ドープされた非晶質シリコンで形成されたストレージノ
ード電極を形成する。上記ストレージノード電極を、ヒ
素の水素化物を含む雰囲気中で熱処理し、それによっ
て、その表面にシリコン結晶粒を形成する。上記ストレ
ージノード電極の表面を、キャパシタ絶縁膜で被覆す
る。上記キャパシタ絶縁膜を介在させて、上記ストレー
ジノード電極の表面を被覆するように、上記半導体基板
の上にセルプレート電極を形成する。
置の製造方法においては、まず、シリコン基板の上に、
ドープされた非晶質シリコンで形成されたストレージノ
ード電極を形成する。上記ストレージノード電極を、ヒ
素の水素化物を含む雰囲気中で熱処理し、それによっ
て、その表面にシリコン結晶粒を形成する。上記ストレ
ージノード電極の表面を、キャパシタ絶縁膜で被覆す
る。上記キャパシタ絶縁膜を介在させて、上記ストレー
ジノード電極の表面を被覆するように、上記半導体基板
の上にセルプレート電極を形成する。
【００１９】この発明の好ましい実施態様によれば、上
記シリコンの水素化物は、ＳｉＨ4、Ｓｉ2 Ｈ6 および
ＳｉＨ2 Ｃｌ2 からなる群より選ばれる。
記シリコンの水素化物は、ＳｉＨ4、Ｓｉ2 Ｈ6 および
ＳｉＨ2 Ｃｌ2 からなる群より選ばれる。
【００２０】また、上記ＰＨ3 を含む雰囲気は、下記
（ａ）、（ｂ）および（ｃ）からなる群より選ばれる。
（ａ）、（ｂ）および（ｃ）からなる群より選ばれる。
【００２１】（ａ） ＰＨ3 のみからなる雰囲気 （ｂ） ＰＨ3 および窒素からなる雰囲気 （ｃ） ＰＨ3 および水素からなる雰囲気 この発明の第１および第２の局面に従う半導体記憶装置
によれば、ストレージノード電極の表面に凹凸ができて
いるので、ストレージノード電極の表面積が大きくされ
た半導体記憶装置となる。
によれば、ストレージノード電極の表面に凹凸ができて
いるので、ストレージノード電極の表面積が大きくされ
た半導体記憶装置となる。
【００２２】この発明の第３の局面に従う半導体記憶装
置の製造方法によれば、ストレージノード電極を、ＰＨ
3 を含む雰囲気中で熱処理するので、大きなシリコン結
晶粒を有するストレージノード電極が得られる。
置の製造方法によれば、ストレージノード電極を、ＰＨ
3 を含む雰囲気中で熱処理するので、大きなシリコン結
晶粒を有するストレージノード電極が得られる。
【００２３】この発明の第４の局面に従う半導体記憶装
置の製造方法によれば、ストレージノード電極をシリコ
ンの水素化物を含む雰囲気中で熱処理し、引続き、ＰＨ
3 を含む雰囲気中で熱処理し、それによって、上記スト
レージノード電極の表面にシリコン結晶粒を形成するの
で、シリコンの水素化物を含む雰囲気中で熱処理するだ
けの場合に比べて、より大きなシリコン結晶粒を形成す
ることができる。
置の製造方法によれば、ストレージノード電極をシリコ
ンの水素化物を含む雰囲気中で熱処理し、引続き、ＰＨ
3 を含む雰囲気中で熱処理し、それによって、上記スト
レージノード電極の表面にシリコン結晶粒を形成するの
で、シリコンの水素化物を含む雰囲気中で熱処理するだ
けの場合に比べて、より大きなシリコン結晶粒を形成す
ることができる。
【００２４】この発明の第５の局面に従う半導体記憶装
置の製造方法によれば、ストレージノード電極の電極の
表面を、ヒ素の水素化物を含む雰囲気中で熱処理するの
で、その表面に大きなシリコン結晶粒を有するストレー
ジノード電極が得られる。
置の製造方法によれば、ストレージノード電極の電極の
表面を、ヒ素の水素化物を含む雰囲気中で熱処理するの
で、その表面に大きなシリコン結晶粒を有するストレー
ジノード電極が得られる。
【００２５】
【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。
について説明する。
【００２６】実施の形態１ 図１を参照して、シリコン基板１の上に、層間絶縁膜２
を形成する。層間絶縁膜２中に、シリコン基板１の表面
を露出させるためのコンタクトホール２ａを形成する。
を形成する。層間絶縁膜２中に、シリコン基板１の表面
を露出させるためのコンタクトホール２ａを形成する。
【００２７】図１と図２を参照して、コンタクトホール
２ａを埋めるように、リンがドープされた非晶質シリコ
ン３を、３０００〜７０００Å（好ましくは５０００
Å）堆積する。このときの、成膜条件は、縦型減圧ＣＶ
Ｄ装置を用い、ＳｉＨ4 ＝８００ｓｃｃｍ（standard c
ubic centimeter per minute）、ＰＨ3 ＝１０ｓｃｃ
ｍ、成膜圧力１ｔｏｒｒ、成膜温度５２０〜５３０℃で
あった。得られた膜中のリンの濃度は、５×１０20／ｃ
ｍ3 であった。なお、リン濃度は、２×１０20〜６×１
０20／ｃｍ3 の範囲にすることにより、好ましい結果が
得られる。
２ａを埋めるように、リンがドープされた非晶質シリコ
ン３を、３０００〜７０００Å（好ましくは５０００
Å）堆積する。このときの、成膜条件は、縦型減圧ＣＶ
Ｄ装置を用い、ＳｉＨ4 ＝８００ｓｃｃｍ（standard c
ubic centimeter per minute）、ＰＨ3 ＝１０ｓｃｃ
ｍ、成膜圧力１ｔｏｒｒ、成膜温度５２０〜５３０℃で
あった。得られた膜中のリンの濃度は、５×１０20／ｃ
ｍ3 であった。なお、リン濃度は、２×１０20〜６×１
０20／ｃｍ3 の範囲にすることにより、好ましい結果が
得られる。
【００２８】図２と図３を参照して、ドープト非晶質シ
リコン膜３を、通常のフォトリソグラフィと、塩素系ガ
スをエッチャントとして用いるドライエッチング法に
て、ストレージノード電極の形状に加工し、ストレージ
ノード電極４を得た。
リコン膜３を、通常のフォトリソグラフィと、塩素系ガ
スをエッチャントとして用いるドライエッチング法に
て、ストレージノード電極の形状に加工し、ストレージ
ノード電極４を得た。
【００２９】その後、図４と図５を参照して、ストレー
ジノード電極４の表面の粗面化処理を行なった。粗面化
処理をするための装置としては、ランプ加熱による短時
間熱処理装置を用いた。処理温度は６８０〜７６０℃
（好ましくは７５０℃）であり、処理時間は２分間であ
った。チャンバ内の雰囲気としては、圧力は、１ｍｔｏ
ｒｒであり、ガスにはＰＨ3 を用いた。
ジノード電極４の表面の粗面化処理を行なった。粗面化
処理をするための装置としては、ランプ加熱による短時
間熱処理装置を用いた。処理温度は６８０〜７６０℃
（好ましくは７５０℃）であり、処理時間は２分間であ
った。チャンバ内の雰囲気としては、圧力は、１ｍｔｏ
ｒｒであり、ガスにはＰＨ3 を用いた。
【００３０】表面の粗面化のメカニズムは次のように考
えられる。すなわち、図４を参照して、まず、ストレー
ジノード電極４の表面に、ＰＨ3 が付着し、このＰＨ3
が核となって、非晶質シリコンが結晶に成長し、ストレ
ージノード電極４の外表面に、シリコン結晶粒４ａがで
きる。
えられる。すなわち、図４を参照して、まず、ストレー
ジノード電極４の表面に、ＰＨ3 が付着し、このＰＨ3
が核となって、非晶質シリコンが結晶に成長し、ストレ
ージノード電極４の外表面に、シリコン結晶粒４ａがで
きる。
【００３１】シリコン結晶粒４ａの生成は、走査型電子
顕微鏡（ＳＥＭ）で確認された。シリコン結晶粒５の高
さは、７００〜８００Åであった。
顕微鏡（ＳＥＭ）で確認された。シリコン結晶粒５の高
さは、７００〜８００Åであった。
【００３２】また、図４を参照して、ストレージノード
電極４ａの表面に付着したＰＨ3 は、核の役割を果たし
た後、矢印Ｆに示す方向に、ストレージノード電極４の
内部に拡散する。その結果、図７に示すような、リンの
濃度分布を与えるストレージノード電極が得られた。す
なわち、リンの濃度は、ストレージノード電極４の表面
から、その内部に向かって連続的に減少し、ある距離か
ら一定に保たれている。なお、図７中、縦軸はリンの濃
度を表わしており、横軸は、ストレージノード電極の表
面から内部に向かう距離を表わしている。
電極４ａの表面に付着したＰＨ3 は、核の役割を果たし
た後、矢印Ｆに示す方向に、ストレージノード電極４の
内部に拡散する。その結果、図７に示すような、リンの
濃度分布を与えるストレージノード電極が得られた。す
なわち、リンの濃度は、ストレージノード電極４の表面
から、その内部に向かって連続的に減少し、ある距離か
ら一定に保たれている。なお、図７中、縦軸はリンの濃
度を表わしており、横軸は、ストレージノード電極の表
面から内部に向かう距離を表わしている。
【００３３】ストレージノード電極４の表面の、リン濃
度は、およそ６×１０20／ｃｍ3 である。
度は、およそ６×１０20／ｃｍ3 である。
【００３４】なお、上記実施例では、ＰＨ3 を用いる場
合を例示したが、この発明はこれに限られるものでな
く、ＡｓＨ3 を用いても、同様の結果が得られた。
合を例示したが、この発明はこれに限られるものでな
く、ＡｓＨ3 を用いても、同様の結果が得られた。
【００３５】図６を参照して＜その後、ストレージノー
ド電極４の表面を被覆するように、シリコン基板１の上
にキャパシタ絶縁膜６を形成する。その後、キャパシタ
絶縁膜６を介在させて、ストレージノード電極４を被覆
するように、セルプレート電極７を形成すると、キャパ
シタが完成する。
ド電極４の表面を被覆するように、シリコン基板１の上
にキャパシタ絶縁膜６を形成する。その後、キャパシタ
絶縁膜６を介在させて、ストレージノード電極４を被覆
するように、セルプレート電極７を形成すると、キャパ
シタが完成する。
【００３６】実施の形態２ 実施の形態２の製法の工程図は、図１〜６に示すものと
同じである。本実施の形態では、熱処理の条件が、実施
の形態１の場合と異なる。
同じである。本実施の形態では、熱処理の条件が、実施
の形態１の場合と異なる。
【００３７】すなわち、まず、Ｓｉ2 Ｈ6 を、チャンバ
内に３０ｓｃｃｍの流量で流し、７５０℃にて、３０分
間熱処理する。その後、Ｓｉ2 Ｈ6 ガスの供給を停止
し、直ちに、ＰＨ3 を１００ｓｃｃｍだけ導入し、９０
秒間保持した。取出したサンプルの表面を、実施の形態
１と同様に、走査型電子顕微鏡で観察を行なったとこ
ろ、図８に示す表面が観察された。
内に３０ｓｃｃｍの流量で流し、７５０℃にて、３０分
間熱処理する。その後、Ｓｉ2 Ｈ6 ガスの供給を停止
し、直ちに、ＰＨ3 を１００ｓｃｃｍだけ導入し、９０
秒間保持した。取出したサンプルの表面を、実施の形態
１と同様に、走査型電子顕微鏡で観察を行なったとこ
ろ、図８に示す表面が観察された。
【００３８】図８を参照して、この方法によると、シリ
コン結晶粒４ａが、ストレージノード電極４の表面に均
一に形成されることがわかった。図９は、図１０〜図１
３に示す従来の方法で得られたサンプルのＳＥＭ観察の
結果である。従来の方法によると、シリコン結晶粒４ａ
ができていない領域１０が、ストレージノード電極４の
表面に存在することがわかった。すなわち、これらのＳ
ＥＭ写真を比較参照して、Ｓｉ2 Ｈ6 雰囲気中で熱処理
した後、さらに、ＰＨ3 ガスの雰囲気中にて、熱処理し
て得られたサンプルの方が、ストレージノード電極４の
上に、緻密にシリコン結晶粒４ａが形成されていること
がわかった。
コン結晶粒４ａが、ストレージノード電極４の表面に均
一に形成されることがわかった。図９は、図１０〜図１
３に示す従来の方法で得られたサンプルのＳＥＭ観察の
結果である。従来の方法によると、シリコン結晶粒４ａ
ができていない領域１０が、ストレージノード電極４の
表面に存在することがわかった。すなわち、これらのＳ
ＥＭ写真を比較参照して、Ｓｉ2 Ｈ6 雰囲気中で熱処理
した後、さらに、ＰＨ3 ガスの雰囲気中にて、熱処理し
て得られたサンプルの方が、ストレージノード電極４の
上に、緻密にシリコン結晶粒４ａが形成されていること
がわかった。
【００３９】実施の形態３ 本実施の形態の製造工程は、図１〜図６に示すものと同
じである。本実施の形態では、熱処理の条件が上記実施
の形態１および２と異なっている。
じである。本実施の形態では、熱処理の条件が上記実施
の形態１および２と異なっている。
【００４０】すなわち、本実施の形態においては、熱処
理を、Ｓｉ2 Ｈ6 ＝３０ｓｃｃｍ、ＰＨ3 ＝１００ｓｃ
ｃｍの混合ガス中にて行なう。このような条件下で、熱
処理を行なっても、実施の形態２と同様の効果が得られ
た。なお、Ｓｉ2 Ｈ6 ＝３０ｓｃｃｍにしたとき、ＰＨ
3 は、１００ｓｃｃｍ〜１ＳＬＭ（standard liter per
minute ）の範囲で、変化させても、同様の結果が得ら
れた。
理を、Ｓｉ2 Ｈ6 ＝３０ｓｃｃｍ、ＰＨ3 ＝１００ｓｃ
ｃｍの混合ガス中にて行なう。このような条件下で、熱
処理を行なっても、実施の形態２と同様の効果が得られ
た。なお、Ｓｉ2 Ｈ6 ＝３０ｓｃｃｍにしたとき、ＰＨ
3 は、１００ｓｃｃｍ〜１ＳＬＭ（standard liter per
minute ）の範囲で、変化させても、同様の結果が得ら
れた。
【００４１】さらに、有毒ガスであるＰＨ3 をより安全
に使用することを目的に、ＰＨ3 を窒素または水素ガス
で、１％程度に希釈したものを用いた場合でも、ＰＨ3
を加えない従来例（図１０〜図１３）に比べて、顕著に
粗面化できることもわかった。
に使用することを目的に、ＰＨ3 を窒素または水素ガス
で、１％程度に希釈したものを用いた場合でも、ＰＨ3
を加えない従来例（図１０〜図１３）に比べて、顕著に
粗面化できることもわかった。
【００４２】なお、上記実施の形態では、シリコンの水
素化物としてＳｉＨ4 を例示したが、この発明はこれに
限られるものでなく、Ｓｉ2 Ｈ6 、ＳｉＨ2 Ｃｌ2 も好
ましく使用できる。
素化物としてＳｉＨ4 を例示したが、この発明はこれに
限られるものでなく、Ｓｉ2 Ｈ6 、ＳｉＨ2 Ｃｌ2 も好
ましく使用できる。
【００４３】
【発明の効果】以上説明したとおり、本発明によれば、
ＰＨ3 またはＡｓＨ4 を含む雰囲気中で、熱処理するこ
とで、ストレージノード電極の表面を粗面化できる。そ
の結果、表面積の大きいストレージノード電極が得られ
る。またストレージノード電極中に熱拡散したＰＨ3 ま
たはＡｓＨ3 がドナーとなることで、キャパシタの利用
効率が向上するという付随効果も得られる。
ＰＨ3 またはＡｓＨ4 を含む雰囲気中で、熱処理するこ
とで、ストレージノード電極の表面を粗面化できる。そ
の結果、表面積の大きいストレージノード電極が得られ
る。またストレージノード電極中に熱拡散したＰＨ3 ま
たはＡｓＨ3 がドナーとなることで、キャパシタの利用
効率が向上するという付随効果も得られる。
【図１】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第１の工程における半導体記憶装置の
断面図である。
製造方法の順序の第１の工程における半導体記憶装置の
断面図である。
【図２】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第２の工程における半導体記憶装置の
断面図である。
製造方法の順序の第２の工程における半導体記憶装置の
断面図である。
【図３】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第３の工程における半導体記憶装置の
断面図である。
製造方法の順序の第３の工程における半導体記憶装置の
断面図である。
【図４】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第４の工程における半導体記憶装置の
断面図である。
製造方法の順序の第４の工程における半導体記憶装置の
断面図である。
【図５】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第５の工程における半導体記憶装置の
断面図である。
製造方法の順序の第５の工程における半導体記憶装置の
断面図である。
【図６】 本発明の実施の形態に係る半導体記憶装置の
製造方法の順序の第６の工程における半導体記憶装置の
断面図である。
製造方法の順序の第６の工程における半導体記憶装置の
断面図である。
【図７】 本発明の実施の形態で得られたストレージノ
ード電極中のリンの濃度のプロファイルを示す図であ
る。
ード電極中のリンの濃度のプロファイルを示す図であ
る。
【図８】 本発明の実施の形態に係る半導体記憶装置の
製造方法によって得られたストレージノード電極の表面
のＳＥＭ写真の模式図である。
製造方法によって得られたストレージノード電極の表面
のＳＥＭ写真の模式図である。
【図９】 従来の方法で得られたストレージノード電極
の表面のＳＥＭ写真の模式図である。
の表面のＳＥＭ写真の模式図である。
【図１０】 従来の半導体記憶装置の製造方法の順序の
第１の工程における半導体記憶装置の断面図である。
第１の工程における半導体記憶装置の断面図である。
【図１１】 従来の半導体記憶装置の製造方法の順序の
第２の工程における半導体記憶装置の断面図である。
第２の工程における半導体記憶装置の断面図である。
【図１２】 従来の半導体記憶装置の製造方法の順序の
第３の工程における半導体記憶装置の断面図である。
第３の工程における半導体記憶装置の断面図である。
【図１３】 従来の半導体記憶装置の製造方法の順序の
第４の工程における半導体記憶装置の断面図である。
第４の工程における半導体記憶装置の断面図である。
１ シリコン基板、４ ストレージノード電極、６ キ
ャパシタ絶縁膜、７セルプレート電極。
ャパシタ絶縁膜、７セルプレート電極。
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板の上に設けられ、かつ、その表面にシリ
コン結晶粒が一体的に形成されたストレージノード電極
と、 前記シリコン結晶粒を含む前記ストレージノード電極の
外表面を覆うように前記半導体基板の上に設けられたキ
ャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ード電極を覆うセルプレート電極と、を備え、 前記ストレージノード電極の中にはリンがドープされて
おり、 前記リンの濃度は、前記ストレージノード電極の表面か
ら、その内部に向かって連続的に減少している、半導体
記憶装置。 - 【請求項２】 半導体基板と、 前記半導体基板の上に設けられ、かつその表面にシリコ
ン結晶粒が一体的に形成されたストレージノード電極
と、 前記シリコン結晶粒を含む前記ストレージノード電極の
外表面を覆うように前記半導体基板の上に設けられたキ
ャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ード電極を覆うセルプレート電極と、を備え、 前記ストレージノード電極の中にはヒ素がドープされて
いる、半導体記憶装置。 - 【請求項３】 前記ヒ素の濃度は、前記ストレージノー
ド電極の表面から、その内部に向かって連続的に減少し
ている、請求項２に記載の半導体記憶装置。 - 【請求項４】 前記シリコン結晶粒の高さは、７００〜
８００Åである、請求項１または２に記載の半導体記憶
装置。 - 【請求項５】 シリコン基板の上に、ドープされた非晶
質シリコンで形成されたストレージノード電極を形成す
る工程と、 前記ストレージノード電極をＰＨ3 を含む雰囲気中で熱
処理し、それによって、その表面にシリコン結晶粒を形
成する工程と、 前記ストレージノード電極の表面をキャパシタ絶縁膜で
被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ード電極の表面を被覆するように前記半導体基板の上
に、セルプレート電極を形成する工程と、を備えた、半
導体記憶装置の製造方法。 - 【請求項６】 前記雰囲気中に、シリコンの水素化物を
さらに含め、上記熱処理を行なう、請求項５に記載の半
導体記憶装置の製造方法。 - 【請求項７】 シリコン基板の上に、ドープされた非晶
質シリコンで形成されたストレージノード電極を形成す
る工程と、 前記ストレージノード電極をシリコンの水素化物を含む
雰囲気中で熱処理し、引続き、ＰＨ3 を含む雰囲気中で
熱処理し、それによって、前記ストレージノード電極の
表面にシリコン結晶粒を形成する工程と、 前記ストレージノード電極の表面をキャパシタ絶縁膜で
被覆する工程と、 前記キャパシタ絶縁膜を介在させて、前記ストレージノ
ード電極の表面を被覆するように前記半導体基板の上に
セルプレート電極を形成する工程と、を備えた半導体記
憶装置の製造方法。 - 【請求項８】 前記シリコンの水素化物は、ＳｉＨ4 ，
Ｓｉ2 Ｈ6 およびＳｉＨ2 Ｃｌ2 からなる群より選ばれ
る、請求項６または７に記載の半導体記憶装置の製造方
法。 - 【請求項９】 前記ＰＨ3 を含む雰囲気は、下記
（ａ）、（ｂ）および（ｃ）からなる群より選ばれる、
請求項５または７に記載の半導体記憶装置の製造方法。 （ａ） ＰＨ3 のみからなる雰囲気 （ｂ） ＰＨ3 および窒素からなる雰囲気 （ｃ） ＰＨ3 および水素からなる雰囲気 - 【請求項１０】 シリコン基板の上に、ドープされた非
晶質シリコンで形成されたストレージノード電極を形成
する工程と、 前記ストレージノード電極をＡｓＨ3 を含む雰囲気中で
熱処理し、それによって、その表面にシリコン結晶粒を
形成する工程と、 前記ストレージノード電極の表面をキャパシタ絶縁膜で
被覆する工程と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
ド電極の表面を被覆するように前記半導体基板の上にセ
ルプレート電極を形成する工程と、を備えた半導体記憶
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033691A JPH09232529A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置およびその製造方法 |
| US08/671,289 US5723887A (en) | 1996-02-21 | 1996-06-27 | Semiconductor memory device and manufacturing method thereof |
| KR1019960029677A KR100227174B1 (ko) | 1996-02-21 | 1996-07-23 | 반도체 메모리 디바이스 및 이의 제조 방법 |
| US08/985,900 US5888878A (en) | 1996-02-21 | 1997-12-05 | Method of manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033691A JPH09232529A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232529A true JPH09232529A (ja) | 1997-09-05 |
Family
ID=12393455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033691A Pending JPH09232529A (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5723887A (ja) |
| JP (1) | JPH09232529A (ja) |
| KR (1) | KR100227174B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541513B1 (ko) * | 1998-09-08 | 2006-03-09 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
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|---|---|---|---|---|
| US5639685A (en) * | 1995-10-06 | 1997-06-17 | Micron Technology, Inc. | Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon |
| US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| JP3191757B2 (ja) * | 1998-02-03 | 2001-07-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3706811B2 (ja) * | 2000-06-14 | 2005-10-19 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法、及び半導体製造装置 |
| KR100713901B1 (ko) * | 2001-06-27 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| JP7616771B2 (ja) * | 2021-04-06 | 2025-01-17 | 東京エレクトロン株式会社 | アモルファスシリコン膜の結晶化方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826779A (en) * | 1986-10-24 | 1989-05-02 | Teledyne Industries, Inc. | Integrated capacitor and method of fabricating same |
| JPH03139882A (ja) * | 1989-10-26 | 1991-06-14 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| US5623243A (en) * | 1990-03-20 | 1997-04-22 | Nec Corporation | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| JP3019357B2 (ja) * | 1990-04-10 | 2000-03-13 | ミノルタ株式会社 | 複写機管理装置 |
| US5612558A (en) * | 1995-11-15 | 1997-03-18 | Micron Technology, Inc. | Hemispherical grained silicon on refractory metal nitride |
-
1996
- 1996-02-21 JP JP8033691A patent/JPH09232529A/ja active Pending
- 1996-06-27 US US08/671,289 patent/US5723887A/en not_active Expired - Fee Related
- 1996-07-23 KR KR1019960029677A patent/KR100227174B1/ko not_active Expired - Fee Related
-
1997
- 1997-12-05 US US08/985,900 patent/US5888878A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541513B1 (ko) * | 1998-09-08 | 2006-03-09 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100227174B1 (ko) | 1999-10-15 |
| US5888878A (en) | 1999-03-30 |
| KR970063741A (ko) | 1997-09-12 |
| US5723887A (en) | 1998-03-03 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031028 |