JPH05315643A - 発光ダイオードアレー及びその製造方法 - Google Patents
発光ダイオードアレー及びその製造方法Info
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- JPH05315643A JPH05315643A JP11594792A JP11594792A JPH05315643A JP H05315643 A JPH05315643 A JP H05315643A JP 11594792 A JP11594792 A JP 11594792A JP 11594792 A JP11594792 A JP 11594792A JP H05315643 A JPH05315643 A JP H05315643A
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- light emitting
- emitting diode
- semiconductor substrate
- silicon semiconductor
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Abstract
(57)【要約】
【目的】 シリコン半導体基板に形成されたIII-Ｖ族化
合物半導体の格子歪や熱応力を低減することができると
共に、発光寿命を飛躍的に延ばすことができる発光ダイ
オードアレー及びその製造方法を提供するものである。 【構成】 シリコン半導体基板に被着された絶縁膜３に
よって囲まれた領域のシリコン半導体基板面に、選択エ
ピタキシャル成長法によってＧａＡｓＰ等のIII-Ｖ族化
合物半導体が積層されてＰＮ接合が形成され、該III-Ｖ
族化合物半導体の主表面に電極となる導電体膜６が被着
され、該ＰＮ接合からなる方形状の単位発光ダイオード
８の発光面積が４００μｍ2 以下に設定され、方形状の
発光部の長手方向の一辺が５０μｍ以下に設定されるこ
とによって、発光寿命を飛躍的に延ばすことができると
共に、単位発光ダイオードを集積して比較的大きな発光
ダイオードを形成し得るものである。
合物半導体の格子歪や熱応力を低減することができると
共に、発光寿命を飛躍的に延ばすことができる発光ダイ
オードアレー及びその製造方法を提供するものである。 【構成】 シリコン半導体基板に被着された絶縁膜３に
よって囲まれた領域のシリコン半導体基板面に、選択エ
ピタキシャル成長法によってＧａＡｓＰ等のIII-Ｖ族化
合物半導体が積層されてＰＮ接合が形成され、該III-Ｖ
族化合物半導体の主表面に電極となる導電体膜６が被着
され、該ＰＮ接合からなる方形状の単位発光ダイオード
８の発光面積が４００μｍ2 以下に設定され、方形状の
発光部の長手方向の一辺が５０μｍ以下に設定されるこ
とによって、発光寿命を飛躍的に延ばすことができると
共に、単位発光ダイオードを集積して比較的大きな発光
ダイオードを形成し得るものである。
Description
【０００１】
【産業上の利用分野】本発明は、シリコン半導体基板に
III-Ｖ族化合物半導体層が選択的に形成された発光ダイ
オードアレーとその製造方法に関するものである。
III-Ｖ族化合物半導体層が選択的に形成された発光ダイ
オードアレーとその製造方法に関するものである。
【０００２】
【従来の技術】III-Ｖ族化合物半導体をシリコン半導体
基板（以下、Ｓｉ基板と称する。）に気相成長させて発
光ダイオードを集積する技術は、特開平１−２１４１７
６号公報、特開平１−２５９５８０号公報、及び特開平
２−１５００８１号公報等によって開示されている。こ
れらの先行技術には、シリコン半導体基板全面にIII-Ｖ
族化合物半導体を有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ法）等によって成長させ、その後、選択的に不純物元
素を拡散させてＰＮ接合を形成し、発光ダイオードアレ
ーを形成している。又、特開平２−１５００８１号公報
には、シリコン半導体基板に形成された二酸化シリコン
膜（ＳｉＯ2 ）及び窒化膜（Ｓｉ3 Ｎ4 ）をマスクとし
て選択的にＧａＡｓ，ＡｌＧａＡｓ等のIII-Ｖ族化合物
半導体をエピタキシャル成長させる技術が開示されてい
る。
基板（以下、Ｓｉ基板と称する。）に気相成長させて発
光ダイオードを集積する技術は、特開平１−２１４１７
６号公報、特開平１−２５９５８０号公報、及び特開平
２−１５００８１号公報等によって開示されている。こ
れらの先行技術には、シリコン半導体基板全面にIII-Ｖ
族化合物半導体を有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ法）等によって成長させ、その後、選択的に不純物元
素を拡散させてＰＮ接合を形成し、発光ダイオードアレ
ーを形成している。又、特開平２−１５００８１号公報
には、シリコン半導体基板に形成された二酸化シリコン
膜（ＳｉＯ2 ）及び窒化膜（Ｓｉ3 Ｎ4 ）をマスクとし
て選択的にＧａＡｓ，ＡｌＧａＡｓ等のIII-Ｖ族化合物
半導体をエピタキシャル成長させる技術が開示されてい
る。
【０００３】上記の選択エピタキシャル成長法は、シリ
コン半導体基板に二酸化シリコン膜を全面に形成し、単
位発光ダイオードを形成する部分のみ二酸化シリコン膜
を除去してシリコン半導体基板主表面を露呈させ、その
領域に選択的にIII-Ｖ族化合物半導体層をエピタキシャ
ル成長させる方法である。即ち、III-Ｖ族化合物半導体
層が形成されるべき領域をパターニングしたフォトマス
クを用いてシリコン半導体基板に形成された二酸化シリ
コン膜にパターンを写真転写し、レジスト膜で覆われた
二酸化シリコン膜を除き、二酸化シリコン膜をエッチン
グで除去してシリコン半導体基板主表面を露呈させ、レ
ジスト膜を除去する。その後、シリコン半導体基板主表
面が露呈した領域にIII-Ｖ族化合物半導体をＭＯＣＶＤ
法等によってエピタキシャル成長させるものである。因
に、二酸化シリコン膜の形成手段は、水蒸気或いは酸素
雰囲気中にシリコン基板を投入して熱処理して、シリコ
ン半導体基板主表面を酸化させて形成するのが一般的で
ある。
コン半導体基板に二酸化シリコン膜を全面に形成し、単
位発光ダイオードを形成する部分のみ二酸化シリコン膜
を除去してシリコン半導体基板主表面を露呈させ、その
領域に選択的にIII-Ｖ族化合物半導体層をエピタキシャ
ル成長させる方法である。即ち、III-Ｖ族化合物半導体
層が形成されるべき領域をパターニングしたフォトマス
クを用いてシリコン半導体基板に形成された二酸化シリ
コン膜にパターンを写真転写し、レジスト膜で覆われた
二酸化シリコン膜を除き、二酸化シリコン膜をエッチン
グで除去してシリコン半導体基板主表面を露呈させ、レ
ジスト膜を除去する。その後、シリコン半導体基板主表
面が露呈した領域にIII-Ｖ族化合物半導体をＭＯＣＶＤ
法等によってエピタキシャル成長させるものである。因
に、二酸化シリコン膜の形成手段は、水蒸気或いは酸素
雰囲気中にシリコン基板を投入して熱処理して、シリコ
ン半導体基板主表面を酸化させて形成するのが一般的で
ある。
【０００４】
【発明が解決しようとする課題】不純物元素を拡散して
III-Ｖ族化合物半導体にＰＮ接合を形成した発光ダイオ
ードアレーは、機械的強度が脆弱であると共に、熱伝導
率が悪く、発光出力を上げることができない欠点があ
る。しかし、シリコン半導体基板にエピタキシャル成長
法によってIII-Ｖ族化合物半導体を形成する方法によれ
ば、これらの欠点は解消される。更に、上述の選択エピ
タキシャル成長法は、シリコン半導体基板全面にIII-Ｖ
族化合物半導体層を成長させる場合に比べて成長部分の
面積を小さく限定することができる為に、成長層に加わ
る応力を低減することができると共に、歪みを緩和する
ことができる。この選択エピタキシャル成長法は、格子
不整合からなる格子歪、成長温度から室温に冷却する過
程で熱歪が大きい発生する異種材料間のエピタキシャル
成長、即ち、シリコン半導体基板にIII-Ｖ族化合物半導
体をエピタキシャル成長させる場合に極めて有効であ
る。
III-Ｖ族化合物半導体にＰＮ接合を形成した発光ダイオ
ードアレーは、機械的強度が脆弱であると共に、熱伝導
率が悪く、発光出力を上げることができない欠点があ
る。しかし、シリコン半導体基板にエピタキシャル成長
法によってIII-Ｖ族化合物半導体を形成する方法によれ
ば、これらの欠点は解消される。更に、上述の選択エピ
タキシャル成長法は、シリコン半導体基板全面にIII-Ｖ
族化合物半導体層を成長させる場合に比べて成長部分の
面積を小さく限定することができる為に、成長層に加わ
る応力を低減することができると共に、歪みを緩和する
ことができる。この選択エピタキシャル成長法は、格子
不整合からなる格子歪、成長温度から室温に冷却する過
程で熱歪が大きい発生する異種材料間のエピタキシャル
成長、即ち、シリコン半導体基板にIII-Ｖ族化合物半導
体をエピタキシャル成長させる場合に極めて有効であ
る。
【０００５】しかしながら、選択エピタキシャル成長法
によるシリコン格子歪、熱歪応力を低減する効果は、II
I-Ｖ族化合物半導体によってＰＮ接合が形成された発光
面積に依存しており、面積が大き過ぎるとシリコン格子
歪や熱歪応力を低減する効果が得られない欠点があると
共に、発光面積が大きなものでは、発光寿命が短いとい
う欠点があり、従来の発光ダイオードアレーには、改善
の余地があった。本発明は、上述に鑑みてなされたもの
であって、シリコン半導体基板に形成されたIII-Ｖ族化
合物半導体の格子歪、熱歪応力を低減することができる
と共に、発光寿命を飛躍的に延ばすことができる発光ダ
イオードアレー及びその製造方法を提供するものであ
る。更に、本発明は、単位発光ダイオードを複数個形成
して一個の比較的大きな発光ダイオードを形成し得る発
光ダイオードアレー及びその製造方法を提供するもので
ある。
によるシリコン格子歪、熱歪応力を低減する効果は、II
I-Ｖ族化合物半導体によってＰＮ接合が形成された発光
面積に依存しており、面積が大き過ぎるとシリコン格子
歪や熱歪応力を低減する効果が得られない欠点があると
共に、発光面積が大きなものでは、発光寿命が短いとい
う欠点があり、従来の発光ダイオードアレーには、改善
の余地があった。本発明は、上述に鑑みてなされたもの
であって、シリコン半導体基板に形成されたIII-Ｖ族化
合物半導体の格子歪、熱歪応力を低減することができる
と共に、発光寿命を飛躍的に延ばすことができる発光ダ
イオードアレー及びその製造方法を提供するものであ
る。更に、本発明は、単位発光ダイオードを複数個形成
して一個の比較的大きな発光ダイオードを形成し得る発
光ダイオードアレー及びその製造方法を提供するもので
ある。
【０００６】
【課題を解決するための手段】本発明の発光ダイオード
アレーは、シリコン半導体基板に単位発光ダイオードが
配列されており、該シリコン半導体基板に被着された絶
縁膜と、該絶縁膜が部分的に除去され、該シリコン半導
体基板主表面が露呈した領域に積層されてＰＮ接合を形
成するIII-Ｖ族化合物半導体層と、該化合物半導体層に
被着された導電体膜とからなり、該ＰＮ接合からなる該
単位発光ダイオードの発光部の面積が４００μｍ2 以下
であるものである。
アレーは、シリコン半導体基板に単位発光ダイオードが
配列されており、該シリコン半導体基板に被着された絶
縁膜と、該絶縁膜が部分的に除去され、該シリコン半導
体基板主表面が露呈した領域に積層されてＰＮ接合を形
成するIII-Ｖ族化合物半導体層と、該化合物半導体層に
被着された導電体膜とからなり、該ＰＮ接合からなる該
単位発光ダイオードの発光部の面積が４００μｍ2 以下
であるものである。
【０００７】本発明の発光ダイオードアレーは、シリコ
ン半導体基板に単位発光ダイオードが配列されたもの
で、該シリコン半導体基板に被着された絶縁膜によって
互いに分離され、該シリコン半導体基板主表面から積層
されてＰＮ接合を形成するIII-Ｖ族化合物半導体層と、
それぞれの該化合物半導体層の主表面に被着されて互い
に接続された導電体膜とからなり、該ＰＮ接合からなる
単位発光ダイオードの発光部の面積が４００μｍ2 以下
であるものである。
ン半導体基板に単位発光ダイオードが配列されたもの
で、該シリコン半導体基板に被着された絶縁膜によって
互いに分離され、該シリコン半導体基板主表面から積層
されてＰＮ接合を形成するIII-Ｖ族化合物半導体層と、
それぞれの該化合物半導体層の主表面に被着されて互い
に接続された導電体膜とからなり、該ＰＮ接合からなる
単位発光ダイオードの発光部の面積が４００μｍ2 以下
であるものである。
【０００８】本発明の発光ダイオードアレーの製造方法
は、該シリコン半導体基板に絶縁膜を形成する第１の工
程と、該単位発光ダイオードを形成すべく該絶縁膜を部
分的にエッチングして該シリコン半導体基板の主表面を
露呈する第２の工程と、該第２の工程によって該シリコ
ン半導体基板の主表面が露呈した領域にIII-Ｖ族化合物
半導体層をエピタキシャル成長させてＰＮ接合を形成す
る第３の工程と、該絶縁膜によって囲まれた該化合物半
導体層の主表面に第１の導電体膜を形成する第４の工程
と、該シリコン半導体基板の裏面に第２の導電体膜を形
成する第５の工程とからなるものである。又、ＰＮ接合
からなる単位発光ダイオードのそれぞれは、導電体膜に
よって接続され、前記単位発光ダイオードの発光部の面
積が４００μｍ2 以下に設定され、単位発光ダイオード
の長手方向の一辺の長さが、５０μｍ以下に設定されて
いるものである。
は、該シリコン半導体基板に絶縁膜を形成する第１の工
程と、該単位発光ダイオードを形成すべく該絶縁膜を部
分的にエッチングして該シリコン半導体基板の主表面を
露呈する第２の工程と、該第２の工程によって該シリコ
ン半導体基板の主表面が露呈した領域にIII-Ｖ族化合物
半導体層をエピタキシャル成長させてＰＮ接合を形成す
る第３の工程と、該絶縁膜によって囲まれた該化合物半
導体層の主表面に第１の導電体膜を形成する第４の工程
と、該シリコン半導体基板の裏面に第２の導電体膜を形
成する第５の工程とからなるものである。又、ＰＮ接合
からなる単位発光ダイオードのそれぞれは、導電体膜に
よって接続され、前記単位発光ダイオードの発光部の面
積が４００μｍ2 以下に設定され、単位発光ダイオード
の長手方向の一辺の長さが、５０μｍ以下に設定されて
いるものである。
【０００９】
【作用】本発明の発光ダイオードアレー及びその製造方
法は、その発光部をシリコン半導体基板に選択的にエピ
タキシャル成長させた化合物半導体層を格子歪、熱歪応
力が低減できる面積に設定すると共に、単位発光ダイオ
ードの面積とその長手方向の一辺の長さを所定の値以下
とすることによって発光寿命を飛躍的に延ばすことがで
きるものである。
法は、その発光部をシリコン半導体基板に選択的にエピ
タキシャル成長させた化合物半導体層を格子歪、熱歪応
力が低減できる面積に設定すると共に、単位発光ダイオ
ードの面積とその長手方向の一辺の長さを所定の値以下
とすることによって発光寿命を飛躍的に延ばすことがで
きるものである。
【００１０】
【実施例】本発明に係る発光ダイオードアレー及びその
製造方法について、図１乃至図７に基づいて説明する。
尚、図１乃至図３は、本発明の発光ダイオードアレーの
概要を示す平面図であり、図４は、図１のＸ−Ｙ線に沿
った断面図である。図１に於いて、３は二酸化シリコン
膜等からなる絶縁膜、６は導電体膜、８は一発光ダイオ
ードを形成する単位発光ダイオードである。単位発光ダ
イオード８は、その平面形状が矩形であって、その長手
方向の一辺（以下、長辺と称する。）が５０μｍであ
り、他辺が６μｍに形成され、単位発光ダイオード８の
一端に導電体膜６が被着されている。単位発光ダイオー
ド８間の距離は、５μｍに設定され、各単位発光ダイオ
ード８の周囲は、絶縁膜３で覆われている。尚、導電体
膜６は、単位発光ダイオード８間を覆う絶縁膜３に被着
されて単位発光ダイオードに接触するように形成しても
よい（図示なし）。又、単位発光ダイオード８が集積さ
れたブロックを一単位として複数個のブロックをシリコ
ン半導体基板に形成することができる。
製造方法について、図１乃至図７に基づいて説明する。
尚、図１乃至図３は、本発明の発光ダイオードアレーの
概要を示す平面図であり、図４は、図１のＸ−Ｙ線に沿
った断面図である。図１に於いて、３は二酸化シリコン
膜等からなる絶縁膜、６は導電体膜、８は一発光ダイオ
ードを形成する単位発光ダイオードである。単位発光ダ
イオード８は、その平面形状が矩形であって、その長手
方向の一辺（以下、長辺と称する。）が５０μｍであ
り、他辺が６μｍに形成され、単位発光ダイオード８の
一端に導電体膜６が被着されている。単位発光ダイオー
ド８間の距離は、５μｍに設定され、各単位発光ダイオ
ード８の周囲は、絶縁膜３で覆われている。尚、導電体
膜６は、単位発光ダイオード８間を覆う絶縁膜３に被着
されて単位発光ダイオードに接触するように形成しても
よい（図示なし）。又、単位発光ダイオード８が集積さ
れたブロックを一単位として複数個のブロックをシリコ
ン半導体基板に形成することができる。
【００１１】次に、図４に基づいて、本発明の発光ダイ
オードアレーの製造方法について説明する。Ｎ型（Ｐ
型）のシリコン半導体基板１を酸素雰囲気中に投入して
熱処理を行って、シリコン半導体基板１の主表面に二酸
化シリコン膜２を形成する。その後、窒化膜や多結晶シ
リコン層等の絶縁膜３を形成する。続いて、単位発光ダ
イオード８を形成する領域をパターニングしたフォトマ
スクを用いてその二酸化シリコン膜等の絶縁膜３にパタ
ーンを写真転写する。レジスト膜で覆われた絶縁膜を除
き、露呈した絶縁膜をエッチングで除去し、更に、エッ
チングによってシリコン半導体基板主表面が露呈した開
口部２1 を形成する。この開口部２1 にＮ型（Ｐ型）の
III-Ｖ族化合物半導体（ＧａＡｓＰ等）４をＭＯＣＶＤ
或いはＭＢＥ（分子線エピタキシ）等によるエピタキシ
ャル成長法によって堆積する。続いて、Ｐ型（Ｎ型）の
III-Ｖ族化合物半導体５を同様に堆積してＰＮ接合を形
成する。その後、III-Ｖ族化合物半導体５の主表面にア
ルミニウム等の導電体膜６が被着され、且つ、シリコン
半導体基板１の裏面に導電体膜７が被着されて電極が形
成される。無論、二酸化シリコン膜２を比較的厚く形成
した場合は、窒化膜や多結晶シリコン層等の絶縁膜３を
形成する必要はない。
オードアレーの製造方法について説明する。Ｎ型（Ｐ
型）のシリコン半導体基板１を酸素雰囲気中に投入して
熱処理を行って、シリコン半導体基板１の主表面に二酸
化シリコン膜２を形成する。その後、窒化膜や多結晶シ
リコン層等の絶縁膜３を形成する。続いて、単位発光ダ
イオード８を形成する領域をパターニングしたフォトマ
スクを用いてその二酸化シリコン膜等の絶縁膜３にパタ
ーンを写真転写する。レジスト膜で覆われた絶縁膜を除
き、露呈した絶縁膜をエッチングで除去し、更に、エッ
チングによってシリコン半導体基板主表面が露呈した開
口部２1 を形成する。この開口部２1 にＮ型（Ｐ型）の
III-Ｖ族化合物半導体（ＧａＡｓＰ等）４をＭＯＣＶＤ
或いはＭＢＥ（分子線エピタキシ）等によるエピタキシ
ャル成長法によって堆積する。続いて、Ｐ型（Ｎ型）の
III-Ｖ族化合物半導体５を同様に堆積してＰＮ接合を形
成する。その後、III-Ｖ族化合物半導体５の主表面にア
ルミニウム等の導電体膜６が被着され、且つ、シリコン
半導体基板１の裏面に導電体膜７が被着されて電極が形
成される。無論、二酸化シリコン膜２を比較的厚く形成
した場合は、窒化膜や多結晶シリコン層等の絶縁膜３を
形成する必要はない。
【００１２】図２は、単位発光ダイオード８1 がマトリ
ックス状に配列された実施例を示している。絶縁膜３1
に開口部が形成され、その開口部にIII-Ｖ族化合物半導
体をエピタキシャル成長させて、ＰＮ接合を形成する。
各列毎の単位発光ダイオード８1 の主表面に導電体膜６
1 が被着されて電極が形成されている。その発光部は、
略正方形を呈しており、一辺の長さが６μｍとなってい
る。各列間の間隔は、５μｍである。図３の実施例で
は、単位発光ダイオード８2 が絶縁膜３2 に形成された
開口部にIII-Ｖ族化合物半導体をエピタキシャル成長さ
せて、ＰＮ接合を形成している。その導電体膜６2 は、
それぞれ単位発光ダイオード８2 の片隅に接着されて絶
縁膜３2 に延在して電極を形成している。その発光部
は、略正方形を呈し、一辺の長さが２０μｍであり、発
光面積は、約４００μｍ2 に設定されている。
ックス状に配列された実施例を示している。絶縁膜３1
に開口部が形成され、その開口部にIII-Ｖ族化合物半導
体をエピタキシャル成長させて、ＰＮ接合を形成する。
各列毎の単位発光ダイオード８1 の主表面に導電体膜６
1 が被着されて電極が形成されている。その発光部は、
略正方形を呈しており、一辺の長さが６μｍとなってい
る。各列間の間隔は、５μｍである。図３の実施例で
は、単位発光ダイオード８2 が絶縁膜３2 に形成された
開口部にIII-Ｖ族化合物半導体をエピタキシャル成長さ
せて、ＰＮ接合を形成している。その導電体膜６2 は、
それぞれ単位発光ダイオード８2 の片隅に接着されて絶
縁膜３2 に延在して電極を形成している。その発光部
は、略正方形を呈し、一辺の長さが２０μｍであり、発
光面積は、約４００μｍ2 に設定されている。
【００１３】次に、本発明の発光ダイオードアレーの発
光面積及び発光寿命或いは発光部の長辺の長さと発光寿
命の関係を、図５，図６に基づいて説明する。図５は、
選択エピタキシャル成長によって形成された単位発光ダ
イオードの発光面積と発光寿命との関係が示されてお
り、図５の横軸が単位発光ダイオードの発光面積を示
し、縦軸が発光寿命を示している。斯る単位発光ダイオ
ードの発光面積は、正方形であって、２００Ａ／ｃｍ2
の電流密度で通電し、初期の発光強度から１０パーセン
ト減衰した時点をもって発光寿命であると定義してい
る。図５から明らかなように、シリコン半導体基板全面
にIII-Ｖ族化合物半導体をエピタキシャル成長させたも
のは、その発光寿命が１００時間であり、実用には耐え
得ないものである。発光面積を次第に小さくして行くに
つれて、発光ダイオードの発光寿命は、延びて行く。実
用に耐え得る発光寿命は、１０００時間であるので、単
位発光ダイオードの発光面積Ｓは、図５から４００μｍ
2 以下であればよいことが理解され得る。
光面積及び発光寿命或いは発光部の長辺の長さと発光寿
命の関係を、図５，図６に基づいて説明する。図５は、
選択エピタキシャル成長によって形成された単位発光ダ
イオードの発光面積と発光寿命との関係が示されてお
り、図５の横軸が単位発光ダイオードの発光面積を示
し、縦軸が発光寿命を示している。斯る単位発光ダイオ
ードの発光面積は、正方形であって、２００Ａ／ｃｍ2
の電流密度で通電し、初期の発光強度から１０パーセン
ト減衰した時点をもって発光寿命であると定義してい
る。図５から明らかなように、シリコン半導体基板全面
にIII-Ｖ族化合物半導体をエピタキシャル成長させたも
のは、その発光寿命が１００時間であり、実用には耐え
得ないものである。発光面積を次第に小さくして行くに
つれて、発光ダイオードの発光寿命は、延びて行く。実
用に耐え得る発光寿命は、１０００時間であるので、単
位発光ダイオードの発光面積Ｓは、図５から４００μｍ
2 以下であればよいことが理解され得る。
【００１４】図６は、単位発光ダイオードの長辺の長さ
と発光寿命との関係を図示したものである。サンプル１
乃至３の発光面積Ｓは、サンプルａが１００μｍ2 、サ
ンプルｂが３００μｍ2 、サンプルｃが４００μｍ2 に
それぞれ設定されている。各サンプルの発光面積Ｓを一
定として、発光部が矩形であって、その長辺の長さＸを
変化させたときの発光寿命が示されている。図５の結果
からも明らかなように、発光面積の小さいサンプルａ
は、実用として充分な発光寿命を有している。サンプル
ｂ，ｃにあっては、長辺が４０〜５０μｍを越えたとこ
ろで急激に発光寿命が低下している。従って、実用上
は、長辺を５０μｍ以下に設定する必要がある。又、同
一面積の場合、その形状が正方形（Ｘ＝√（Ｓ））に近
い程、発光寿命は長くなっている。即ち、単位発光ダイ
オードの一辺が短いとしても、長辺が所定の長さより長
い場合、その長辺にかかる格子不整合による格子歪等が
大きくなり、結晶の歪みを緩和することができなくな
り、発光寿命は低下することが理解され得る。従って、
長辺の最長は、５０μｍ以下に設定する必要がある。因
に、図１，図３の発光ダイオードアレーの発光寿命は、
１０００時間を越えており、図２の発光ダイオードアレ
ーに至っては、発光時間が、１５００時間を越えたとし
ても、発光強度の劣化は、８．３パーセント程度であっ
た。
と発光寿命との関係を図示したものである。サンプル１
乃至３の発光面積Ｓは、サンプルａが１００μｍ2 、サ
ンプルｂが３００μｍ2 、サンプルｃが４００μｍ2 に
それぞれ設定されている。各サンプルの発光面積Ｓを一
定として、発光部が矩形であって、その長辺の長さＸを
変化させたときの発光寿命が示されている。図５の結果
からも明らかなように、発光面積の小さいサンプルａ
は、実用として充分な発光寿命を有している。サンプル
ｂ，ｃにあっては、長辺が４０〜５０μｍを越えたとこ
ろで急激に発光寿命が低下している。従って、実用上
は、長辺を５０μｍ以下に設定する必要がある。又、同
一面積の場合、その形状が正方形（Ｘ＝√（Ｓ））に近
い程、発光寿命は長くなっている。即ち、単位発光ダイ
オードの一辺が短いとしても、長辺が所定の長さより長
い場合、その長辺にかかる格子不整合による格子歪等が
大きくなり、結晶の歪みを緩和することができなくな
り、発光寿命は低下することが理解され得る。従って、
長辺の最長は、５０μｍ以下に設定する必要がある。因
に、図１，図３の発光ダイオードアレーの発光寿命は、
１０００時間を越えており、図２の発光ダイオードアレ
ーに至っては、発光時間が、１５００時間を越えたとし
ても、発光強度の劣化は、８．３パーセント程度であっ
た。
【００１５】本発明の発光ダイオードアレーでは、単位
発光ダイオードが集積されて一個のブロックの発光ダイ
オードが形成される。更に、一個の発光ダイオードとし
て認識される得るこのブロックがシリコン半導体基板に
複数個配列され、より大きな配列の複数の発光ダイオー
ドが形成される。一方、イメージセンサー等によって単
位発光ダイオードのそれぞれが一個の発光ダイオードと
して認識されないようにする必要がある。図７に基づい
て説明すると、図の横軸が単位発光ダイオードのピッチ
を示し、縦軸が光強度を示している。単位発光ダイオー
ド１０1 ，１０2 …は、ピッチＰでシリコン半導体基板
に配列されている。その単位発光ダイオードの発光強度
は、図に示すようにガウス分布しており、基板面から発
光強度が最大となるまでの距離をＬｐとし、距離Ｌｐの
１／４の距離の幅をＤとすると、ピッチＰと幅Ｄとの関
係が、Ｄ＞Ｐとなるように設定することによって、光合
成パターン１１が得られる。即ち、シリコン半導体基板
に複数の単位発光ダイオードが配列されたブロックをイ
メージセンサー等によって光検出を行ったとしても、一
個の発光ダイオードとして認識され得ることになる。
発光ダイオードが集積されて一個のブロックの発光ダイ
オードが形成される。更に、一個の発光ダイオードとし
て認識される得るこのブロックがシリコン半導体基板に
複数個配列され、より大きな配列の複数の発光ダイオー
ドが形成される。一方、イメージセンサー等によって単
位発光ダイオードのそれぞれが一個の発光ダイオードと
して認識されないようにする必要がある。図７に基づい
て説明すると、図の横軸が単位発光ダイオードのピッチ
を示し、縦軸が光強度を示している。単位発光ダイオー
ド１０1 ，１０2 …は、ピッチＰでシリコン半導体基板
に配列されている。その単位発光ダイオードの発光強度
は、図に示すようにガウス分布しており、基板面から発
光強度が最大となるまでの距離をＬｐとし、距離Ｌｐの
１／４の距離の幅をＤとすると、ピッチＰと幅Ｄとの関
係が、Ｄ＞Ｐとなるように設定することによって、光合
成パターン１１が得られる。即ち、シリコン半導体基板
に複数の単位発光ダイオードが配列されたブロックをイ
メージセンサー等によって光検出を行ったとしても、一
個の発光ダイオードとして認識され得ることになる。
【００１６】
【発明の効果】上述のように、本発明の発光ダイオード
アレー及びその製造方法によれば、半導体基板にシリコ
ン半導体基板を用いてIII-Ｖ族化合物半導体をエピタキ
シャル成長させて発光ダイオードアレーを形成すること
によって、化合物半導体にありがちな機械強度の脆弱
さ、熱伝導率が悪く発光出力が上げられないというよう
な欠点が改善されると共に、発光寿命を飛躍的に延ばす
ことができる極めて効果的なものである。更に、本発明
の発光ダイオードアレーは、その一つの発光ダイオード
が分割された単位発光ダイオードを集積することによっ
て形成されており、長寿命であって、しかも極めて大き
な面積の発光ダイオードを形成することができる極めて
効果的なものである。
アレー及びその製造方法によれば、半導体基板にシリコ
ン半導体基板を用いてIII-Ｖ族化合物半導体をエピタキ
シャル成長させて発光ダイオードアレーを形成すること
によって、化合物半導体にありがちな機械強度の脆弱
さ、熱伝導率が悪く発光出力が上げられないというよう
な欠点が改善されると共に、発光寿命を飛躍的に延ばす
ことができる極めて効果的なものである。更に、本発明
の発光ダイオードアレーは、その一つの発光ダイオード
が分割された単位発光ダイオードを集積することによっ
て形成されており、長寿命であって、しかも極めて大き
な面積の発光ダイオードを形成することができる極めて
効果的なものである。
【図１】本発明に係る発光ダイオードアレーの一実施例
を示す平面図である。
を示す平面図である。
【図２】本発明に係る発光ダイオードアレーの他の実施
例を示す平面図である。
例を示す平面図である。
【図３】本発明に係る発光ダイオードアレーの他の実施
例を示す平面図である。
例を示す平面図である。
【図４】本発明に係る発光ダイオードアレー及びその製
造方法を説明する為の図１のＸ−Ｙ線に沿った断面図で
ある。
造方法を説明する為の図１のＸ−Ｙ線に沿った断面図で
ある。
【図５】本発明に係る発光ダイオードアレーの発光面積
と発光寿命との関係を説明する為の図である。
と発光寿命との関係を説明する為の図である。
【図６】本発明に係る発光ダイオードアレーの発光面積
の長辺と発光寿命との関係を説明する為の図である。
の長辺と発光寿命との関係を説明する為の図である。
【図７】本発明に係る発光ダイオードアレーの光強度と
ピッチとの関係を説明する為の図である。
ピッチとの関係を説明する為の図である。
１ シリコン半導体基板 ２ 二酸化シリコン膜 ３，３1 ，３2 絶縁膜 ４ Ｎ+ 層からなるIII-Ｖ族化合物半導体
層 ５ Ｐ+ 層からなるIII-Ｖ族化合物半導体
層 ６，７ 導電体膜 ８，８1 ，８2 単位発光ダイオード
層 ５ Ｐ+ 層からなるIII-Ｖ族化合物半導体
層 ６，７ 導電体膜 ８，８1 ，８2 単位発光ダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 威 東京都千代田区丸の内１−１−２ 日本鋼 管株式会社内 (72)発明者 梅野 正義 愛知県名古屋市名東区西里町２−43−２
Claims (9)
- 【請求項１】 シリコン半導体基板に単位発光ダイオー
ドが配列されてなる発光ダイオードアレーに於いて、該
シリコン半導体基板に被着された絶縁膜と、該絶縁膜が
部分的に除去されて該シリコン半導体基板主表面が露呈
した領域に積層されてＰＮ接合を形成するIII-Ｖ族化合
物半導体層と、該化合物半導体層に被着された導電体膜
とからなり、該ＰＮ接合によって形成された単位発光ダ
イオードの発光部の面積が４００μｍ2 以下であること
を特徴とする発光ダイオードアレー。 - 【請求項２】 前記単位発光ダイオードのそれぞれが、
該導電体膜によって接続されて一個の発光ダイオードを
形成していることを特徴とする特許請求の範囲第１項記
載の発光ダイオードアレー。 - 【請求項３】 前記単位発光ダイオードの平面形状が矩
形であって、その長手方向の一辺の長さが、５０μｍ以
下であることを特徴とする特許請求の範囲第１項又は第
２項記載の発光ダイオードアレー。 - 【請求項４】 シリコン半導体基板に単位発光ダイオー
ドが配列されてなる発光ダイオードアレーに於いて、該
シリコン半導体基板に被着された絶縁膜によって互いに
分離され、該シリコン半導体基板主表面から積層されて
ＰＮ接合を形成するIII-Ｖ族化合物半導体層と、該ＰＮ
接合を形成する化合物半導体層の主表面に被着されて互
いに接続された導電体膜とからなることを特徴とする発
光ダイオードアレー。 - 【請求項５】 前記ＰＮ接合からなる単位発光ダイオー
ドの発光部の面積が、４００μｍ2 以下であることを特
徴とする特許請求の範囲第４項記載の発光ダイオードア
レー。 - 【請求項６】 前記ＰＮ接合からなる単位発光ダイオー
ドの平面形状が矩形であって、その長手方向の一辺の長
さが、５０μｍ以下であることを特徴とする特許請求の
範囲第４項又は第５項記載の発光ダイオードアレー。 - 【請求項７】 シリコン半導体基板に単位発光ダイオー
ドが配列されてなる発光ダイオードアレーの製造方法に
於いて、該シリコン半導体基板に絶縁膜を形成する第１
の工程と、該単位発光ダイオードを形成すべく該絶縁膜
を部分的にエッチングして該シリコン半導体基板の主表
面を露呈する第２の工程と、第２の工程によって該シリ
コン半導体基板の主表面が露呈した部分にIII-Ｖ族化合
物半導体層をエピタキシャル成長させてＰＮ接合を形成
する第３の工程と、該絶縁膜によって互いに絶縁された
該化合物半導体層の主表面に第１の導電体膜を形成する
第４の工程と、該シリコン半導体基板の裏面に第２の導
電体膜を形成する第５の工程とからなることを特徴とす
る発光ダイオードアレーの製造方法。 - 【請求項８】 前記ＰＮ接合からなる単位発光ダイオー
ドの発光部の面積が、４００μｍ2 以下に設定されてい
ることを特徴とする特許請求の範囲第７項記載の発光ダ
イオードアレーの製造方法。 - 【請求項９】 前記ＰＮ接合からなる単位発光ダイオー
ドの平面形状が矩形であって、その長手方向の一辺の長
さが、５０μｍ以下に設定されていることを特徴とする
特許請求の範囲第７項又は第８項記載の発光ダイオード
アレーの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11594792A JPH05315643A (ja) | 1992-05-08 | 1992-05-08 | 発光ダイオードアレー及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11594792A JPH05315643A (ja) | 1992-05-08 | 1992-05-08 | 発光ダイオードアレー及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315643A true JPH05315643A (ja) | 1993-11-26 |
Family
ID=14675106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11594792A Withdrawn JPH05315643A (ja) | 1992-05-08 | 1992-05-08 | 発光ダイオードアレー及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315643A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007132A1 (en) * | 2000-07-18 | 2002-01-24 | Sony Corporation | Image display unit and production method for image display unit |
| US6830946B2 (en) | 2001-02-01 | 2004-12-14 | Sony Corporation | Device transfer method and panel |
| US6872635B2 (en) | 2001-04-11 | 2005-03-29 | Sony Corporation | Device transferring method, and device arraying method and image display unit fabricating method using the same |
| US6939729B2 (en) | 2000-12-14 | 2005-09-06 | Sony Corporation | Method of transferring a device, a method of producing a device holding substrate, and a device holding substrate |
| US6943047B2 (en) | 2001-08-01 | 2005-09-13 | Sony Corporation | Device transferring method, device arraying method, and image display fabrication method using the same |
| US6972204B2 (en) | 2001-09-06 | 2005-12-06 | Sony Corporation | Method of transferring devices, method of arranging devices using the same, and method of manufacturing an image display system |
-
1992
- 1992-05-08 JP JP11594792A patent/JPH05315643A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002007132A1 (en) * | 2000-07-18 | 2002-01-24 | Sony Corporation | Image display unit and production method for image display unit |
| US6613610B2 (en) | 2000-07-18 | 2003-09-02 | Sony Corporation | Image display unit and method of producing image display unit |
| US7880184B2 (en) | 2000-07-18 | 2011-02-01 | Sony Corporation | Image display unit |
| US6939729B2 (en) | 2000-12-14 | 2005-09-06 | Sony Corporation | Method of transferring a device, a method of producing a device holding substrate, and a device holding substrate |
| US6830946B2 (en) | 2001-02-01 | 2004-12-14 | Sony Corporation | Device transfer method and panel |
| US6921675B2 (en) | 2001-02-01 | 2005-07-26 | Sony Corporation | Device transfer method and panel |
| US7233030B2 (en) | 2001-02-01 | 2007-06-19 | Sony Corporation | Device transfer method and panel |
| US6872635B2 (en) | 2001-04-11 | 2005-03-29 | Sony Corporation | Device transferring method, and device arraying method and image display unit fabricating method using the same |
| US7195687B2 (en) | 2001-04-11 | 2007-03-27 | Sony Corporation | Device transferring method, and device arraying method and image display unit fabricating method using the same |
| US6943047B2 (en) | 2001-08-01 | 2005-09-13 | Sony Corporation | Device transferring method, device arraying method, and image display fabrication method using the same |
| US6972204B2 (en) | 2001-09-06 | 2005-12-06 | Sony Corporation | Method of transferring devices, method of arranging devices using the same, and method of manufacturing an image display system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |