JPH0531971B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルデータを順次伝送する場
合において、復号化後のデータの誤り訂正が不可
能である場合に前後の正しいデータの平均値をと
り、その平均値データを誤つたデータと置換する
デジタルデータ補間回路に関するものである。

〔従来の技術〕

第３図は、従来のデジタルデータ補間回路の構
成を示すブロツク図である。

同図において、１は入力端子、２は出力端子、
１６，１７はそれぞれ第１レジスタ、第２レジス
タであつて、入力されるデータが正しいデータで
ある場合には、これを新しいデータとして置き換
え、誤つたデータである場合には、元のデータを
前置ホールドする機能を有している。１８は入力
端子１から入つてくるデータが誤りであるか否か
を検出し、その結果に応じた信号を第１レジスタ
１６および第２レジスタ１７に送出するエラーフ
ラグ検出器、８は第１レジスタ１６および第２レ
ジスタ１７の出力を加算する全加算器、９は全加
算器８の加算結果の最下位ビツトのデータを切り
捨てた後、加算値を（１／２）にして出力する最
下位ビツト切り捨て回路、１９は最下位ビツト切
り捨て回路９からの出力データと第２レジスタ１
７からの出力データをエラーフラグ検出器１８か
らの信号に基づいて選択し出力させるセレクタで
ある。

次に、上記のように構成された従来のデジタル
データ補間回路の動作について説明する。なお、
以下の説明において、ｎは整数であり、データの
送られてくる順番を表し、入力端子１に入力され
るデータは該データの正誤情報を有するエラーフ
ラグとその他の情報を有するシンボルデータとか
ら構成されているものとする。

まず、第ｎ−１番目のデータが入力端子１に入
力されると、このデータの内、シンボルデータに
付加されたエラーフラグがエラーフラグ検出器１
８に入力される。

エラーフラグ検出器１８では、このエラーフラ
グを検出し、シンボルデータが正しいと判定した
場合には、このシンボルデータをラツチする信号
を第１レジスタ１６に送り、逆に、シンボルデー
タが誤りであると判定した場合には、ラツチ信号
を送らずシンボルデータは切り捨てられる。

従つて、シンボルデータが正しい場合に限り、
第１レジスタ１６にはシンボルデータが取り込ま
れることになる。

続いて、上記入力端子１に次段の第ｎ番目のデ
ータが入力した場合にも、エラーフラグ検出器１
８では、シンボルデータの正誤を判定し、正しい
場合には第１レジスタ１６に信号を送り、このシ
ンボルデータをラツチさせ、同時に第２レジスタ
１７にも第１レジスタ１６にラツチされている第
ｎ−１番目のシンボルデータを受けてラツチさせ
る信号を送る。

さらに、次段の第ｎ＋１番目のデータが入力端
子１に入力した場合には、エラーフラグ検出器１
８では、この第ｎ＋１番目のシンボルデータの正
誤を判定し、正しい場合には、そのシンボルデー
タを第１レジスタ１６にラツチさせるとともに、
第２レジスタ１７にラツチされているシンボルデ
ータをセレクタ１９および全加算器８に送り、第
１レジスタ１６にラツチされているシンボルデー
タを第２レジスタ１７および全加算器８に送る。
この全加算器８に送られた２つのシンボルデータ
は、この全加算器８で加算され、最下位ビツト切
り捨て回路９で最下位ビツトのデータが切り捨て
られた後、（１／２）に平均値化されて、セレク
タ１９に送られる。

そして、このセレクタ１９において、上記２つ
のシンボルデータを出力端子２から選択し出力す
るわけであるが、この選択に当たつて、エラーフ
ラグ検出器１８は、第１および第２レジスタ１
６，１７にラツチされたシンボルデータの順序の
連続性が維持されている場合は、セレクタ１９に
入力された２つのシンボルデータの内、第２レジ
スタ１７からの出力データを選択し、出力端子２
に出力させるようにしている。

逆に、この連続性が維持されていない場合、つ
まり、第ｎ番目のシンボルデータが誤つていたた
め、第２レジスタ１７には前置ホールドされた第
ｎ−１番目のシンボルデータがラツチされ、第１
レジスタ１６には第ｎ＋１番目のシンボルデータ
がラツチされたような状態においては、入力端子
１に次段の第ｎ＋２番目のデータが入力される
と、本来であれば第ｎ番目のシンボルデータが出
力されなければならないが、実際には第ｎ−１番
目のシンボルデータが出力されることになる。こ
れを防ぐために、エラーフラグ検出器１８では、
セレクタ１９に対し、最下位ビツト切り捨て回路
９からの出力データ、すなわち、第ｎ−１番目と
第ｎ＋１番目のシンボルデータを平均値化したデ
ータを選択して出力端子２に出力させるようにし
ている。

このようにすることで従来の装置においては、
誤つたシンボルデータが存在した場合、この誤つ
たシンボルデータを、このシンボルデータの前後
のシンボルデータより求めた平均値データに置換
して出力させることで、平均値補間を行なつてい
る。

〔発明が解決しようとする問題点〕

従来のデジタルデータ補間回路は、以上のよう
に構成されていたので、シンボルデータの平均値
補間を行なう加算回路およびシンボルデータの誤
りを判定するエラーフラグ検出器のほかに、この
シンボルデータにエラーが生じる直前の正しいシ
ンボルデータを保持するレジスタとエラーが生じ
た直後の正しいシンボルデータを保持するレジス
タとの２つのレジスタが必要であり、このレジス
タのハードウエア量が大きいため、どうしても回
路が大型化するという問題があつた。

この発明は、このような問題点を解消するため
になされたもので、ハードウエア量を削減し、回
路を小型化できるデジタルデータ補間回路を提供
することを目的とする。

〔問題点を解決するための手段〕

この発明に係るデジタルデータ補間回路は、入
力されたシンボルデータを保持するレジスタと、
入力されたシンボルデータの正誤を判定するとと
もにその正誤情報を複数保持する検出器と、該検
出器において、入力されたシンボルデータが正し
いと判定されたとき、上記レジスタに該シンボル
データを入力させる第２のデータ選択手段と、上
記検出器に保持された正誤情報に応じて、上記レ
ジスタに保持されたシンボルデータと上記第２の
データ選択手段に新たに入力されるシンボルデー
タとを切り替えて出力させる第１のデータ選択手
段と、上記レジスタに保持されたシンボルデータ
と上記第１のデータ選択手段の出力を加算して、
その加算値を（１／２）にして出力させる加算手
段とを備えたものである。

〔作用〕

この発明に係るデジタルデータ補間回路によれ
ば、検出器に保持されたシンボルデータの正誤情
報により第１のデータ選択手段および第２のデー
タ選択手段の出力を切り替えることで、シンボル
データを保持するレジスタが１つで済むことにな
るため、ハードウエア量が削減される。

〔実施例〕

以下、この発明の一実施例を図面に基づいて説
明する。

第１図は、この発明によるデジタルデータ補間
回路の一実施例の回路構成を示すブロツク図であ
る。

同図において、１は入力端子、２は出力端子、
５は入力端子１に入力されたデータの内、シンボ
ルデータに付加されたエラーフラグを入力とし
て、シンボルデータの正誤を検出する検出器、３
は検出器５より出力されるシンボルデータの正誤
信号に基づいて、入力端子１から入力されたシン
ボルデータを出力ゲートＡ，Ｂ，Ｃに選択して出
力させる第２のデータ選択手段、４は検出器５よ
り出力される信号に基づいて、第２のデータ選択
手段３の出力ゲートＡより入力されるシンボルデ
ータと、レジスタ６を介して第２のデータ選択手
段３の出力ゲートＢより入力されるシンボルデー
タとを選択して出力させる第１のデータ選択手
段、６は第２のデータ選択手段３の出力ゲートＢ
から出力される正しいシンボルデータをラツチ
し、次段の正しいシンボルデータが入力されるま
でこれを保持し続けるレジスタ、７は加算手段で
あつて、上記第１のデータ選択手段４とレジスタ
６より出力されるシンボルデータを加算する全加
算器８と、この全加算器８の加算結果の最下位ビ
ツトのデータを切り捨て、（１／２）にして出力
する最下位ビツトの切り捨て回路９とにより構成
されている。

また、第２図は、上記した検出器５の内部構成
を示す回路ブロツク図であつて、１３は入力端子
１に入力されたデータの内、シンボルデータに付
加されたエラーフラグを入力させる入力端子、１
０はその入力端子１３に入力されたエラーフラグ
をラツチする第１エラーフラグレジスタ、１１は
エラーフラグレジスタ１０にエラーフラグがラツ
チされた状態で入力端子１３に次段のエラーフラ
グが入力された時、第１のエラーフラグレジスタ
１０にラツチされているエラーフラグを入力とし
て、これをラツチする第２のエラーフラグレジス
タ、１２は第１のエラーフラグレジスタ１０及び
第２のエラーフラグレジスタ１１からそれぞれエ
ラーフラグを入力させて、エラーの発生状態に応
じて第１のデータ選択手段４の入力ゲートＡ，Ｂ
の切り替えを行なわせるエラー判定手段である。

次に、上記のように構成されたデジタルデータ
補間回路の動作について説明する。なお、従来例
と同様に、ｎは整数であり、データの入力順序を
示すものである。

まず、入力端子１に入力された第ｎ−１番目の
データの内、シンボルデータに付加されたこのシ
ンボルデータの正誤を示すエラーフラグを検出器
５に入力させる。

検出器５では、第１エラーフラグレジスタ１０
にこのエラーフラグをラツチさせるとともに、エ
ラー判定手段１２においてこのエラーフラグを判
定し、この入力されたシンボルデータが正しいと
判定した場合には、第２のデータ選択手段３にこ
のシンボルデータを出力ゲートＢから出力してレ
ジスタ６にラツチさせる。逆に、このシンボルデ
ータが誤りであると判定した場合には、このシン
ボルデータを第２のデータ選択手段３の出力ゲー
トＣから出力して切り捨てる。

従つて、シンボルデータが正しい場合に限り、
レジスタ６にはシンボルデータが取り込まれるこ
とになる。

続いて、入力端子１に次段に第ｎ番目のデータ
を入力させると、検出器５は第１エラーフラグレ
ジスタ１０にラツチされている第ｎ−１番目のデ
ータのエラーフラグを第２エラーフラグレジスタ
１１に順送りしてラツチさせ、第ｎ番目のデータ
のエラーフラグを第１エラーフラグレジスタ１０
にラツチさせる。

そして、エラー判定手段１２では第１エラーフ
ラグレジスタ１０にラツチされたエラーフラグに
より第ｎ番目のシンボルデータの正誤を判定し、
この結果を第２のデータ選択手段３に送る。

第２のデータ選択手段３では、この第ｎ番目の
シンボルデータが正しいし判定された場合には、
入力された第ｎ番目のシンボルデータを出力ゲー
トＢよりレジスタ６にラツチさせ、これまでレジ
スタ６にラツチされていた第ｎ−１番目のシンボ
ルデータは全加算器８の入力ゲートＡ及び第１の
データ選択手段４の入力ゲートＢに送られる。

逆に、この第ｎ番目のシンボルデータが誤りで
あると判定された場合には、出力ゲートＣより、
そのシンボルデータは切り捨てられ、レジスタ６
にラツチされている第ｎ−１番目のシンボルデー
タは全加算器８の入力ゲートＡおよび第１のデー
タ選択手段４の入力ゲートＢに送られると同時に
レジスタ６にもこのシンボルデータが前置ホール
ドされる。

一方、検出器５では第１エラーフラグレジスタ
１０とともに第２エラーフラグレジスタ１１にラ
ツチされているエラーフラグの正誤をもエラー判
定手段１２において判定しているので、第ｎ−１
番目のシンボルデータの正誤データを保持するこ
とになり、このデータを出力ゲートＢから第１の
データ選択手段４に送ることによつて，第１のデ
ータ選択手段４において、この第ｎ−１番目の正
しいシンボルデータがレジスタ６にラツチされて
いることを認識し、この場合にはレジスタ６より
第１のデータ選択手段４の入力ゲートＢに入力さ
れたシンボルデータを出力ゲートＹより出力し、
全加算器８の入力ゲートＢに入力させる。

この全加算器８に入力された上記２つのシンボ
ルデータは、上記最下位ビツト切り捨て回路９で
加算値の最下位ビツトが切り捨てられた後、
（１／２）にされて出力端子２から出力されが、
この場合には、２つのシンボルデータがいずれも
第ｎ−１番目のシンボルデータであるので、出力
されるシンボルデータも第ｎ−１番目のシンボル
データとなる。

逆に、第２エラーフラグレジスタ１１のエラー
フラグが誤りである場合にはレジスタ６には第ｎ
−２番目以前のシンボルデータが前置ホールドさ
れていることになるので、第１のデータ選択手段
４は、入力ゲートＡに入力させた第ｎ番目のシン
ボルデータを出力ゲートＹから全加算器８に入力
させる。よつて、全加算器８ではレジスタ６から
の第ｎ−２番目以前のシンボルデータと第ｎ番目
のシンボルデータを加算し、最下位ビツト切り捨
て回路９で加算値の最下位ビツトを切り捨て、
（１／２）にして出力させるので、出力されるシ
ンボルデータは第ｎ−１番目のシンボルデータを
その前後のシンボルデータの平均値で置き換えら
れたものとなり、データ補間がなされる。

なお、上記実施例においては、レジスタ６にラ
ツチされたシンボルデータの順序を確認するた
め、検出器５に第２のエラーフラグレジスタ１１
を設け、第２のデータ選択手段３に入力されたシ
ンボルデータが誤りである場合、このデータを出
力ゲートＣから切り捨てるようにしていたが、こ
の出力ゲートＣの出力をモニターする手段を設け
れば、上記第２のエラーフラグレジスタ１１は必
要なくなる。

また、上記実施例では、シンボルデータを直列
に入力していたが、並列に入力させてもよく、レ
ジスタ６、全加算器８等もそれに応じて並列に入
力させてもよい。

〔発明の効果〕

以上のように、この発明に係るデジタルデータ
補間回路は、検出器に保持されたシンボルデータ
の正誤情報に応じて、第１のデータ選択手段によ
り、レジスタに保持された前段のシンボルデータ
と第２のデータ選択手段に新たに入力されるシン
ボルデータとの間の切り替えが行なえるように構
成されているので、従来、補間動作を行なうため
に必要とされたハードウエア量の大きい２つのレ
ジスタを１つに削減でき、回路を小型化できると
いう効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例によるデジタルデー
タ補間回路の回路構成を示すブロツク図、第２図
は第１図のブロツク回路のうち、検出器５の内部
構成を示す回路ブロツク図、第３図は従来のデジ
タルデータ補間回路の回路構成を示すブロツク図
である。 ３……第２のデータ選択手段、４……第１のデ
ータ選択手段、５……検出器、６……レジスタ、
７……加算手段、１０……第１エラーフラグレジ
スタ、１１……第２エラーフラグレジスタ、１２
……エラー判定手段。なお、図中、同一符合は同
一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 入力されたシンボルデータを保持するレジス
   タと、 入力されたシンボルデータの正誤を判定すると
   ともにその正誤情報を複数保持する検出器と、 該検出器において、入力されたシンボルデータ
   が正しいと判定されたとき、上記レジスタに該シ
   ンボルデータを入力させる第２のデータ選択手段
   と、 上記検出器に保持された正誤情報に応じて、上
   記レジスタに保持されたシンボルデータと上記第
   ２のデータ選択手段に新たに入力されるシンボル
   データとを切り替えて出力させる第１のデータ選
   択手段と、 上記レジスタに保持されたシンボルデータと上
   記第１のデータ選択手段の出力とを加算し、その
   加算値を（１／２）にして出力させる加算手段と
   を備えたことを特徴とするデジタルデータ補間回
   路。 ２ 上記検出器が保持する正誤情報が２つである
   ことを特徴とする特許請求の範囲第１項記載のデ
   ジタルデータ補間回路。 ３ 上記検出器が保持する２つの正誤情報のう
   ち、前の情報が誤りである場合、上記第１のデー
   タ選択手段は、上記第２のデータ選択手段に新た
   に入力されるシンボルデータを選択して出力させ
   ることを特徴とする特許請求の範囲第２項記載の
   デジタルデータ補間回路。