JPH05327480A - 同期式カウンタ - Google Patents
同期式カウンタInfo
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- JPH05327480A JPH05327480A JP15566392A JP15566392A JPH05327480A JP H05327480 A JPH05327480 A JP H05327480A JP 15566392 A JP15566392 A JP 15566392A JP 15566392 A JP15566392 A JP 15566392A JP H05327480 A JPH05327480 A JP H05327480A
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- 230000001360 synchronised effect Effects 0.000 description 34
- 238000010586 diagram Methods 0.000 description 6
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 1
- 101100223777 Arabidopsis thaliana DET2 gene Proteins 0.000 description 1
- 101150118831 CRO1 gene Proteins 0.000 description 1
- 101100459260 Crotalus durissus terrificus CRO2 gene Proteins 0.000 description 1
- 101100086088 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) QCR7 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 リップルキャリー出力に含まれるスパイクノ
イズを除去するとともに高速化を実現した同期式カウン
タを提供する。 【構成】 複数段に縦続接続してなる第１のフリップフ
ロップ回路（２、４、６、８）と、この第１のフリップ
フロップ回路の最終段側の前記フリップフロップ回路の
出力側に第２のフリップフロップ回路（１０、ＪＫフリ
ップフロップ回路１１）を設置し、前記第１のフリップ
フロップ回路の初段側の出力が低レベルで他の前記第１
のフリップフロップ回路の出力が高レベルのとき、前記
フリップフロップ回路の各出力を前記第２のフリップフ
ロップ回路のデータ入力とすることにより、前記第２の
フリップフロップ回路からキャリー出力を得るようにし
たものである。
イズを除去するとともに高速化を実現した同期式カウン
タを提供する。 【構成】 複数段に縦続接続してなる第１のフリップフ
ロップ回路（２、４、６、８）と、この第１のフリップ
フロップ回路の最終段側の前記フリップフロップ回路の
出力側に第２のフリップフロップ回路（１０、ＪＫフリ
ップフロップ回路１１）を設置し、前記第１のフリップ
フロップ回路の初段側の出力が低レベルで他の前記第１
のフリップフロップ回路の出力が高レベルのとき、前記
フリップフロップ回路の各出力を前記第２のフリップフ
ロップ回路のデータ入力とすることにより、前記第２の
フリップフロップ回路からキャリー出力を得るようにし
たものである。
Description
【０００１】
【産業上の利用分野】本発明は、汎用ＩＣやＡＳＩＣ等
でパルスの計数に用いる同期式カウンタに関する。
でパルスの計数に用いる同期式カウンタに関する。
【０００２】
【従来の技術】従来、同期式カウンタには、例えば、図
７に示す論理回路で構成されるものが用いられている。
この同期式カウンタでは、４組のフリップフロップ回路
Ｆ１、Ｆ２、Ｆ３、Ｆ４等で構成されており、クロック
入力Ｔ、直結リセット入力Ｒ、ロード入力ＬＯＡＤ、イ
ネーブル入力ＥＰ、ＥＴ及びデータ入力ＤＡ、ＤＢ、Ｄ
Ｃ、ＤＤに対して出力ＱＡ、ＱＢ、ＱＣ、ＱＤ及びキャ
リー出力ＲＣＯが取り出される。これらの入出力におけ
る動作タイミングを図８に示している。
７に示す論理回路で構成されるものが用いられている。
この同期式カウンタでは、４組のフリップフロップ回路
Ｆ１、Ｆ２、Ｆ３、Ｆ４等で構成されており、クロック
入力Ｔ、直結リセット入力Ｒ、ロード入力ＬＯＡＤ、イ
ネーブル入力ＥＰ、ＥＴ及びデータ入力ＤＡ、ＤＢ、Ｄ
Ｃ、ＤＤに対して出力ＱＡ、ＱＢ、ＱＣ、ＱＤ及びキャ
リー出力ＲＣＯが取り出される。これらの入出力におけ
る動作タイミングを図８に示している。
【０００３】
【発明が解決しようとする課題】ところで、この同期式
カウンタでは、リップルキャリー出力ＲＣＯに正規のパ
ルス以外にスパイクノイズが漏れ、このリップルキャリ
ー出力ＲＣＯをＤーフリップフロップ回路のクロック等
に用いると、誤動作するおそれがある。また、カウンタ
のカスケード出力で動作クロックの限界が決まる。
カウンタでは、リップルキャリー出力ＲＣＯに正規のパ
ルス以外にスパイクノイズが漏れ、このリップルキャリ
ー出力ＲＣＯをＤーフリップフロップ回路のクロック等
に用いると、誤動作するおそれがある。また、カウンタ
のカスケード出力で動作クロックの限界が決まる。
【０００４】そこで、本発明は、リップルキャリー出力
に含まれるスパイクノイズを除去するとともに高速化を
実現した同期式カウンタを提供することを目的とする。
に含まれるスパイクノイズを除去するとともに高速化を
実現した同期式カウンタを提供することを目的とする。
【０００５】
【課題を解決するための手段】即ち、本発明の同期式カ
ウンタは、複数段に縦続接続してなる第１のフリップフ
ロップ回路（２、４、６、８）と、この第１のフリップ
フロップ回路の最終段側の前記フリップフロップ回路の
出力側に第２のフリップフロップ回路（１０、ＪＫフリ
ップフロップ回路１１）を設置し、前記第１のフリップ
フロップ回路の初段側の出力が低レベルで他の前記第１
のフリップフロップ回路の出力が高レベルのとき、前記
フリップフロップ回路の各出力を前記第２のフリップフ
ロップ回路のデータ入力とすることにより、前記第２の
フリップフロップ回路からキャリー出力を得ることを特
徴とする同期式カウンタ。
ウンタは、複数段に縦続接続してなる第１のフリップフ
ロップ回路（２、４、６、８）と、この第１のフリップ
フロップ回路の最終段側の前記フリップフロップ回路の
出力側に第２のフリップフロップ回路（１０、ＪＫフリ
ップフロップ回路１１）を設置し、前記第１のフリップ
フロップ回路の初段側の出力が低レベルで他の前記第１
のフリップフロップ回路の出力が高レベルのとき、前記
フリップフロップ回路の各出力を前記第２のフリップフ
ロップ回路のデータ入力とすることにより、前記第２の
フリップフロップ回路からキャリー出力を得ることを特
徴とする同期式カウンタ。
【０００６】
【作用】この同期式カウンタでは、第１のフリップフロ
ップ回路の出力が全て高レベルに移行したとき、キャリ
ー出力が得られる。即ち、第１のフリップフロップ回路
の初段側の出力が低レベルで他の第１のフリップフロッ
プ回路の出力が高レベルのとき、フリップフロップ回路
の各出力を第２のフリップフロップ回路のデータ入力と
することにより、次のタイミングで第１のフリップフロ
ップ回路の出力の全部がＨレベルに移行したとき、第２
のフリップフロップ回路のデータ入力がラッチ状態とな
り、通常のリップル出力と同様にスパイクノイズのない
キャリー出力が第２のフリップフロップ回路から得られ
る。
ップ回路の出力が全て高レベルに移行したとき、キャリ
ー出力が得られる。即ち、第１のフリップフロップ回路
の初段側の出力が低レベルで他の第１のフリップフロッ
プ回路の出力が高レベルのとき、フリップフロップ回路
の各出力を第２のフリップフロップ回路のデータ入力と
することにより、次のタイミングで第１のフリップフロ
ップ回路の出力の全部がＨレベルに移行したとき、第２
のフリップフロップ回路のデータ入力がラッチ状態とな
り、通常のリップル出力と同様にスパイクノイズのない
キャリー出力が第２のフリップフロップ回路から得られ
る。
【０００７】
【実施例】以下、本発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
【０００８】図１は、本発明の同期式カウンタの一実施
例を示している。この同期式カウンタには、複数の第１
のフリップフロップ回路として４組のフリップフロップ
回路２、４、６、８とともに第２のフリップフロップ回
路１０が設置され、各フリップフロップ回路２〜８、１
０のクロック入力Ｃにはクロック信号ＣＬＫがバッファ
１２を介して加えられている。また、各リセット入力Ｒ
には、リセット信号ＲＤＢがインバータ１４で反転され
た後加えられている。
例を示している。この同期式カウンタには、複数の第１
のフリップフロップ回路として４組のフリップフロップ
回路２、４、６、８とともに第２のフリップフロップ回
路１０が設置され、各フリップフロップ回路２〜８、１
０のクロック入力Ｃにはクロック信号ＣＬＫがバッファ
１２を介して加えられている。また、各リセット入力Ｒ
には、リセット信号ＲＤＢがインバータ１４で反転され
た後加えられている。
【０００９】フリップフロップ回路２のデータ入力Ｄ側
にはエクスクルーシブＯＲ１６、フリップフロップ回路
４〜８のデータ入力Ｄ側にはエクスクルーシブＮＯＲ１
８、２０、２２が設置されている。エクスクルーシブＯ
Ｒ１６には、イネーブル信号ＥＮＰとフリップフロップ
回路２の出力Ｑが加えられ、その出力Ｑがフリップフロ
ップ回路２のデータ入力Ｄに加えられている。
にはエクスクルーシブＯＲ１６、フリップフロップ回路
４〜８のデータ入力Ｄ側にはエクスクルーシブＮＯＲ１
８、２０、２２が設置されている。エクスクルーシブＯ
Ｒ１６には、イネーブル信号ＥＮＰとフリップフロップ
回路２の出力Ｑが加えられ、その出力Ｑがフリップフロ
ップ回路２のデータ入力Ｄに加えられている。
【００１０】また、エクスクルーシブＮＯＲ１８〜２２
のそれぞれの一方の入力側にはＮＡＮＤ回路２４、２
６、２８が設置されている。ＮＡＮＤ回路２４にはイネ
ーブル信号ＥＮＰとフリップフロップ回路２の出力Ｑが
加えられ、ＮＡＮＤ回路２６にはイネーブル信号ＥＮＰ
及びフリップフロップ回路２、４の各出力Ｑが加えら
れ、また、ＮＡＮＤ回路２８にはイネーブル信号ＥＮ
Ｐ、フリップフロップ回路２、４、６の各出力Ｑが加え
られている。
のそれぞれの一方の入力側にはＮＡＮＤ回路２４、２
６、２８が設置されている。ＮＡＮＤ回路２４にはイネ
ーブル信号ＥＮＰとフリップフロップ回路２の出力Ｑが
加えられ、ＮＡＮＤ回路２６にはイネーブル信号ＥＮＰ
及びフリップフロップ回路２、４の各出力Ｑが加えら
れ、また、ＮＡＮＤ回路２８にはイネーブル信号ＥＮ
Ｐ、フリップフロップ回路２、４、６の各出力Ｑが加え
られている。
【００１１】ＮＡＮＤ回路２４の出力とフリップフロッ
プ回路４の出力ＱがエクスクルーシブＮＯＲ１８に加え
られ、その出力がフリップフロップ回路４のデータ入力
Ｄに加えられている。また、ＮＡＮＤ回路２６の出力と
フリップフロップ回路６の出力ＱがエクスクルーシブＮ
ＯＲ２０に加えられ、その出力がフリップフロップ回路
６のデータ入力Ｄに加えられている。また、ＮＡＮＤ回
路２８の出力とフリップフロップ回路８の出力Ｑがエク
スクルーシブＮＯＲ２２に加えられ、その出力がフリッ
プフロップ回路８のデータ入力Ｄに加えられている。
プ回路４の出力ＱがエクスクルーシブＮＯＲ１８に加え
られ、その出力がフリップフロップ回路４のデータ入力
Ｄに加えられている。また、ＮＡＮＤ回路２６の出力と
フリップフロップ回路６の出力ＱがエクスクルーシブＮ
ＯＲ２０に加えられ、その出力がフリップフロップ回路
６のデータ入力Ｄに加えられている。また、ＮＡＮＤ回
路２８の出力とフリップフロップ回路８の出力Ｑがエク
スクルーシブＮＯＲ２２に加えられ、その出力がフリッ
プフロップ回路８のデータ入力Ｄに加えられている。
【００１２】このようにエクスクルーシブＯＲ１６、エ
クスクルーシブＮＯＲ１８〜２２及びＮＡＮＤ回路２４
〜２８を以てフリップフロップ回路２〜８は縦続化され
ており、各フリップフロップ回路２〜８の各出力はイン
バータ３２、３４、３６、３８を以て反転されて出力Ｑ
Ａ、ＱＢ、ＱＣ、ＱＤとして取り出されるとともに、Ｎ
ＯＲ回路４０を経てフリップフロップ回路１０のデータ
入力Ｄに加えられ、フリップフロップ回路１０からキャ
リー出力ＲＣが取り出される。
クスクルーシブＮＯＲ１８〜２２及びＮＡＮＤ回路２４
〜２８を以てフリップフロップ回路２〜８は縦続化され
ており、各フリップフロップ回路２〜８の各出力はイン
バータ３２、３４、３６、３８を以て反転されて出力Ｑ
Ａ、ＱＢ、ＱＣ、ＱＤとして取り出されるとともに、Ｎ
ＯＲ回路４０を経てフリップフロップ回路１０のデータ
入力Ｄに加えられ、フリップフロップ回路１０からキャ
リー出力ＲＣが取り出される。
【００１３】以上の構成において、図２を参照して動作
を説明すると、図２のＡに示すクロック信号ＣＬＫ、図
２のＢに示すリセット信号ＲＤＢ、図２のＣに示すイネ
ーブル信号ＥＮＰが与えられると、図２のＤ〜Ｇに示す
ように、カウンタ出力を表す出力ＱＡ〜ＱＤが得られ、
また、図２のＨに示すように、フリップフロップ回路１
０を通してキャリー出力ＲＣが得られる。
を説明すると、図２のＡに示すクロック信号ＣＬＫ、図
２のＢに示すリセット信号ＲＤＢ、図２のＣに示すイネ
ーブル信号ＥＮＰが与えられると、図２のＤ〜Ｇに示す
ように、カウンタ出力を表す出力ＱＡ〜ＱＤが得られ、
また、図２のＨに示すように、フリップフロップ回路１
０を通してキャリー出力ＲＣが得られる。
【００１４】この動作タイミングから明らかなように、
この同期式カウンタでは、フリップフロップ回路２〜８
の出力が全て高レベルに移行したとき、キャリー出力Ｒ
Ｃが得られる。即ち、フリップフロップ回路２の出力が
低レベルでフリップフロップ回路４〜８の各出力が高レ
ベルのとき、フリップフロップ回路２〜８の各出力をフ
リップフロップ回路１０のデータ入力Ｄとしているの
で、次のタイミングでフリップフロップ回路２〜８の出
力全部がＨレベルに移行したとき、フリップフロップ回
路１０のデータ入力Ｄがラッチ状態となり、通常のリッ
プル出力と同様にスパイクノイズ、即ち、ハザードのな
いキャリー出力ＲＣがフリップフロップ回路１０から得
られるとともに、動作の高速化を図ることができる。
この同期式カウンタでは、フリップフロップ回路２〜８
の出力が全て高レベルに移行したとき、キャリー出力Ｒ
Ｃが得られる。即ち、フリップフロップ回路２の出力が
低レベルでフリップフロップ回路４〜８の各出力が高レ
ベルのとき、フリップフロップ回路２〜８の各出力をフ
リップフロップ回路１０のデータ入力Ｄとしているの
で、次のタイミングでフリップフロップ回路２〜８の出
力全部がＨレベルに移行したとき、フリップフロップ回
路１０のデータ入力Ｄがラッチ状態となり、通常のリッ
プル出力と同様にスパイクノイズ、即ち、ハザードのな
いキャリー出力ＲＣがフリップフロップ回路１０から得
られるとともに、動作の高速化を図ることができる。
【００１５】次に、図３及び図４は、本発明の同期式カ
ウンタの他の実施例を示している。図３に示す同期式カ
ウンタでは、図１に示した同期式カウンタのＮＯＲ回路
４０を６入力のものに変更するとともに、このＮＯＲ回
路４０に対してインバータ４２を介してイネーブル信号
ＥＮＰを加えるようにしたものである。このような構成
によっても前記実施例と同様の動作タイミングで同様の
動作を実現することができる。このような同期式カウン
タによっても、ハザードのないキャリー出力ＲＣが生成
される。
ウンタの他の実施例を示している。図３に示す同期式カ
ウンタでは、図１に示した同期式カウンタのＮＯＲ回路
４０を６入力のものに変更するとともに、このＮＯＲ回
路４０に対してインバータ４２を介してイネーブル信号
ＥＮＰを加えるようにしたものである。このような構成
によっても前記実施例と同様の動作タイミングで同様の
動作を実現することができる。このような同期式カウン
タによっても、ハザードのないキャリー出力ＲＣが生成
される。
【００１６】また、図４に示す同期式カウンタでは、図
３に示した同期式カウンタのＮＯＲ回路４０にＮＯＲ回
路４１を併設し、このＮＯＲ回路４１にインバータ４２
を介してイネーブル信号ＥＮＰを加えるとともに、イン
バータ３２〜３８の入力側のフリップフロップ回路２〜
８の出力を加え、そのＮＯＲ出力を取り出し、これらＮ
ＯＲ回路４０、４１の出力側に第２のフリップフロップ
回路としてＪＫフリップフロップ回路１１を設置したも
のである。このＪＫフリップフロップ回路１１の入力Ｊ
にはＮＯＲ回路４０の出力、その入力ＫにはＮＯＲ回路
４１の出力、入力ＣＰにはクロック信号ＣＬＫを加える
ことにより、その出力Ｑを以てキャリー出力ＲＣとして
いる。そして、このキャリー出力ＲＣとイネーブル信号
ＥＮＰをＮＡＮＤ回路４４に加え、その出力をインバー
タ４６で反転させ、出力ＲＣＢを得ている。このような
同期式カウンタによっても、ハザードのないキャリー出
力ＲＣが生成される。
３に示した同期式カウンタのＮＯＲ回路４０にＮＯＲ回
路４１を併設し、このＮＯＲ回路４１にインバータ４２
を介してイネーブル信号ＥＮＰを加えるとともに、イン
バータ３２〜３８の入力側のフリップフロップ回路２〜
８の出力を加え、そのＮＯＲ出力を取り出し、これらＮ
ＯＲ回路４０、４１の出力側に第２のフリップフロップ
回路としてＪＫフリップフロップ回路１１を設置したも
のである。このＪＫフリップフロップ回路１１の入力Ｊ
にはＮＯＲ回路４０の出力、その入力ＫにはＮＯＲ回路
４１の出力、入力ＣＰにはクロック信号ＣＬＫを加える
ことにより、その出力Ｑを以てキャリー出力ＲＣとして
いる。そして、このキャリー出力ＲＣとイネーブル信号
ＥＮＰをＮＡＮＤ回路４４に加え、その出力をインバー
タ４６で反転させ、出力ＲＣＢを得ている。このような
同期式カウンタによっても、ハザードのないキャリー出
力ＲＣが生成される。
【００１７】次に、図５及び図６は、本発明の同期式カ
ウンタを用いた応用例を示している。即ち、図５は、図
１、図２又は図３に示した同期式カウンタ５０を用いて
カスケード接続した同期式カウンタである。クロック信
号ＣＬＫ及びリセット信号ＲＳＴを与えるとともに、電
源電圧ＶCCをイネーブル信号ＥＮＰとすることにより、
出力Ａ０〜Ａ７を取り出すことができるとともに、各同
期式カウンタ５０を通して個別にハザードのないキャリ
ー出力ＣＲＯ１、ＣＲＯ２を取り出すことができる。
ウンタを用いた応用例を示している。即ち、図５は、図
１、図２又は図３に示した同期式カウンタ５０を用いて
カスケード接続した同期式カウンタである。クロック信
号ＣＬＫ及びリセット信号ＲＳＴを与えるとともに、電
源電圧ＶCCをイネーブル信号ＥＮＰとすることにより、
出力Ａ０〜Ａ７を取り出すことができるとともに、各同
期式カウンタ５０を通して個別にハザードのないキャリ
ー出力ＣＲＯ１、ＣＲＯ２を取り出すことができる。
【００１８】また、図６は、同期式カウンタ５０を用い
たディジタルモノマルチバイブレータを示している。即
ち、同期式カウンタ５０で得られるキャリー出力ＲＣＯ
をインバータ５２を介して反転させ、この反転キャリー
出力ＲＣＯをクロック信号ＣＬＫとをＡＮＤ回路５４に
加えて論理積を取り、その出力を同期式カウンタ５０の
クロック入力ＣＬＫとしたものである。このような構成
によって、同期式カウンタを用いたディジタルモノマル
チバイブレータを構成することができ、高速化ととも
に、ハザードのない出力を得ることができる。
たディジタルモノマルチバイブレータを示している。即
ち、同期式カウンタ５０で得られるキャリー出力ＲＣＯ
をインバータ５２を介して反転させ、この反転キャリー
出力ＲＣＯをクロック信号ＣＬＫとをＡＮＤ回路５４に
加えて論理積を取り、その出力を同期式カウンタ５０の
クロック入力ＣＬＫとしたものである。このような構成
によって、同期式カウンタを用いたディジタルモノマル
チバイブレータを構成することができ、高速化ととも
に、ハザードのない出力を得ることができる。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
スパイクノイズを除去できるとともに、高速化を図るこ
とができ、リップルキャリー出力をクロックとして各種
の論理回路に適用できる。
スパイクノイズを除去できるとともに、高速化を図るこ
とができ、リップルキャリー出力をクロックとして各種
の論理回路に適用できる。
【図１】本発明の同期式カウンタの一実施例を示すブロ
ック図である。
ック図である。
【図２】図１に示した同期式カウンタの動作を示すタイ
ミングチャートである。
ミングチャートである。
【図３】本発明の同期式カウンタの他の実施例を示すブ
ロック図である。
ロック図である。
【図４】本発明の同期式カウンタの他の実施例を示すブ
ロック図である。
ロック図である。
【図５】図１に示した同期式カウンタのカスケード接続
を示すブロック図である。
を示すブロック図である。
【図６】本発明の同期式カウンタを用いたディジタルモ
ノマルチバイブレータを示すブロック図である。
ノマルチバイブレータを示すブロック図である。
【図７】従来の同期式カウンタの論理回路を示す回路図
である。
である。
【図８】図７の同期式カウンタの動作を示すタイミング
チャートである。
チャートである。
２，４，６，８ 第１のフリップフロップ回路 １０ 第２のフリップフロップ回路 １１ ＪＫフリップフロップ回路（第２のフリップフロ
ップ回路）
ップ回路）
Claims (1)
- 【請求項１】 併設された複数の第１のフリップフロッ
プ回路と、この第１のフリップフロップ回路の最終段側
の前記フリップフロップ回路の出力側に第２のフリップ
フロップ回路を設置し、前記第１のフリップフロップ回
路の初段側の出力が低レベルで他の前記第１のフリップ
フロップ回路の出力が高レベルのとき、前記フリップフ
ロップ回路の各出力を前記第２のフリップフロップ回路
のデータ入力とすることにより、前記第２のフリップフ
ロップ回路からキャリー出力を得ることを特徴とする同
期式カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15566392A JPH05327480A (ja) | 1992-05-23 | 1992-05-23 | 同期式カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15566392A JPH05327480A (ja) | 1992-05-23 | 1992-05-23 | 同期式カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327480A true JPH05327480A (ja) | 1993-12-10 |
Family
ID=15610876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15566392A Pending JPH05327480A (ja) | 1992-05-23 | 1992-05-23 | 同期式カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327480A (ja) |
-
1992
- 1992-05-23 JP JP15566392A patent/JPH05327480A/ja active Pending
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