JPH05328635A - 電源制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源ダウンから復帰した際におけるチェック
回路やチェックプログラム等の誤動作による機器自身や
周囲装置の重大な障害を引き起こすことがない電源制御
装置を提供すること。 【構成】 電源の異常を検出する電源監視回路１と、こ
の電源監視回路１からの電源状態信号に基づいて電源状
態を監視し電源回復時に一定時間電源状態信号の出力を
遅延させる遅延回路２と、この遅延回路２からの電源状
態信号を記憶する記憶素子３と、この記憶素子３の出力
により電源のオンオフを行うスイッチ回路４とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源制御装置に係り、
とくにコンピュータ装置等に好適な電源制御装置に関す
る。

【０００２】

【従来の技術】従来のコンピュータ装置等の電源制御装
置は、瞬断等の電源ダウンが生じた時にバックアップ用
の電源に即座に切り替わり、電力供給を維持するように
なっていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例においては、電源ダウンから復帰した際にはそのま
ま電源が即座に機器に投入されるために、チェック回路
やチェックプログラム等に異常があった場合には誤動作
を起こし、機器自身や周囲装置に重大な障害を引き起こ
す恐れがあるという不都合があった。

【０００４】

【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくに電源ダウンから復帰した際にお
けるチェック回路やチェックプログラム等の誤動作によ
る機器自身や周囲装置の重大な障害を引き起こすことが
ない電源制御装置を提供することにある。

【０００５】

【課題を解決するための手段】そこで、本発明では、電
源の異常を検出する電源監視回路と、この電源監視回路
からの電源状態信号に基づいて電源状態を監視し電源回
復時に一定時間電源状態信号の出力を遅延させる遅延回
路と、この遅延回路からの電源状態信号を記憶する記憶
素子と、この記憶素子の出力により電源のオンオフを行
うスイッチ回路とを具備するという構成を採っている。
これによって前述した目的を達成しようとするものであ
る。

【０００６】

【作用】電源に異常があった場合には、電源監視回路は
電源ステータス信号を「ローレベル」に変化させ遅延回
路に出力する。遅延回路は電源監視回路からの電源ステ
ータス信号が「ローレベル」のときは記憶素子にそのま
ま出力する。記憶素子は遅延回路から電源ステータス信
号を受けるとその値すなわち「ローレベル」を保持する
とともにスイッチ回路に「ローレベル」信号を出力す
る。スイッチ回路は、記憶素子からの「ローレベル」信
号により電源をオフ状態にする。

【０００７】続いて電源が回復した場合には、電源監視
回路は電源ステータス信号を「ハイレベル」に変化させ
遅延回路に出力する。遅延回路は電源監視回路からの電
源ステータス信号が「ハイレベル」になると、一定時間
経過後に記憶素子への出力を「ハイレベル」に変更す
る。この時、電源ステータス信号がなお「ハイレベル」
であれば、記憶素子は「ハイレベル」を保持するととも
に「ハイレベル」をスイッチ回路に出力する。スイッチ
回路は記憶素子からの「ハイレベル」信号により電源を
オン状態にする。

【０００８】

【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。図１の実施例は、電源の異常
を検出する電源監視回路１と、この電源監視回路１から
の電源状態信号に基づいて電源状態を監視し電源回復時
に一定時間電源状態信号の出力を遅延させる遅延回路２
と、この遅延回路２からの電源状態信号を記憶する記憶
素子３と、この記憶素子３の出力により電源のオンオフ
を行うスイッチ回路４とから構成される。

【０００９】電源に異常があった場合には、電源監視回
路１は電源ステータス信号を「ローレベル」に変化させ
遅延回路２に出力する。遅延回路２は電源監視回路１か
らの電源ステータス信号が「ローレベル」のときは記憶
素子３にそのまま出力する。記憶素子３は遅延回路２か
ら電源ステータス信号を受けるとその値すなわち「ロー
レベル」を保持するとともにスイッチ回路４に「ローレ
ベル」信号を出力する。スイッチ回路４は記憶素子３か
らの「ローレベル」信号により電源をオフ状態にする。

【００１０】続いて電源が回復した場合には、電源監視
回路１は電源ステータス信号を「ハイレベル」に変化さ
せ遅延回路２に出力する。遅延回路２は電源監視回路１
からの電源ステータス信号が「ハイレベル」になると、
一定時間経過後に記憶素子３への出力を「ハイレベル」
に変更する。この時、電源ステータス信号がなお「ハイ
レベル」であれば、記憶素子３は「ハイレベル」を保持
するとともに「ハイレベル」をスイッチ回路４に出力す
る。スイッチ回路４は記憶素子３からの「ハイレベル」
信号により電源をオン状態にする。

【００１１】次に、本実施例の詳細を図２を用いて説明
する。電源監視回路１は、電源電圧の許容最低値Ｖzaを
規定する第１のツェナーダイオード１１５と、電源電圧
の許容最高値Ｖzbを規定する第２のツェナーダイオード
１１６と、電源電圧と許容最低値Ｖzaを比較する第１の
電圧コンパレータ１２０と、電源電圧と許容最高値Ｖzb
を比較する第２の電圧コンパレータ１２１と、第１の電
圧コンパレータ１２０の出力信号と第２の電圧コンパレ
ータ１２１の出力信号との論理積を求め遅延回路２およ
び記憶素子３に出力する第１のＡＮＤゲート１２２で構
成されている。

【００１２】遅延回路２は、電源監視回路１からの電源
ステータス信号の立ち上がりタイミングで作動しパルス
信号を出力する第１のワンショットバイブレータ１２３
と、第１のワンショットバイブレータ１２３からのパル
ス信号によってカウントを開始し一定時間が経過すると
「ハイレベル」信号を出力するタイマ回路１２４と、タ
イマ回路１２４からの信号の立ち上がりタイミングで作
動しパルス信号を記憶素子３に出力する第２のワンショ
ットバイブレータ１２５とを具備している。

【００１３】記憶素子３は、電源監視回路１の出力信号
と遅延回路２の出力信号との論理積をもとめる第２のＡ
ＮＤゲート１０５と、電源監視回路１の出力信号を反転
する第１のインバータ１０６と、第２のＡＮＤゲート１
０５の出力をＳ端子入力および第１のインバータ１０６
の出力をＲ端子入力とするＲＳフリップフロップ１０３
と、ＲＳフリップフロップ１０３のＱ出力を反転しスイ
ッチ回路４に出力する第１のインバータ１０７とを具備
している。

【００１４】スイッチ回路４は、エミッタ端子に電源
が，ベース端子に記憶素子３の出力が入力されコレクタ
端子が機器に接続されているＰＮＰトランジスタ１０９
から構成されている。

【００１５】（１）電源電圧が電源電圧の許容最低値Ｖ
zaを下回る場合： ．電源監視回路１では、第１の電圧コンパレータ１２
０の出力は「ローレベル」となり、第２の電圧コンパレ
ータ１２１の出力は「ハイレベル」となるため第１のＡ
ＮＤゲート１２２の出力は「ローレベル」となる。

【００１６】．第１のＡＮＤゲート１２２の出力は第
１のインバータ１０６により反転されＲＳフリップフロ
ップ１０３のＲ端子に入力される。

【００１７】．ＲＳフリップフロップ１０３は、Ｒ端
子入力信号が「ハイレベル」となるためリセットされ
る。そして、ＲＳフリップフロップ１０３のＱ出力は
「ローレベル」となり、Ｑ出力に接続されている第２の
インバータ１０７の出力は、プルアップしてあるので
「ハイレベル」となる。

【００１８】．第２のインバータ１０７の出力は、Ｐ
ＮＰトランジスタ１０４のベース端子に入力され、ベー
スを正にバイアスするのでベース電流は流れることがで
きない。従って、エミッタに入力された電源はオフとな
る。すなわちスイッチ回路４はオフ状態となる。

【００１９】（２）電源電圧が電源電圧の許容最高値Ｖ
zbを上回る場合： ．電源監視回路１では、第１の電圧コンパレータ１２
０の出力は「ハイレベル」となり、第２の電圧コンパレ
ータ１２１の出力は「ローレベル」となるため第１のＡ
ＮＤゲート１２２の出力は「ローレベル」となる。

【００２０】．第１のＡＮＤゲート１２２の出力は第
１のインバータ１０６により反転されＲＳフリップフロ
ップ１０３のＲ端子に入力される。

【００２１】．ＲＳフリップフロップ１０３は、Ｒ端
子入力信号が「ハイレベル」となるためリセットされ
る。そして、ＲＳフリップフロップ１０３のＱ出力は
「ローレベル」となり、Ｑ出力に接続されている第２の
インバータ１０７の出力は、プルアップしてあるので
「ハイレベル」となる。

【００２２】．第２のインバータ１０７の出力は、Ｐ
ＮＰトランジスタ１０４のベース端子に入力され、ベー
スを正にバイアスするのでベース電流は流れることがで
きない。従って、エミッタに入力された電源はオフとな
る。すなわちスイッチ回路４はオフ状態となる。

【００２３】（３）次に電源電圧が正常でＶzaとＶzbの
間の値になった場合： ．電源監視回路１では、第１の電圧コンパレータ１２
０の出力は「ハイレベル」となり、第２の電圧コンパレ
ータ１２１の出力は「ハイレベル」となるため第１のＡ
ＮＤゲート１２２の出力は「ハイレベル」となる。

【００２４】．遅延回路１０２の第１のワンショット
バイブレータ１２３は、第１のＡＮＤゲート１２２から
の信号の立ち上がりタイミングで作動しパルス信号をタ
イマ回路１２４に出力する。

【００２５】．タイマ回路１２４は、第１のワンショ
ットバイブレータ１２３からのパルス信号を受けてカウ
ント動作を開始し、一定時間が経過すると、第２のワン
ショットバイブレータ１２５に「ハイレベル」信号を出
力する。

【００２６】．第２のワンショットバイブレータ１２
５は、タイマ回路１２４からの信号の立ち上がりタイミ
ングで作動しパルス信号を第２のＡＮＤゲート１０５に
出力する。

【００２７】．第２のＡＮＤゲート１０５は、第２の
ワンショットバイブレータ１２５からのパルス信号と第
１のＡＮＤゲート１２２からの出力信号がともに「ハイ
レベル」であるときＲＳフリップフロップ１０３をセッ
トする。

【００２８】．ＲＳフリップフロップ１０３のＱ出力
は、「ハイレベル」となり、第２のインバータ１０７の
出力は、「ローレベル」となる。

【００２９】．第２のインバータ１０７の出力は、Ｐ
ＮＰトランジスタ１０４のベース端子に入力され、ベー
スを負にバイアスするのでベース電流がエミッタから第
６の抵抗１０９を介して第２のインバータ１０７のグラ
ンドピンからグランドに流れる。

【００３０】従って、エミッタ端子に入力された電源は
コレクタ端子より出力されて、機器に電源が供給され
る。すなわちスイッチ回路４はオン状態となる。

【００３１】なお、本装置の駆動電源は２次電池１１２
より供給され、２次電池１１２は第８の抵抗１１０およ
びダイオード１１１を経由して電源より充電される。

【００３２】次に、図３に示されるように本発明による
電源制御装置を組み合わせてシステム化した実施例につ
いて説明する。ここでは、電源Ａを主系、電源Ｂを冗長
系１、電源Ｃを冗長系２としており、最上位の電源系が
Ａで、最下位の電源系がＣであるとする。

【００３３】（１）電源Ａにおいて異常が発生した場
合： ．電源監視回路２０１の出力信号は「ローレベル」と
なる。

【００３４】．ＲＳフリップフロップ２０３のＲ端子
入力が「ハイレベル」となるためリセットされる。そし
て、ＲＳフリップフロップ２０３のＱ出力は「ローレベ
ル」となる。

【００３５】．インバータ２０７の出力は「ハイレベ
ル」となってＰＮＰトランジスタ２０４のベース端子に
入力され、ベースを正にバイアスするのでベース電流は
流れることができない。従って、エミッタに入力された
電源Ａはオフ状態となる。すなわち電源Ａからの電力供
給はオフ状態となる。

【００３６】．同時にインバータ２０７の出力は、電
源ＢのＡＮＤゲート３１０に入力される。

【００３７】．電源ＢのＲＳフリップフロップ３０３
のＱ出力は、電源Ｂが正常であるならば「ハイレベル」
であるため、ＡＮＤゲート３１０の出力は「ハイレベ
ル」となる。

【００３８】．インバータ３０７の出力は「ローレベ
ル」となる。

【００３９】．インバータ３０７の出力はＰＮＰトラ
ンジスタ３０４のベース端子に入力され、ベースを負に
バイアスするのでベース電流がエミッタから抵抗３０９
を介してインバータ３０７のグランドピンからグランド
に流れる。

【００４０】従って、ＰＮＰトランジスタ３０４のエミ
ッタ端子に入力された電源Ｂからの電力はコレクタ端子
より出力されて、機器に供給される。すなわち、電源Ｂ
が電源Ａにかわって機器に出力される。

【００４１】（２）電源Ｂにも異常が検出された場合： ．電源監視回路３０１の出力信号は「ローレベル」と
なる。

【００４２】．ＲＳフリップフロップ３０３のＲ端子
入力が「ハイレベル」となるためリセットされる。そし
て、ＲＳフリップフロップ３０３のＱ出力は「ローレベ
ル」となる。

【００４３】．インバータ３０７の出力は「ハイレベ
ル」となってＰＮＰトランジスタ３０４のベース端子に
入力され、ベースを正にバイアスするのでベース電流は
流れることができない。従って、エミッタに入力された
電源Ｂはオフ状態となる。すなわち電源Ｂからの電力供
給はオフ状態となる。

【００４４】．同時にインバータ３０７の出力は、電
源ＣのＡＮＤゲート４１０に入力される。

【００４５】．電源ＣのＲＳフリップフロップ４０３
のＱ出力は、電源Ｃが正常であるならば「ハイレベル」
であるため、ＡＮＤゲート４１０の出力は「ハイレベ
ル」となる。

【００４６】．インバータ４０７の出力は「ローレベ
ル」となる。

【００４７】．インバータ４０７の出力はＰＮＰトラ
ンジスタ４０４のベース端子に入力され、ベースを負に
バイアスするのでベース電流がエミッタから抵抗４０９
を介してインバータ４０７のグランドピンからグランド
に流れる。

【００４８】従って、ＰＮＰトランジスタ４０４のエミ
ッタ端子に入力された電源Ｃからの電力はコレクタ端子
より出力されて、機器に供給される。すなわち、電源Ｃ
が電源Ｂにかわって機器に出力される。

【００４９】ここで、上位の電源系が回復した場合は、
下位の電源系は停止し、上位の電源系が供給される。よ
って、電源を停止することなしに電源系の補修を行うこ
とができる。

【００５０】

【発明の効果】本発明は以上のように構成され機能する
ので、これによると、電源の不用意な立ち上げを防止す
ることができ、これがため、電源ダウンから復帰した際
におけるチェック回路やチェックプログラム等の誤動作
による機器自身や周囲装置の重大な障害を引き起こすこ
とがないという従来にない優れた電源制御装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】図１の実施例の詳細構成図である。

【図３】本発明をシステム化した実施例の構成図であ
る。

【符号の説明】 １ 電源監視回路 ２ 遅延回路 ３ 記憶素子 ４ スイッチ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電源の異常を検出する電源監視回路と、
   この電源監視回路からの電源状態信号に基づいて電源状
   態を監視し電源回復時に一定時間電源状態信号の出力を
   遅延させる遅延回路と、この遅延回路からの電源状態信
   号を記憶する記憶素子とを備え、この記憶素子の出力に
   より電源のオンオフを行うスイッチ回路を装備したこと
   を特徴とする電源制御装置。
2. 【請求項２】 前記電源監視回路は、電源電圧の許容最
   低値Ｖzaを規定する第１のツェナーダイオードと、電源
   電圧の許容最高値Ｖzbを規定する第２のツェナーダイオ
   ードと、電源電圧と許容最低値Ｖzaを比較する第１の電
   圧コンパレータと、電源電圧と許容最高値Ｖzbを比較す
   る第２の電圧コンパレータと、第１の電圧コンパレータ
   の出力信号と第２の電圧コンパレータの出力信号との論
   理積を求め前記遅延回路および前記記憶素子に出力する
   ＡＮＤゲートを具備していることを特徴とする請求項１
   記載の電源制御装置。
3. 【請求項３】 前記遅延回路は、前記電源監視回路から
   の電源状態信号の立ち上がりタイミングで作動しパルス
   信号を出力する第１のワンショットバイブレータと、第
   １のワンショットバイブレータからのパルス信号によっ
   てカウントを開始し一定時間が経過すると「ハイレベ
   ル」信号を出力するタイマ回路と、タイマ回路からの信
   号の立ち上がりタイミングで作動しパルス信号を前記記
   憶素子に出力する第２のワンショットバイブレータとを
   具備していることを特徴とする請求項１記載の電源制御
   装置。