JPH05330154A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH05330154A JPH05330154A JP16208592A JP16208592A JPH05330154A JP H05330154 A JPH05330154 A JP H05330154A JP 16208592 A JP16208592 A JP 16208592A JP 16208592 A JP16208592 A JP 16208592A JP H05330154 A JPH05330154 A JP H05330154A
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Abstract
(57)【要約】
【目的】 ＣＰＵ（中央処理装置）の処理負担を軽減す
ると共に，高速データ転送を実現する。 【構成】 画像データに各種処理を実行する画像処理回
路１０２と，画像処理回路１０２に処理内容を指示する
第１ＣＰＵ１０１と，画像データの１ライン分を格納す
るＦＩＦＯメモリ１０４と，格納されたデータをフレー
ムバッファメモリ１１０に転送し，画像出力用のデータ
を出力する第２ＣＰＵ１０７と，ＤＲＡＭ制御等を実行
するプリンタ・ＤＲＡＭコントロール回路１０６と，第
２ＣＰＵ１０７のデータバスを専有し，専有期間内にＦ
ＩＦＯメモリ１０４のデータをプリンタ・ＤＲＡＭコン
トロール回路１０６を介してフレームバッファメモリ１
１０に転送するＦＩＦＯコントロール回路１０８とから
なる。
ると共に，高速データ転送を実現する。 【構成】 画像データに各種処理を実行する画像処理回
路１０２と，画像処理回路１０２に処理内容を指示する
第１ＣＰＵ１０１と，画像データの１ライン分を格納す
るＦＩＦＯメモリ１０４と，格納されたデータをフレー
ムバッファメモリ１１０に転送し，画像出力用のデータ
を出力する第２ＣＰＵ１０７と，ＤＲＡＭ制御等を実行
するプリンタ・ＤＲＡＭコントロール回路１０６と，第
２ＣＰＵ１０７のデータバスを専有し，専有期間内にＦ
ＩＦＯメモリ１０４のデータをプリンタ・ＤＲＡＭコン
トロール回路１０６を介してフレームバッファメモリ１
１０に転送するＦＩＦＯコントロール回路１０８とから
なる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル複写機，ファク
シミリ装置，プリンタ，画像スキャナ等の画像処理装置
に関し，より詳細には，画像処理を指示する第１のＣＰ
Ｕとデータ転送用の第２のＣＰＵを設け，画像処理後の
データを格納したメモリから前記第２のＣＰＵのデータ
バスを使用してプリントバッファに高速転送する画像処
理装置に関する。
シミリ装置，プリンタ，画像スキャナ等の画像処理装置
に関し，より詳細には，画像処理を指示する第１のＣＰ
Ｕとデータ転送用の第２のＣＰＵを設け，画像処理後の
データを格納したメモリから前記第２のＣＰＵのデータ
バスを使用してプリントバッファに高速転送する画像処
理装置に関する。
【０００２】
【従来の技術】従来の画像処理装置における制御系のブ
ロック図を図３に示す。図３において，３０１は本制御
系の各制御を実行するＣＰＵ，３０２はＭＴＦ補正やデ
ィザパターン等の補正処理を実行する画像処理回路，３
０３は読取対象の原稿を光学的に読み取り，光電変換す
るＣＣＤ（電荷結合素子）等を用いたイメージセンサ，
３０４は１ライン分の画像データを格納するＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出
し）メモリ，３１０はプリント出力時等のために画像デ
ータを蓄積するフレームバッファメモリ（プリントバッ
ファ）である。
ロック図を図３に示す。図３において，３０１は本制御
系の各制御を実行するＣＰＵ，３０２はＭＴＦ補正やデ
ィザパターン等の補正処理を実行する画像処理回路，３
０３は読取対象の原稿を光学的に読み取り，光電変換す
るＣＣＤ（電荷結合素子）等を用いたイメージセンサ，
３０４は１ライン分の画像データを格納するＦＩＦＯ
（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出
し）メモリ，３１０はプリント出力時等のために画像デ
ータを蓄積するフレームバッファメモリ（プリントバッ
ファ）である。
【０００３】以上において，ＣＰＵ３０１は，ＦＩＦＯ
メモリ３０４に格納してあるデータを読み出し，ＣＰＵ
３０１内のレジスタに蓄える。その後，フレームバッフ
ァメモリ３１０に書き込むという動作を繰り返し実行す
る。
メモリ３０４に格納してあるデータを読み出し，ＣＰＵ
３０１内のレジスタに蓄える。その後，フレームバッフ
ァメモリ３１０に書き込むという動作を繰り返し実行す
る。
【０００４】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来の画像処理装置にあっては，１つの
ＣＰＵ（３０１）によって各制御を実行するため，ＣＰ
Ｕ（３０１）にかかる負担が大きくなると共に，データ
の転送速度がＣＰＵ（３０１）のリード／ライトサイク
ルにより制限されるのでデータの高速転送処理ができな
いという問題点があった。
示されるような従来の画像処理装置にあっては，１つの
ＣＰＵ（３０１）によって各制御を実行するため，ＣＰ
Ｕ（３０１）にかかる負担が大きくなると共に，データ
の転送速度がＣＰＵ（３０１）のリード／ライトサイク
ルにより制限されるのでデータの高速転送処理ができな
いという問題点があった。
【０００５】本発明は上記に鑑みてなされたものであっ
て，ＣＰＵ（中央処理装置）の処理負担を軽減すると共
に，高速データ転送を実現することを目的とする。
て，ＣＰＵ（中央処理装置）の処理負担を軽減すると共
に，高速データ転送を実現することを目的とする。
【０００６】
【課題を解決するための手段】本発明は，上記の目的を
達成するために，読み取った画像データを入力して所定
の処理を実行する画像処理手段と，前記画像処理手段に
対して処理内容を指示する第１の制御手段と，前記画像
処理手段によって処理された画像データの１ライン分を
格納するデータ格納手段と，前記データ格納手段に格納
した画像データをプリントバッファに転送し，画像出力
用のデータを出力する第２の制御手段と，ＤＲＡＭ制御
及びビットマップ処理等を実行するプリンタ制御手段
と，前記第２の制御手段のデータバスを専有し，該専有
期間内に前記データ格納手段のデータを前記プリンタ制
御手段を介して前記プリントバッファに転送するデータ
格納制御手段とを具備する画像処理装置を提供するもの
である。
達成するために，読み取った画像データを入力して所定
の処理を実行する画像処理手段と，前記画像処理手段に
対して処理内容を指示する第１の制御手段と，前記画像
処理手段によって処理された画像データの１ライン分を
格納するデータ格納手段と，前記データ格納手段に格納
した画像データをプリントバッファに転送し，画像出力
用のデータを出力する第２の制御手段と，ＤＲＡＭ制御
及びビットマップ処理等を実行するプリンタ制御手段
と，前記第２の制御手段のデータバスを専有し，該専有
期間内に前記データ格納手段のデータを前記プリンタ制
御手段を介して前記プリントバッファに転送するデータ
格納制御手段とを具備する画像処理装置を提供するもの
である。
【０００７】また，前記データ格納手段は，ＦＩＦＯ
（先入れ先出し）メモリであることが望ましい。
（先入れ先出し）メモリであることが望ましい。
【０００８】また，前記データ格納手段からプリントバ
ッファに対する１ライン毎の転送をラインスタート信号
内に実行することが望ましい。
ッファに対する１ライン毎の転送をラインスタート信号
内に実行することが望ましい。
【０００９】また，前記データ格納手段からのデータの
転送開始は，前記データ格納手段への書込画素数に基づ
いて決定し，前記第２の制御手段は１ラインの画素数分
のデータライトを繰り返し実行することによりデータ転
送を行うことが望ましい。
転送開始は，前記データ格納手段への書込画素数に基づ
いて決定し，前記第２の制御手段は１ラインの画素数分
のデータライトを繰り返し実行することによりデータ転
送を行うことが望ましい。
【００１０】また，前記データの転送開始位置を変化さ
せることが望ましい。
せることが望ましい。
【００１１】また，前記データ格納手段のデータがない
状態を検知するエンプティフラグ信号に基づいて，前記
データ格納手段からのデータバスを前記第２の制御手段
に戻すことが望ましい。
状態を検知するエンプティフラグ信号に基づいて，前記
データ格納手段からのデータバスを前記第２の制御手段
に戻すことが望ましい。
【００１２】また，前記第１の制御手段或いは（及び）
第２の制御手段から前記データ格納手段に対してリセッ
ト信号を出力することにより，前記データ格納手段のデ
ータをクリアすることが望ましい。
第２の制御手段から前記データ格納手段に対してリセッ
ト信号を出力することにより，前記データ格納手段のデ
ータをクリアすることが望ましい。
【００１３】
【作用】本発明による画像処理装置は，第２の制御手段
からデータバスのみを切り離し，該データバスをデータ
格納手段のデータ転送のために専有して，データ格納手
段に格納した画像データをプリントバッファに転送す
る。
からデータバスのみを切り離し，該データバスをデータ
格納手段のデータ転送のために専有して，データ格納手
段に格納した画像データをプリントバッファに転送す
る。
【００１４】
【実施例】以下，本発明の一実施例を添付図面を参照し
て説明する。図１は，本発明による画像処理装置の制御
系を示すブロック図である。また，図２は，本発明によ
る制御系の動作を示すタイミングチャートである。図１
において，１０１は第１ＣＰＵ（中央処理装置）であっ
て，画像処理回路１０２に接続されており，画像処理回
路１０２に対して各画像処理の補正値の設定等を実行す
る。また，１０２はＭＴＦ補正やディザパターン等の補
正処理を実行する画像処理回路，１０３は読取対象であ
る原稿を光学的に読み取り，光電変換するＣＣＤ（電荷
結合素子）等を用いたイメージセンサである。
て説明する。図１は，本発明による画像処理装置の制御
系を示すブロック図である。また，図２は，本発明によ
る制御系の動作を示すタイミングチャートである。図１
において，１０１は第１ＣＰＵ（中央処理装置）であっ
て，画像処理回路１０２に接続されており，画像処理回
路１０２に対して各画像処理の補正値の設定等を実行す
る。また，１０２はＭＴＦ補正やディザパターン等の補
正処理を実行する画像処理回路，１０３は読取対象であ
る原稿を光学的に読み取り，光電変換するＣＣＤ（電荷
結合素子）等を用いたイメージセンサである。
【００１５】１０４は１ライン分の画像データを格納す
るＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：
先入れ先出し）メモリであり，バスバッファ１０５を介
してプリンタ・ＤＲＡＭコントロール回路１０６のデー
タバスに接続されている。また，１０５はバスバッフ
ァ，１０６はアドレスレジスタとデータレジスタとを有
するプリンタ・ＤＲＡＭコントロール回路であり，デー
タレジスタにデータをラッチする度にアドレスレジスタ
に設定したアドレスを自動的にインクリメントし，フレ
ームバッファメモリ１１０にアクセスする機能を有し，
また，ビットマップ展開可能に構成されている。１０７
はＦＩＦＯメモリ１０４のデータをフレームバッファメ
モリ１１０に転送し，プリンタのビデオデータとして出
力する等の処理を実行する第２ＣＰＵであり，そのアド
レスバスはプリンタ・ＤＲＡＭコントロール回路１０６
とＦＩＦＯコントロール回路１０８に接続されている。
るＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：
先入れ先出し）メモリであり，バスバッファ１０５を介
してプリンタ・ＤＲＡＭコントロール回路１０６のデー
タバスに接続されている。また，１０５はバスバッフ
ァ，１０６はアドレスレジスタとデータレジスタとを有
するプリンタ・ＤＲＡＭコントロール回路であり，デー
タレジスタにデータをラッチする度にアドレスレジスタ
に設定したアドレスを自動的にインクリメントし，フレ
ームバッファメモリ１１０にアクセスする機能を有し，
また，ビットマップ展開可能に構成されている。１０７
はＦＩＦＯメモリ１０４のデータをフレームバッファメ
モリ１１０に転送し，プリンタのビデオデータとして出
力する等の処理を実行する第２ＣＰＵであり，そのアド
レスバスはプリンタ・ＤＲＡＭコントロール回路１０６
とＦＩＦＯコントロール回路１０８に接続されている。
【００１６】１０８はＦＩＦＯコントロール回路であ
り，ＦＩＦＯメモリ１０４からのリードクロックとバス
バッファ１０５及び１０９のバス制御信号を生成する。
また，１０９はバスバッファ，１１０はプリント出力時
等のために画像データを蓄積するフレームバッファメモ
リ（プリントバッファ）である。また，１１１は第１Ｃ
ＰＵ１０１と第２ＣＰＵ１０７からのＲＳＴ１信号及び
ＲＳＴ２信号のＡＮＤ処理を実行するＡＮＤ回路であ
る。
り，ＦＩＦＯメモリ１０４からのリードクロックとバス
バッファ１０５及び１０９のバス制御信号を生成する。
また，１０９はバスバッファ，１１０はプリント出力時
等のために画像データを蓄積するフレームバッファメモ
リ（プリントバッファ）である。また，１１１は第１Ｃ
ＰＵ１０１と第２ＣＰＵ１０７からのＲＳＴ１信号及び
ＲＳＴ２信号のＡＮＤ処理を実行するＡＮＤ回路であ
る。
【００１７】また，図中のａはイメージセンサ１０３へ
の読取クロックに同期したライトクロックを示すＷＲＣ
Ｋ信号，ｂはＦＩＦＯメモリ１０４内のデータ有無状態
を検知するＦＥＭＰ信号，ｃはＦＩＦＯメモリ１０４か
らデータを読み出すリードクロックを示すＲＤＣＫ信
号，ｄはバスバッファ１０５及び１０９の制御信号とな
るＦＳＥＬ信号，ｅは割込要求となるＳＩＲＱ信号，ｆ
は第１ＣＰＵ１０１からのリセット信号を示すＲＳＴ１
信号，ｇは第２ＣＰＵ１０７からのリセット信号を示す
ＲＳＴ２信号，ｈは１ライン毎の主走査方向の読取開始
信号（ラインスタート信号）を示すＳＩ信号である。
の読取クロックに同期したライトクロックを示すＷＲＣ
Ｋ信号，ｂはＦＩＦＯメモリ１０４内のデータ有無状態
を検知するＦＥＭＰ信号，ｃはＦＩＦＯメモリ１０４か
らデータを読み出すリードクロックを示すＲＤＣＫ信
号，ｄはバスバッファ１０５及び１０９の制御信号とな
るＦＳＥＬ信号，ｅは割込要求となるＳＩＲＱ信号，ｆ
は第１ＣＰＵ１０１からのリセット信号を示すＲＳＴ１
信号，ｇは第２ＣＰＵ１０７からのリセット信号を示す
ＲＳＴ２信号，ｈは１ライン毎の主走査方向の読取開始
信号（ラインスタート信号）を示すＳＩ信号である。
【００１８】次に，以上のように構成された画像形成装
置の制御系の動作について図１及び図２を用いて説明す
る。画像処理回路１０２は，ＦＩＦＯメモリ１０４にデ
ータを書き込む際に，ＷＲＣＫ信号ａを出力して書込処
理を実行する。これと同時に画像処理回路１０２は，Ｗ
ＲＣＫ信号ａをカウントし，所定値に達したところで，
第２ＣＰＵ１０７に対してＳＩＲＱ信号ｅを出力して割
込要求を実行する。そして，第２ＣＰＵ１０７は上記割
込要求に対して予め決められたアドレスを発生する。
置の制御系の動作について図１及び図２を用いて説明す
る。画像処理回路１０２は，ＦＩＦＯメモリ１０４にデ
ータを書き込む際に，ＷＲＣＫ信号ａを出力して書込処
理を実行する。これと同時に画像処理回路１０２は，Ｗ
ＲＣＫ信号ａをカウントし，所定値に達したところで，
第２ＣＰＵ１０７に対してＳＩＲＱ信号ｅを出力して割
込要求を実行する。そして，第２ＣＰＵ１０７は上記割
込要求に対して予め決められたアドレスを発生する。
【００１９】ＦＩＦＯコントール回路１０８は，前記ア
ドレスをデコード（復号化）し，ＦＩＦＯメモリ１０４
内のデータの有無状態を検知するＦＥＭＰ信号ｂとによ
り，バスの制御信号であるＦＳＥＬ信号ｄと読出クロッ
クであるＲＤＣＫ信号ｃを生成する。ＲＤＣＫ信号ｃ
は，第２ＣＰＵ１０７のサイクルクロックと同期してお
りＦＳＥＬ信号ｄがアクティブの間，プリンタ・ＤＲＡ
Ｍコントローラ回路１０６のデータバスに対してデータ
をＦＩＦＯメモリ１０４から読み出す。このとき，第２
ＣＰＵ１０７は，プリンタ・ＤＲＡＭコントローラ回路
１０６のデータレジスタに対してライト動作を繰り返し
実行する。
ドレスをデコード（復号化）し，ＦＩＦＯメモリ１０４
内のデータの有無状態を検知するＦＥＭＰ信号ｂとによ
り，バスの制御信号であるＦＳＥＬ信号ｄと読出クロッ
クであるＲＤＣＫ信号ｃを生成する。ＲＤＣＫ信号ｃ
は，第２ＣＰＵ１０７のサイクルクロックと同期してお
りＦＳＥＬ信号ｄがアクティブの間，プリンタ・ＤＲＡ
Ｍコントローラ回路１０６のデータバスに対してデータ
をＦＩＦＯメモリ１０４から読み出す。このとき，第２
ＣＰＵ１０７は，プリンタ・ＤＲＡＭコントローラ回路
１０６のデータレジスタに対してライト動作を繰り返し
実行する。
【００２０】このように，ＦＩＦＯメモリ１０４のデー
タをフレームバッファメモリ１１０に転送する場合に，
データバスのみを第２ＣＰＵ１０７から切り離し，該デ
ータバスをＦＩＦＯメモリ１０４に専有させる。これに
よって，ＦＩＦＯメモリ１０４からフレームバッファメ
モリ１１０に対してデータの転送を実行することができ
る。
タをフレームバッファメモリ１１０に転送する場合に，
データバスのみを第２ＣＰＵ１０７から切り離し，該デ
ータバスをＦＩＦＯメモリ１０４に専有させる。これに
よって，ＦＩＦＯメモリ１０４からフレームバッファメ
モリ１１０に対してデータの転送を実行することができ
る。
【００２１】また，上記において，ＦＩＦＯメモリ１０
４からフレームバッファメモリ１１０への１ライン毎の
データ転送をＳＩ信号ｈ内で実行する。これによって，
ライン間で第１ＣＰＵ１０１及び第２ＣＰＵ１０７が命
令の受付及び処理を実行することができるため，ＣＰＵ
の処理効率が向上する。
４からフレームバッファメモリ１１０への１ライン毎の
データ転送をＳＩ信号ｈ内で実行する。これによって，
ライン間で第１ＣＰＵ１０１及び第２ＣＰＵ１０７が命
令の受付及び処理を実行することができるため，ＣＰＵ
の処理効率が向上する。
【００２２】更に，ＦＩＦＯメモリ１０４からのデータ
の転送開始を，ＦＩＦＯメモリ１０４への書込密度（画
素数）に基づいて決定し，第２ＣＰＵ１０７は１ライン
の画素数分のデータライトを繰り返すことによってデー
タ転送を実行する。これによって，高速のデータ転送が
実現すると共に，第１ＣＰＵ１０１の処理負担が軽減さ
れる。
の転送開始を，ＦＩＦＯメモリ１０４への書込密度（画
素数）に基づいて決定し，第２ＣＰＵ１０７は１ライン
の画素数分のデータライトを繰り返すことによってデー
タ転送を実行する。これによって，高速のデータ転送が
実現すると共に，第１ＣＰＵ１０１の処理負担が軽減さ
れる。
【００２３】また，データ転送の開始位置を変化させる
と，例えば，多値データのときと２値データのときでも
同じ動作でデータを転送することが可能となる。
と，例えば，多値データのときと２値データのときでも
同じ動作でデータを転送することが可能となる。
【００２４】また，前述の構成において，ＦＩＦＯメモ
リ１０４からのデータバスを第２ＣＰＵ１０７に戻すと
きに，ＦＩＦＯメモリ１０４内のデータがない状態を検
知するＦＥＭＰ信号ｂのエンプティフラグに基づいて実
行する。これによって，第１ＣＰＵ１０１及び第２ＣＰ
Ｕ１０７からＦＩＦＯメモリ１０４をクリア処理するこ
とが可能となるため，いずれのＣＰＵからでもデータバ
スを第２ＣＰＵ１０７に返すことができる。
リ１０４からのデータバスを第２ＣＰＵ１０７に戻すと
きに，ＦＩＦＯメモリ１０４内のデータがない状態を検
知するＦＥＭＰ信号ｂのエンプティフラグに基づいて実
行する。これによって，第１ＣＰＵ１０１及び第２ＣＰ
Ｕ１０７からＦＩＦＯメモリ１０４をクリア処理するこ
とが可能となるため，いずれのＣＰＵからでもデータバ
スを第２ＣＰＵ１０７に返すことができる。
【００２５】また，第１ＣＰＵ１０１或いは（及び）第
２ＣＰＵ１０７からＦＩＦＯメモリ１０４に対してリセ
ット信号（ＲＳＴ１／ＲＳＴ２）を送ることにより，Ｆ
ＩＦＯメモリ１０４内のデータをクリア処理することが
できる。このため，いずれのＣＰＵからでもデータバス
を第２ＣＰＵ１０７に返すことが可能となる。
２ＣＰＵ１０７からＦＩＦＯメモリ１０４に対してリセ
ット信号（ＲＳＴ１／ＲＳＴ２）を送ることにより，Ｆ
ＩＦＯメモリ１０４内のデータをクリア処理することが
できる。このため，いずれのＣＰＵからでもデータバス
を第２ＣＰＵ１０７に返すことが可能となる。
【００２６】
【発明の効果】以上説明したように，本発明による画像
処理装置によれば，読み取った画像データを入力して所
定の処理を実行する画像処理手段と，前記画像処理手段
に対して処理内容を指示する第１の制御手段と，前記画
像処理手段によって処理された画像データの１ライン分
を格納するデータ格納手段と，前記データ格納手段に格
納した画像データをプリントバッファに転送し，画像出
力用のデータを出力する第２の制御手段と，ＤＲＡＭ制
御及びビットマップ処理等を実行するプリンタ制御手段
と，前記第２の制御手段のデータバスを専有し，該専有
期間内に前記データ格納手段のデータを前記プリンタ制
御手段を介して前記プリントバッファに転送するデータ
格納制御手段とを具備するため，ＣＰＵ（中央処理装
置）の処理負担を軽減すると共に，高速データ転送が実
現する。
処理装置によれば，読み取った画像データを入力して所
定の処理を実行する画像処理手段と，前記画像処理手段
に対して処理内容を指示する第１の制御手段と，前記画
像処理手段によって処理された画像データの１ライン分
を格納するデータ格納手段と，前記データ格納手段に格
納した画像データをプリントバッファに転送し，画像出
力用のデータを出力する第２の制御手段と，ＤＲＡＭ制
御及びビットマップ処理等を実行するプリンタ制御手段
と，前記第２の制御手段のデータバスを専有し，該専有
期間内に前記データ格納手段のデータを前記プリンタ制
御手段を介して前記プリントバッファに転送するデータ
格納制御手段とを具備するため，ＣＰＵ（中央処理装
置）の処理負担を軽減すると共に，高速データ転送が実
現する。
【図１】本発明による画像処理装置の制御系を示すブロ
ック図である。
ック図である。
【図２】図１に示した画像処理装置の動作例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】従来における画像処理装置の制御系を示すブロ
ック図である。
ック図である。
１０１ 第１ＣＰＵ １０２ 画像処理回路 １０３ イメージセンサ １０４ ＦＩＦＯメモリ １０５ バスバッファ １０６ プリンタ・ＤＲＡ
Ｍコントロール回路 １０７ 第２ＣＰＵ １０８ ＦＩＦＯコントロ
ール回路 １０９ バスバッファ １１０ フレームバッファ
メモリ
Ｍコントロール回路 １０７ 第２ＣＰＵ １０８ ＦＩＦＯコントロ
ール回路 １０９ バスバッファ １１０ フレームバッファ
メモリ
Claims (7)
- 【請求項１】 読み取った画像データを入力して所定の
処理を実行する画像処理手段と，前記画像処理手段に対
して処理内容を指示する第１の制御手段と，前記画像処
理手段によって処理された画像データの１ライン分を格
納するデータ格納手段と，前記データ格納手段に格納し
た画像データをプリントバッファに転送し，画像出力用
のデータを出力する第２の制御手段と，ＤＲＡＭ制御及
びビットマップ処理等を実行するプリンタ制御手段と，
前記第２の制御手段のデータバスを専有し，該専有期間
内に前記データ格納手段のデータを前記プリンタ制御手
段を介して前記プリントバッファに転送するデータ格納
制御手段とを具備することを特徴とする画像処理装置。 - 【請求項２】 前記データ格納手段は，ＦＩＦＯ（先入
れ先出し）メモリであることを特徴とする請求項１記載
の画像処理装置。 - 【請求項３】 前記データ格納手段からプリントバッフ
ァに対する１ライン毎の転送をラインスタート信号内に
実行することを特徴とする請求項１記載の画像処理装
置。 - 【請求項４】 前記データ格納手段からのデータの転送
開始は，前記データ格納手段への書込画素数に基づいて
決定し，前記第２の制御手段は１ラインの画素数分のデ
ータライトを繰り返し実行することによりデータ転送を
行うことを特徴とする請求項１記載の画像処理装置。 - 【請求項５】 前記データの転送開始位置を変化させる
ことを特徴とする請求項４記載の画像処理装置。 - 【請求項６】 前記データ格納手段のデータがない状態
を検知するエンプティフラグ信号に基づいて，前記デー
タ格納手段からのデータバスを前記第２の制御手段に戻
すことを特徴とする請求項１記載の画像処理装置。 - 【請求項７】 前記第１の制御手段或いは（及び）第２
の制御手段から前記データ格納手段に対してリセット信
号を出力することにより，前記データ格納手段のデータ
をクリアすることを特徴とする請求項１記載の画像処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16208592A JPH05330154A (ja) | 1992-05-28 | 1992-05-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16208592A JPH05330154A (ja) | 1992-05-28 | 1992-05-28 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05330154A true JPH05330154A (ja) | 1993-12-14 |
Family
ID=15747802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16208592A Pending JPH05330154A (ja) | 1992-05-28 | 1992-05-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05330154A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1131785C (zh) * | 1999-02-10 | 2003-12-24 | 广州市海天长信科技有限公司 | 彩色喷墨打印机喷墨头串行通讯电路 |
-
1992
- 1992-05-28 JP JP16208592A patent/JPH05330154A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1131785C (zh) * | 1999-02-10 | 2003-12-24 | 广州市海天长信科技有限公司 | 彩色喷墨打印机喷墨头串行通讯电路 |
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