JPH0533326B2

JPH0533326B2 -

Info

Publication number: JPH0533326B2
Application number: JP60061335A
Authority: JP
Inventors: Tsutomu Ishihara
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-03-26
Filing date: 1985-03-26
Publication date: 1993-05-19
Also published as: JPS61218912A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、物理量の変化に応じた抵抗値変化を
示す検知素子を含むブリツジ回路を備えた物理量
検出回路に関する。（従来技術とその問題点）従来、この種の物理量検出回路として、ストレ
イン・ゲージを用いた圧力変換器がよく知られて
いる。該圧力変換器では、ゲージ抵抗を用いてホ
イートストーンブリツジ回路（以後単にブリツジ
回路と略称する）を構成し、印加圧力に応答して
生じる該ゲージ抵抗の抵抗値変化を、該ブリツジ
回路を定電圧あるいは定電流源で励起することに
よつて該ブリツジ回路の不平衡電圧として検出
し、該不平衡電圧をさらに増幅して圧力に比例し
た出力信号を取り出していた。第５図はその回路
構成例である。図において、１００はゲージ抵抗
１〜４から成るブリツジ回路、５，６は該ブリツ
ジ回路に定電圧あるいは定電流を印加するための
励起端子、７，８は該ブリツジ回路の検出端子を
それぞれ示す。ゲージ抵抗１〜４としては例えば
半導体ダイアフラム上に選択拡散等により形成さ
れた拡散抵抗が用いられ、ゲージ抵抗１，３とゲ
ージ抵抗２，４はそれぞれ印加圧力に対し互いに
逆方向の抵抗値変化を示すよう、その長手及び横
手方向の結晶軸が選択されて配列されている。こ
の結果、印加圧力に対して例えばゲージ抵抗１，
３の抵抗値が増大すると、ゲージ抵抗２，４の抵
抗値は逆に減少し、この結果、ブリツジ回路１０
０の検出端子７，８間には印加圧力に比例した不
平衡電圧ΔEが得られる。次に該不平衡電圧ΔEは
電圧増幅回路２００によつて増幅、シングルエン
ド化される。該電圧増幅回路２００としては、例
えば図に示したような３個の演算増幅器９，１
０，１１と抵抗１２，１３，１４，１５，１６，
１７，１８から成る周知の差動増幅回路が用いら
れ、不平衡電圧ΔEは増幅、インピーダンス変換
されたシングルエンド出力V_pとして該圧力変換
器の出力端子２０に取り出される。しかしながら、上記検出回路に用いられる差動
増幅回路２００には、 (1) 多数の抵抗を必要とする上、各抵抗間の抵抗
値及び温度後数には厳密なマツチングが要求さ
れるので、回路の調整が煩雑となり、組立・検
査に多大な時間と労力を要する。 (2) (1)と同一の理由により、モノリシツクIC化
による量産化が困難で、製造コストが高価にな
る。等の問題があり、これらが、圧力変換器の小型
化、モノリシツクIC化による低価格化を妨げる
要因となつていた。すなわち、圧力変換器を小型化、低価格化する
ためには、IC化に適した少数の部品で構成でき
て、しかも高入力抵抗、高同相除去比（CMRR）
等のブリツジ回路側からの性能要求を満足する差
動増幅回路のブリツジ回路との一体化が不可欠で
ある。第５図の従来例に比べ少ない部品数で構成され
る差動増幅回路として、従来、第６図に示すよう
な演算増幅器３０と４個の抵抗３１，３２，３
３，３４から成る回路がよく知られている。図に
おいて、３５及び３６は差動入力端子、３７は出
力端子であり、抵抗３２，３１の抵抗比（Ｒ３
２／Ｒ３１）と抵抗３４，３３の抵抗比（Ｒ３
４／Ｒ３３）を等しく選ぶことにより、出力端子
３７には端子３６，３５間の差電圧が（Ｒ３２／
Ｒ３１）倍された出力電圧が得られる。しかしながら、上記構成の差動増幅回路をブリ
ツジ回路と一体化した場合、 (1) 入力抵抗が高くとれない（ブリツジ回路から
見た負荷が大きい） (2) 抵抗３２，３１の抵抗比と抵抗３４，３３の
抵抗比との間にアンバランスがあると、差動入
力に対するゲインにアンバランスが生じるばか
りでなく、回路の同相除去比（CMRR）が著
しく劣化する欠点があり、第５図に示した回路
と同程度の性能を得ることは非常に困難であつ
た。第５図及び第６図に示した回路構成はいずれも
バイポーラ技術による集積化を前提としている。
しかしながら、集積化変換器の目標は多機能化、
インテリジエント化にあり、これらの目標を実現
する集積回路技術としては、バイポーラ技術より
もMOS技術の方が優れている。すなわち、将来
の集積化変換器には、半導体検知素子と同一基板
上に、単に増幅機能のみでなく、マルチプレツク
ス機能、チツプ内での演算処理機能、コンピユー
タとのデイジタルインターフエースを可能にする
Ａ／Ｄ変換及びデイジタル信号処理機能等を搭載
することが要求される。これらの要求には、アナ
ログ・スイツチ、Ａ／Ｄ・Ｄ／Ａ変換、マイクロ
プロセツサ、ROM、RAM等を含むアナログ・
デイジタル混載回路の分野で実績があり、バイポ
ーラ技術に比べ低消費電力と大規模集積化が可能
なMIS集積回路技術の方が適している。以上を背景として、一例を第７図に示すような
MIS集積化に適した物理量検出回路（特願昭58−
181101号）が考えられた。図において、１００は第５図と全く同一の構成
要素から成るブリツジ回路、３００は演算増幅器
４０と、それぞれC₁及びC₂なる容量値をもつコ
ンデンサ４１及び４２と、それぞれ周期的に開閉
（OFF−ON）を繰り返すスイツチ４３，４４，
４５，４６及び４７とで構成される差動増幅回路
である。この回路は、以下の動作手順を周期的に繰り返
す。 (1) スイツチ４３と４４を閉じることによりコン
デンサ４１をブリツジ回路１００の検出端子
７，８間に得られる不平衡電圧ΔEに充電する。
同時にスイツチ４７を閉じ、コンデンサ４２の
電荷をリセツトする。 (2) スイツチ４３及び４４を開き、コンデンサ４
１にブリツジ回路の不平衡電圧ΔEに比例した
電荷を蓄積保持する。同時にスイツチ４７を開
く。 (3) スイツチ４５及び４６を閉じることによりコ
ンデンサ４１に蓄積されていた電荷をコンデン
サ４２に転送する。演算増幅器４０の入力換算
オフセツト電圧を無視すると、このとき出力端
子４８に得られる出力電圧V_putは次式で与えら
れる。 V_put＝（C₁／C₂）・ΔE (1) (4) スイツチ４５及び４６を開き、出力電圧を保
持する。すなわち、この回路では、ブリツジ回路１００
の出力電圧ΔEに比例した電荷量をコンデンサ４
１に蓄積し、この蓄積電荷を予めリセツトされた
コンデンサ４２に転送することによりコンデンサ
４１と４２の容量比（C₁／C₂）で決まる増幅度
を得ている。この場合、コンデンサ４１のリーク
を無視すれば、差動増幅回路３００の入力抵抗は
事実上無限大となり、ブリツジ回路の負荷を極め
て小さくすることができる。また、ブリツジ回路
の不平衡電圧に比例した電荷をコンデンサ４１に
蓄積する過程でのCMRRは原理上無限大である
ので非常に高CMRRの差動増幅が可能である。
さらに第５図及び第６図に示した検出回路の演算
増幅器が抵抗を駆動するための定常的な電流の駆
動能力を必要としたのに対し、第７図に示した検
出回路の演算増幅器はコンデンサを充放電するた
めの過渡的な電流駆動能力しか必要としないの
で、大幅な低消費電力化が図れる。また、この検
出回路に使用されるスイツチは例えばMISFET
スイツチ、コンデンサは例えばMISゲート電極一
反転層間容量あるいは二層電極間容量を用いるこ
とにより、MIS集積回路技術で容易に実現可能で
あり、これとMIS演算増幅器、半導体検知素子を
オンチツプ一体化することによりMIS集積化され
た物理量検出回路が構成可能である。以上のように、第７図に示した検出回路は高入
力抵抗、高CMRRでMIS集積化による小型・低
消費電力・低価格化に極めて好都合である。しか
しながら上記回路には、何らかの手続で演算増幅
器の入力換算オフセツト電圧の影響を補償しなけ
ればならないという問題があつた。すなわち、第
７図に示した検出回路において、演算増幅器４０
の入力換算オフセツト電圧をV_psとすると、この
V_psも増幅され前述の出力電圧V_putは次式のよう
に変更される。 V_put＝（C₁／C₂）・ΔE＋（１＋C₁／C₂）・V_ps (2) したがつて、ブリツジ回路１００の不平衡電圧
ΔEにのみ比例した出力電圧（上式右辺の第１項）
を得るには、何らかの調整手続を用いて出力電圧
から上式右辺の第２項に相当する電圧を差しひか
なければならない。これは、例えば、演算増幅器
４０の非反転入側力端子に入力換算オフセツト電
圧V_psと等しい電圧を供給することにより達成さ
れるが、これによるICとしてのピン数の増大な
らびに外付部品数の増大及び組立・調整工数の増
大は低価格化の大きな支障となる。オフセツト調整が必要な点は、第５図及び第６
図に示した従来例の場合も同様であり、これま
で、調整なしに出力オフセツト電圧を補償するこ
とのできる物理量検出回路はなかつた。（発明の目的）本発明は上記圧力変換器をはじめとする物理量
検出回路の従来の問題点を解消するためになされ
たもので、その目的は、演算増幅器のオフセツト
電圧を自動的に補償する手続を備え、MIS集積化
に適した小型・低消費電力で低価格の物理量検出
回路を提供することにある。（発明の構成）本発明によればすくなくとも一辺に検知対象の
変化に応じて抵抗値変化を示す検知素子を含むブ
リツジ回路と、非反転入力が基準電圧端子に接続
された演算増幅器と、一端が該増幅器の反転入力
端子に接続されるととも他端が周期的なスイツチ
の開閉手続により前記ブリツジ回路の不平衡電圧
検出端子に交互に接続される第１のコンデンサ
と、前記演算増幅器の反転入力端子と出力端子の
間に接続されスイツチにより周期的に放電される
第２のコンデンサとを備えたことを特徴とする物
理量検出回路が得られる。また、本発明によれば、すくなくとも一辺に検
知対象の変化に応じて抵抗値変化を示す検知素子
を含むブリツジ回路、非反転入力端子が基準電圧
に接続された演算増幅器、一端が該増幅器の反転
入力端子に接続されるとともに他端が周期的なス
イツチの開閉手続により前記ブリツジ回路の不平
衡電圧検出端子に交互に接続される第１のコンデ
ンサ、前記演算増幅器の反転入力端子と出力端子
の間に接続されたスイツチにより周期的に放電さ
れる第２のコンデンサから成る第１の回路と、非
反転入力端子が基準電圧に接続された演算増幅器
及び該増幅器の反転入力端子と出力端子の間に接
続されたスイツチにより周期的に放電されるコン
デンサから成る第２の回路を備え、前記第１の回
路とすくなくとも１つ以上の第２の回路が、該第
２の回路を構成する演算増幅器の反転入力端子に
接続されるコンデンサを介して縦続接続されたこ
とを特徴とする物理量検出回路が得られる。（実施例）以下、実施例により本発明を詳細に説明する。第１図は、本発明を圧力変換器に適用した場合
についての第１の発明の一実施例を示す構成図で
ある。図において、１００は第５図及び第７図と
全く同一の構成要素から成るブリツジ回路、４０
０は演算増幅器５０、それぞれC₁，C₂なる容量
値をもつコンデンサ５１，５２及びそれぞれ周期
的に開閉（ON−OFF）を繰り返すスイツチ５
３，５４，５５から成る増幅回路である。本実施例では、ブリツジ回路１００の検出端子
８及び７がそれぞれスイツチ５３及び５４を介し
てコンデンサ５１の一端５６に導びかれており、
該コンデンサ５１の他の一端は演算増幅器５０の
反転入力端子５７に接続されている。該演算増幅
器５０は非反転入力端子５８が基準電圧としての
アース端子に接続されており、反転入力端子５７
と出力端子５９の間にコンデンサ５２と該コンデ
ンサ５２を周期的にリセツトするためのスイツチ
５５が並列接続されている。第２図は、第１図に示した構成図おけるスイツ
チ５３，５４，５５の開閉手続の一例を示すタイ
ミング図である。図において、６３，６４，６５
はそれぞれ第１図におけるスイツチ５３，５４，
５５の開閉状態を示しており、実線区間がスイツ
チの閉じる（ON）期間、破線区間がスイツチの
開く（OFF）期間をそれぞれ表わしている。以下、第１図と第２図を参照しつつ、本実施例
の動作を説明する。まず、第２図の期間Ａで、スイツチ５３が閉じ
ると、コンデンサ５１はブリツジ回路１００の一
方の検出端子８と演算増幅器５０の反転入力端子
５７の間に接続される。同時にスイツチ５５も閉
じるので、コンデンサ５２の蓄積電荷はリセツト
され、演算増幅器５０はユニテイ・フイードバツ
ク接続となる。該増幅器５０の非反転入力端子５
８はアース端子（０ボルト）に接続されているか
ら、このとき、仮想シヨートにより反転入力端子
５７は０ボルトとなり、コンデンサ５１と５２の
接続点６０及び出力端子５９には、ともに該増幅
器５０の入力換算オフセツト電圧V_psに相当する
電圧が現われる。したがつて、ブリツジ回路１０
０の検出端子８に現われる電圧をv₂とすると、期
間Ａ中でのコンデンサ５１及び５３の蓄積電荷q₁
(A)及びq₂(A)は、それぞれC₁（V_ps−v₂）及びＯとな
る。次に期間Ｂで、スイツチ５３と５５が共に開く
と、コンデンサ５１及び５２には、期間Ａ中の蓄
積電荷q₁(A)＝C₁（V_ps−v₂）及びq₂(A)＝０が残留
し、演算増幅器５０の出力端子５９はV_psのまま
保持される。次に期間Ｃとなり、スイツチ５４が閉じると、
コンデンサ５１はブリツジ回路１００のもう一方
の検出端子７と演算増幅器５０の反転入力端子５
７間に接続される。このとき、演算増幅器５０は
過渡的に非反転入力端子５８と反転入力端子５７
間の電圧の差を増幅し、その出力電圧でコンデン
サ５２を充電することによつてコンデンサ５１か
らコンデンサ５２へ蓄積電荷の転送を行ないつつ
該電圧の差を減少するように働き、反転入力端子
５７が非反転入力端子５８と等電位（ボボルト）
になつたところで蓄積電荷の転送を終了し、平衡
状態に達する。このとき、コンデンサ５１と５２
の接続点６０には、演算増幅器５０の入力換算オ
フセツト電圧V_psが現われるから、ブリツジ回路
１００の検出端子７に現われる電圧をv₁、演算増
幅器５０の出力端子５９に得られる出力電圧V_put
とすると、期間Ｃ中のコンデンサ５１及び５２の
蓄積電荷q₁(C)及びq₂(C)はそれぞれC₁・（V_ps−v₁）
及びC₂・（V_ps−V_put）となる。この結果、期間Ａ
及びＣ中のコンデンサ５１と５２の蓄積電荷の総
和Σ_q(A)及びΣ_q(C)はそれぞれ Σ_q(A)＝q₁(A)＋q₂(A)＝C₁（V_ps−v₂） Σ_q(A)＝q₁(C)＋q₂(C)＝C₁（V_ps−v₁）＋C₂（V_ps−V_put）となる。したがつて電荷保存則Σ_q(A)△＝Σ_q(C)に従
い、期間Ｃ中に出力端子５９に得られる出力電圧
V_putは次式で与えられる。 V_put＝C₁／C₂（v₂−v₁）＋V_ps ＝C₁／C₂・ΔE＋V_ps (3) 次の期間Ｄで、スイツチ５４が開くと、コンデ
ンサ５１及び５２には期間Ｃ中の蓄積電荷q₁(C)＝
C₁（V_ps−v₁）及びq₂(C)＝C₂（V_ps−V_put）がそのま
ま残留するので、出力端子５９の出力電圧V_putは
そのまま保持される。以上が本実施例での動作の一周期であり、以後
同様な動作手続が周期的に繰り返される。本実施例では、ブリツジ回路１００の不平衡電
圧検出端子８及び７に得られる電圧v₂及びv₁をそ
れぞれ互いに逆極性となるような異なるタイミン
グ（すなわち、演算増幅器５０がリセツトされて
いる期間Ａと増幅を達成している期間Ｃ）で交互
にコンデンサ５１に接続することによりブリツジ
不平衡電圧ΔEの増幅を達成している。しかもこ
のとき、コンデンサ５１への充電が演算増幅器５
０の入力換算オフセツト電圧V_psを相殺する形で
行なわれるので、コンデンサ５２には正確に信号
成分に対応した電荷量のみが転送され、従来例の
ように入力換算オフセツト電圧が信号成分に混入
して増幅されることはない。すなわち、(3)式から
明らかなように本実施例の検出回路で出力端子５
９に現われる出力オフセツト電圧は演算増幅器５
０の増幅されない入力換算オフセツト電圧V_psの
みとなつており、ブリツジ回路１００の不平衡電
圧ΔEが増幅回路４００の容量比（C₁／C₂）で決
まる増幅度で増幅されることを考慮すると、該入
力換算オフセツト電圧は調整なしで十分許容し得
る性質のものである。したがつて、本実施例によれば、第７図に示し
た検出回路が有していた高入力抵抗・高CMRR
の差動増幅機能、MOS集積化による小型化、低
消費電力化、多機能化、インテリジエント化の可
能性等の種々の特長を備えた上、出力オフセツト
（零点）調整が不要で、組立・調整・検査工数の
極めて低減された低価格の圧力変換器が提供され
る。第３図は、上記第１の発明の一実施例における
オフセツト電圧の自動補償をさらに効果的に達成
する手続を備えた第２の発明の一実施例を示す構
成図である。同図において、１００及び４００は
第１図と全く同一の構成要素から成るブリツジ回
路及び増幅回路、５００は演算増幅器７０、それ
ぞれC₃，C₄なる容量値をもつコンデンサ７３，
７４及び周期的に開閉（ON−OFF）を繰り返す
スイツチ７６から成る増幅回路である。本実施例では、第１図に示した前記第１の発明
の一実施例における増幅回路４００の出力端子５
９が、一端が演算増幅器７０の反転入力端子７７
に接続されたコンデンサ７３に導びかれている。
該演算増幅器７０は、前記演算増幅器５０と同
様、非反転入力端子７８が基準電圧としてのアー
ス端子に接続されており、反転入力端子７７と出
力端子７９の間にコンデンサ７４と該コンデンサ
７４を周期的に放電するためのスイツチ７６が並
列接続されている。第４図は、第３図に示した構成図におけるスイ
ツチ５３，５４，５５及び７６の開閉手続の一例
を示すタイミング図である。図において、６３，
６４，６５及び８６はそれぞれ第３図におけるス
イツチ５３，５４，５５及び７６の開閉状態を示
しており、実線区間がスイツチの閉じる（ON）
期間、破線区間がスイツチの開く（OFF）期間
をそれぞれ表わしている。図から明らかなよう
に、本実施例におけるスイツチ５３，５４，５５
の開閉手続６３，６４，６５は、第２図に示した
前記第１の発明の一実施例における開閉手続と全
く同一に選ばれており、スイツチ７６の開閉手続
８６は、スイツチ５４の開閉手続６４と連動する
よう選ばれている。以下、第３図と第４図を参照しつつ、本実施例
の動作を説明するが、説明の便宜上、増幅回路４
００を第１の増幅回路、増幅回路５００を第２の
増幅回路と呼ぶこととし、端子５９及び端子７９
に得られる第１及び第２の増幅回路の出力電圧を
それぞれV_put1，V_put2とする。また、演算増幅器
５０及び演算増幅器７０の入力換算オフセツト電
圧をそれぞれV_ps1及びV_ps2とする。まず、第４図の期間Ｃでは、第２図の期間Ｃと
同じく、第１の増幅回路４００の出力端子５９に
(3)式で与えられる出力電圧V_put1＝（C₁／C₂）・ΔE
＋V_ps1が現われる。一方この期間Ｃで、スイツチ
７６は閉じるので、コンデンサ７４の蓄積電荷は
リセツトされ、演算増幅器７０のユニテイ・フイ
ードバツク接続となる。該増幅器７０の非反転入
力端子７８はアース端子（０ボルト）に接続され
ているから、このとき、仮想シヨートにより反転
入力端子７７は０ボルトとなり、コンデンサ７３
と７４の接続点８０及び出力端子７９には、とも
に該増幅器７０の入力換算オフセツト電圧V_ps2が
現われる。したがつて、期間Ｃ中でのコンデンサ
７３及び７４の蓄積電荷q₃(C)及びq₄(C)は、それぞ
れ、C₃（V_ps2−V_put1）及び０となる。次の期間Ｄで、スイツチ７６が開くと、コンデ
ンサ７３及び７４には期間Ｃ中の蓄積電荷q₃(C)＝
C₃（V_ps2−V_put）及びq₃(C)＝０が残留し、演算増
幅器７０の出力端子７９はV_ps2のまま保持され
る。次の期間Ａでは、第２図の期間Ａと同じく、第
１の増幅回路４００の出力端子５９に演算増幅器
５０の入力換算オフセツト電圧V_ps1が現われる。
このとき、演算増幅器７０は、過渡的には非反転
入力端子７８と反転入力端子７７間の電圧の差を
増幅し、その出力電圧でコンデンサ７４を充電す
ることによつてコンデンサ７３からコンデンサ７
４へ蓄積電荷の転送を行ないつつ該電圧の差を減
少するように働き、反転入力端子７７が非反転入
力端子７８と等電位（０ボルト）になつたところ
で蓄積電荷の転送を終了し、平衡状態に達する。
このとき、コンデンサ７３と７４の接続点８０
は、演算増幅器７０の入力換算オフセツト電圧
V_ps2になるから、演算増幅器７０の出力端子７９
に得られる出力電圧をV_put2とすると、期間Ａ中
のコンデンサ７３及び７４の蓄積電荷q₃(A)及びq₄
(A)はそれぞれC₃（V_ps2−V_ps1）及びC₄（V_ps2−
V_put2）となる。この結果、期間Ｃ及びＡ中のコ
ンデンサ７３と７４の蓄積電荷の総和Σ_q(C)及び
Σ_q(A)はそれぞれ Σ_q(C)＝q₃(C)＋q₄(C)＝C₃（V_ps2−V_put1） Σ_q(A)q₃(A)＋q₄(A)＝C₃（V_ps2−V_ps1）＋C₄（V_ps2−V_p
ut2）となる。したがつて、電荷保存則Σ_q(C)＝Σ_q(A)に
従い、期間Ａ中に出力端子７９に得られる出力電
圧V_put2は次式で与えられる。 V_put2＝C₃／C₄・（V_put1−V_ps1）＋V_ps2＝C₃・C₁／C₄・
C₂・ΔE＋V_ps2 (4) 次の期間Ｂ中、コンデンサ７３及び７４には期
間Ａ中の蓄積電荷が残留し、出力電圧V_put2はそ
のまま保持される。以上が本実施例での動作の一周期であり、以後
は同様な動作手続が周期的に繰り返される。本実施例では、(4)式から明らかなように、出力
端子７９に現われる出力オフセツト電圧が最終の
演算増幅器７０の増幅されない入力換算オフセツ
ト電圧V_ps2のみとなつており、しかもブリツジ回
路１００の不平衡電圧ΔEは第１の増幅回路４０
０の容量比（C₁／C₂）と第２の増幅回路５００
の容量比（C₃／C₄）との積で決まる大きな増幅
度で増幅されるので、オフセツト電圧の自動補償
効果は前記第１の発明の一実施例よりもさらに大
きいものとなつている。したがつて、本実施例によれば、前記第１の発
明の一実施例と同様、第７図に示した検出回路が
有していた高入力抵抗、高CMRRの差動増幅機
能、MIS集積化による小型化・低消費電力化・多
機能化・インテリジエント化の可能性等の種々の
特長を備えた上、出力オフセツト電圧の自動補償
がさらに効果的に達成され、組立・調整・検査工
数が著しく削減された低価格の圧力変換器が提供
される。なお、上記実施例では、説明の便宜上、第２の
増幅回路５００を１個としたが、実際にはこれを
２個以上に増設して順次縦続接続することができ
る。その場合、信号成分に対する増幅度が縦続接
続数の増加とともに順次増大してゆくのに対し、
出力オフセツト電圧はあくまでも最後の１個の演
算増幅器の入力換算オフセツト電圧に抑えられる
ので、オフセツト補償の効果はさらに顕著にな
る。また、上記実施例の説明に用いたスイツチ５
３，５４，５５，７６の開閉手続は単なる一例で
あつてこれに限るものではない。すなわち、上記
実施例で述べた動作が正常に達成される必要条件
の時間関係が満足されれば、他の細部の時間関係
はどのように選んでもよい。以上、検知素子として感圧ゲージ抵抗を用いた
圧力変換器の場合を例にこの発明を説明したが、
この発明は圧力変換器のみならず、温度センサを
はじめ検知対象の変化に応じて抵抗値変化を示す
検知素子を用いてブリツジ回路を構成する各種セ
ンサの検出回路に広く適用できる。（発明の効果）このように本発明によれば、組立・調整工数が
極めて低減され、従来に比べはるかに低消費電力
化された上、モノリシツクIC化による量産化に
適した小型、低価格の物理量検出回路が実現され
る。また、この発明はMIS集積回路技術との共合
性に優れており、同技術によるＡ／Ｄ，Ｄ／Ａ変
換器、マイクロプロセツサ等の一体化が可能であ
る。したがつて、この発明によれば、機能拡張性
に富んだ物理量検出回路が実現される。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の第１の発
明の一実施例における回路構成及び動作手続を示
す図、第３図及び第４図はそれぞれ本発明の第２
の発明の一実施例における回路構成及び動作手続
を示す図、第５図は物理量検出回路として従来よ
く知られている圧力変換器の回路構成図、第６図
は従来の差動増幅回路の構成図、第７図はMIS集
積化が可能な物理量検出回路の従来例の図であ
る。１００……ブリツジ回路、２００……差動電圧
増幅回路、１，２，３，４……検知素子としての
ゲージ抵抗、５，６……ブリツジ励起端子、７，
８……ブリツジ不平衡電圧検出端子、９，１０，
１１……演算増幅器、１２，１３，１４，１５，
１６，１７，１８……抵抗、１９……ブリツジ励
起用電圧・電流印加端子、２０……検出回路出力
端子、３０……演算増幅器、３１，３２，３３，
３４……抵抗、３００……差動電圧増幅回路、４
０……演算増幅器、４１，４２……コンデンサ、
４３，４４，４５，４６，４７……スイツチ、４
８……検出回路出力端子、４００……増幅回路、
５０……演算増幅器、５１，５２……コンデン
サ、５３，５４，５５……スイツチ、５９……検
出回路出力端子、５００……増幅回路、７０……
演算増幅器、７３，７４……コンデンサ、７６…
…スイツチ、７９……検出回路出力端子。

Claims

【特許請求の範囲】１すくなくとも一辺に検知対象の変化に応じて
抵抗値変化を示す検知素子を含むブリツジ回路
と、非反転入力端子が基準電圧に接続された演算
増幅器と、一端が該増幅器の反転入力端子に接続
されるとともに他端が周期的なスイツチの開閉手
続により前記ブリツジ回路の不平衡電圧検出端子
に交互に接続される第１のコンデンサと、前記演
算増幅器の反転入力端子と出力端子の間に接続さ
れたスイツチにより周期的に放電される第２のコ
ンデンサとを備えたことを特徴とする物理量検出
回路。２すくなくとも一辺に検知対象の変化に応じて
抵抗値変化を示す検知素子を含むブリツジ回路、
非反転入力端子が基準電圧に接続された演算増幅
器、一端が該増幅器の反転入力端子に接続される
とともに他端が周期的なスイツチの開閉手続によ
り前記ブリツジ回路の不平衡電圧検出端子に交互
に接続される第１のコンデンサ、及び前記演算増
幅器の反転入力端子と出力端子の間に接続された
スイツチにより周期的に放電される第２のコンデ
ンサから成る第１の回路と、非反転入力端子が基
準電圧に接続された演算増幅器及び該増幅器の反
転入力端子と出力端子の間に接続されたスイツチ
により周期的に放電されるコンデンサから成る第
２の回路を備え、前記第１の回路とすくなくとも
１つ以上の第２の回路が、該第２の回路を構成す
る演算増幅器の反転入力端子に接続されるコンデ
ンサを介して縦続接続されたことを特徴とする物
理量検出回路。