JPH06103807B2 - 集積回路用高精度増幅回路 - Google Patents
集積回路用高精度増幅回路Info
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- JPH06103807B2 JPH06103807B2 JP63089171A JP8917188A JPH06103807B2 JP H06103807 B2 JPH06103807 B2 JP H06103807B2 JP 63089171 A JP63089171 A JP 63089171A JP 8917188 A JP8917188 A JP 8917188A JP H06103807 B2 JPH06103807 B2 JP H06103807B2
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- JP
- Japan
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- capacitance
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 8
- 230000010287 polarization Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/005—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements using switched capacitors, e.g. dynamic amplifiers; using switched capacitors as resistors in differential amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 本発明は集積回路用の小型かつ低電力消費形の高精度増
幅回路に係る。
幅回路に係る。
集積回路装置には、信号を非常に精密に増幅することが
必要になるものが多い。この動作は同一の集積回路にお
いて数回繰返される場合があるため、増幅段階の大きさ
またはレイアウト面積およびその消散電力を大幅に小さ
くする必要が生じる。
必要になるものが多い。この動作は同一の集積回路にお
いて数回繰返される場合があるため、増幅段階の大きさ
またはレイアウト面積およびその消散電力を大幅に小さ
くする必要が生じる。
既知の増幅回路は入力抵抗と帰還抵抗を有する演算増幅
器を含んで成り、２つの抵抗の比から増幅値を求める形
式のものである。
器を含んで成り、２つの抵抗の比から増幅値を求める形
式のものである。
この方法は個別部品を用いて構成する場合には確かに非
常に有効であるが、集積回路において実施した場合はい
くつか重大な欠点を呈する。すなわち抵抗経路を長くす
る必要があり、従ってレイアウトスペースも大きくする
必要が生じる。またレイアウトスペースを制限すると高
帰還電流を扱う能力が要求され、結果的に演算増幅器の
構成が複雑化し電力消費量が高くなる。
常に有効であるが、集積回路において実施した場合はい
くつか重大な欠点を呈する。すなわち抵抗経路を長くす
る必要があり、従ってレイアウトスペースも大きくする
必要が生じる。またレイアウトスペースを制限すると高
帰還電流を扱う能力が要求され、結果的に演算増幅器の
構成が複雑化し電力消費量が高くなる。
もう１つの既知の方法として、集積回路の設計者によっ
て好んで使用される方法では、２つの抵抗の代わりに２
つのキャパシタンスを使用すると共に、周期的に開閉す
るリセットスイッチを帰還キャパシタンスと並列に接続
する。この場合スイッチが存在することによって演算増
幅器の負の入力に不可避的に存在する漏れ電流の集積を
回避する必要が生じる。また、漏れ損失が無視し得る程
度である場合でも、集積回路の製造工程において入力側
に蓄積された負荷を点弧時に除去する必要がある。
て好んで使用される方法では、２つの抵抗の代わりに２
つのキャパシタンスを使用すると共に、周期的に開閉す
るリセットスイッチを帰還キャパシタンスと並列に接続
する。この場合スイッチが存在することによって演算増
幅器の負の入力に不可避的に存在する漏れ電流の集積を
回避する必要が生じる。また、漏れ損失が無視し得る程
度である場合でも、集積回路の製造工程において入力側
に蓄積された負荷を点弧時に除去する必要がある。
この方法は構成の簡単さとレイアウトスペースの点から
見て有利であることは間違いない。しかし同時に、スイ
ッチの周期的切換えによって不可避的に入力信号の一部
に損失が生じ、演算増幅器が出力において急激な電圧の
増大を受けることになり、その結果出力信号のスルーレ
ートおよび修正時間の問題が生じる。
見て有利であることは間違いない。しかし同時に、スイ
ッチの周期的切換えによって不可避的に入力信号の一部
に損失が生じ、演算増幅器が出力において急激な電圧の
増大を受けることになり、その結果出力信号のスルーレ
ートおよび修正時間の問題が生じる。
このような既存の技術状況を鑑み、本発明の目的は占有
面積および電力消費の面で周知の抵抗による方法と比較
して有利でありかつ周知のキャパシタンスおよびスイッ
チによる方法に見られるような欠点を無くした集積回路
用高精度増幅回路を提供することである。
面積および電力消費の面で周知の抵抗による方法と比較
して有利でありかつ周知のキャパシタンスおよびスイッ
チによる方法に見られるような欠点を無くした集積回路
用高精度増幅回路を提供することである。
本発明によると、前記の目的を達成する増幅回路は正の
入力および負の入力と正の出力および負の出力を有する
演算増幅器を含んで成る増幅回路であって、該増幅回路
が前記負の入力と直列に配設されている第１キャパシタ
ンスおよび前記正の入力と直列に接続されている第２キ
ャパシタンスと、前記正の出力と前記負の入力とを結ぶ
帰還線に配設されている第３キャパシタンスおよび前記
負の出力と前記正の入力とを結ぶ帰還線に配設されてい
る第４キャパシタンスと、第１リード線を前記負の出力
に接続されている第５キャパシタンスおよび第１リード
線を前記正の出力に接続されている第６キャパシタンス
と、第１リード線を前記正の出力に接続されている第７
キャパシタンスおよび第１リード線を前記負の出力に接
続されている第８キャパシタンスと、前記第5,第6,第７
および第８キャパシタンスのそれぞれの第２リード線を
分極電位に接続する第１動作位置と、上記第５および第
７キャパシタンスの第２リード線を上記演算増幅器の負
の入力に接続すると共に上記第６および第８キャパシタ
ンスの第２リード線を上記演算増幅器の正の入力に接続
する第２動作位置との間を交互に切り換える周期切換え
手段とを含んで成ることを特徴とする。
入力および負の入力と正の出力および負の出力を有する
演算増幅器を含んで成る増幅回路であって、該増幅回路
が前記負の入力と直列に配設されている第１キャパシタ
ンスおよび前記正の入力と直列に接続されている第２キ
ャパシタンスと、前記正の出力と前記負の入力とを結ぶ
帰還線に配設されている第３キャパシタンスおよび前記
負の出力と前記正の入力とを結ぶ帰還線に配設されてい
る第４キャパシタンスと、第１リード線を前記負の出力
に接続されている第５キャパシタンスおよび第１リード
線を前記正の出力に接続されている第６キャパシタンス
と、第１リード線を前記正の出力に接続されている第７
キャパシタンスおよび第１リード線を前記負の出力に接
続されている第８キャパシタンスと、前記第5,第6,第７
および第８キャパシタンスのそれぞれの第２リード線を
分極電位に接続する第１動作位置と、上記第５および第
７キャパシタンスの第２リード線を上記演算増幅器の負
の入力に接続すると共に上記第６および第８キャパシタ
ンスの第２リード線を上記演算増幅器の正の入力に接続
する第２動作位置との間を交互に切り換える周期切換え
手段とを含んで成ることを特徴とする。
本発明による増幅回路をさらに明確に示すため、その具
体的な実施態様を添付図面に示す。
体的な実施態様を添付図面に示す。
図面に示すように、演算増幅器OPは第１キャパシタンス
C1を直列に接続した負の入力（−）と、第２キャパシタ
ンスC2を直列に接続した正の入力（＋）と、正の出力
（＋）と負の出力（−）とを有している。
C1を直列に接続した負の入力（−）と、第２キャパシタ
ンスC2を直列に接続した正の入力（＋）と、正の出力
（＋）と負の出力（−）とを有している。
第３キャパシタンスC3が演算増幅器OPの正の出力と負の
入力を結ぶ帰還線に配設される一方、第４キャパシタン
スC4が前記演算増幅器の負の出力と正の入力を結ぶ帰還
線に配設される。
入力を結ぶ帰還線に配設される一方、第４キャパシタン
スC4が前記演算増幅器の負の出力と正の入力を結ぶ帰還
線に配設される。
第５キャパシタンスC5の第１リード線が演算増幅器OPの
負の出力に接続されており、第６キャパシタンスC6の第
１リード線が前記演算増幅器の正の出力に接続されてい
る。
負の出力に接続されており、第６キャパシタンスC6の第
１リード線が前記演算増幅器の正の出力に接続されてい
る。
第７キャパシタンスC7の第１リード線が演算増幅器の正
の出力に接続されており、第８キャパシタンスC8の第１
リード線が前記演算増幅器の負の出力に接続されてい
る。
の出力に接続されており、第８キャパシタンスC8の第１
リード線が前記演算増幅器の負の出力に接続されてい
る。
キャパシタンスC1とC2の値が等しく、他のキャパシタン
スC3とC4およびC5〜C8についても同様である。
スC3とC4およびC5〜C8についても同様である。
クロック周波数で周期的に作動される二位置形スイッチ
S1,S2は、それぞれ同期して図中に実線で示す第１動作
位置から図中に点線で示す第２動作位置へ、またはその
逆に動作する。第１動作位置の時、スイッチS1,S2は、
キャパシタンスC5とC6の第２リード線とキャパシタンス
C7とC8の第２リード線を、それぞれ分極電圧Vb1に接続
する。一方、第２動作位置の時、スイッチS1,S2は、キ
ャパシタンスC5とC7の第２リード線を演算増幅器OPの負
の入力に接続すると共に、キャパシタンスC6とC8の第２
リード線を演算増幅器OPの正の入力に接続する。
S1,S2は、それぞれ同期して図中に実線で示す第１動作
位置から図中に点線で示す第２動作位置へ、またはその
逆に動作する。第１動作位置の時、スイッチS1,S2は、
キャパシタンスC5とC6の第２リード線とキャパシタンス
C7とC8の第２リード線を、それぞれ分極電圧Vb1に接続
する。一方、第２動作位置の時、スイッチS1,S2は、キ
ャパシタンスC5とC7の第２リード線を演算増幅器OPの負
の入力に接続すると共に、キャパシタンスC6とC8の第２
リード線を演算増幅器OPの正の入力に接続する。
スイッチが添付図面で実線で示したような動作位置にあ
る時、キャパシタンスC1,C2を介して演算増幅器OPの２
入力に印加される入力信号がキャパシタンスC1とC2の共
通値とキャパシタンスC3とC4の共通値との比に等しい数
値で増幅され、それぞれの出力＋Vuと−Vuに出現する。
キャパシタンスC5とC6がそれぞれ−Vuと＋Vuに荷電さ
れ、キャパシタンスC7とC8がそれぞれ＋Vuと−Vuに荷電
される。
る時、キャパシタンスC1,C2を介して演算増幅器OPの２
入力に印加される入力信号がキャパシタンスC1とC2の共
通値とキャパシタンスC3とC4の共通値との比に等しい数
値で増幅され、それぞれの出力＋Vuと−Vuに出現する。
キャパシタンスC5とC6がそれぞれ−Vuと＋Vuに荷電さ
れ、キャパシタンスC7とC8がそれぞれ＋Vuと−Vuに荷電
される。
スイッチが図面で点線で示したような動作位置S2になる
と、キャパシタンスC7,C8がキャパシタンスC3,C4に並列
接続されるのと同時にキャパシタンスC5,C6のリード線
が演算増幅器OPの負の入力と正の入力にそれぞれ接続さ
れる。こうしてキャパシタンスC5,C6とキャパシタンスC
7,C8が平衡するため、演算増幅器へのフィードバックに
キャパシタンスC3,C4が残ったままとなる。従って利得
はキャパシタンスC1,C2とキャパシタンスC3,C4の比に等
しくなる。すなわち利得に変化はない。
と、キャパシタンスC7,C8がキャパシタンスC3,C4に並列
接続されるのと同時にキャパシタンスC5,C6のリード線
が演算増幅器OPの負の入力と正の入力にそれぞれ接続さ
れる。こうしてキャパシタンスC5,C6とキャパシタンスC
7,C8が平衡するため、演算増幅器へのフィードバックに
キャパシタンスC3,C4が残ったままとなる。従って利得
はキャパシタンスC1,C2とキャパシタンスC3,C4の比に等
しくなる。すなわち利得に変化はない。
動作相S2において、キャパシタンスC5〜C8も演算増幅器
OPの入力への連続電圧をVb1の値に固定する。すなわち
該入力は連続的に数値Vb1になる。
OPの入力への連続電圧をVb1の値に固定する。すなわち
該入力は連続的に数値Vb1になる。
本発明の提案する構成によると、その一例として添付図
面に示したように、上で述べたような欠点を伴なうおそ
れのあるリセットスイッチの使用を避けることができ
る。実際、本発明によると漏れ電流として損失される電
荷をキャパシタンスC5〜C8と関連する電荷で補償でき
る。キャパシタンスC5〜C8のリード線が周期的にVb1に
切換えられるためである。
面に示したように、上で述べたような欠点を伴なうおそ
れのあるリセットスイッチの使用を避けることができ
る。実際、本発明によると漏れ電流として損失される電
荷をキャパシタンスC5〜C8と関連する電荷で補償でき
る。キャパシタンスC5〜C8のリード線が周期的にVb1に
切換えられるためである。
本発明の構成のもう１つの利点は、演算増幅器の構造が
簡単であり、かつ電力の消散を大幅に低減することにあ
る。これらの利点は何れも負荷が純粋に容量性のもので
あり抵抗性でないという事実から来るものである。
簡単であり、かつ電力の消散を大幅に低減することにあ
る。これらの利点は何れも負荷が純粋に容量性のもので
あり抵抗性でないという事実から来るものである。
同じ理由により、比較的小さい値のキャパシタンスを選
択することが可能であり、その結果レイアウト面積を相
当縮小することができる。
択することが可能であり、その結果レイアウト面積を相
当縮小することができる。
最後に、増幅はキャパシタンス比によって行われるが、
最新の集積回路技術ではこのキャパシタンス比を0.1％
程度の精度にできるという事実から、本発明の増幅回路
の精度が保証される。
最新の集積回路技術ではこのキャパシタンス比を0.1％
程度の精度にできるという事実から、本発明の増幅回路
の精度が保証される。
添付図面は本発明による増幅回路の回路図である。 OP……演算増幅器、C1〜C8……キャパシタンス、S1,S2
……スイッチ、Vb1……分極電圧。
……スイッチ、Vb1……分極電圧。
Claims (4)
- 【請求項１】正の入力および負の入力と正の出力および
負の出力を有する演算増幅器（OP）を含む増幅回路であ
って、上記負の入力と直列に配設されている第１キャパ
シタンス（C1）および上記正の入力に直列に配設されて
いる第２キャパシタンス（C2）と、上記正の出力と上記
負の入力とを結ぶ帰還線に配設されている第３キャパシ
タンス（C3）、上記負の出力と上記正の入力とを結ぶ帰
還線に配設されている第４キャパシタンス（C4）と、第
１リード線を上記負の出力に接続されている第５キャパ
シタンス（C5）および第１リード線を上記正の出力に接
続されている第６キャパシタンス（C6）と、第１リード
線を上記正の出力に接続されている第７キャパシタンス
（C7）および第１リード線を上記負の出力に接続されて
いる第８キャパシタンス（C8）と、上記第5,第6,第７お
よび第８キャパシタンス（C5〜C8）のそれぞれの第２リ
ード線を分極電位（Vb1）に接続する第１動作位置と、
上記第５および第７キャパシタンス（C5,C7）の第２リ
ード線を上記演算増幅器（OP）の負の入力に接続すると
共に上記第６および第８キャパシタンス（C6,C8）の第
２リード線を上記演算増幅器（OP）の正の入力に接続す
る第２動作位置との間を交互に切り換える周期切換え手
段（S1,S2）とを含んで成ることを特徴とする集積回路
用高精度増幅回路。 - 【請求項２】前記第１および第２キャパシタンス（C1,C
2）の数値が等しいことを特徴とする請求項１記載の集
積回路用高精度増幅回路。 - 【請求項３】前記第３および第４キャパシタンス（C3,C
4）の数値が等しいことを特徴とする請求項１記載の集
積回路用高精度増幅回路。 - 【請求項４】前記第5,第6,第７および第８キャパシタン
ス（C5〜C8）の数値が等しいことを特徴とする請求項１
記載の集積回路用高精度増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8720110A IT1203893B (it) | 1987-04-14 | 1987-04-14 | Circuito di amplificazione ad elevata precisione con piccolo ingombro e basso consumo di potenza per circuiti integrati. |
| IT20110A/87 | 1987-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278406A JPS63278406A (ja) | 1988-11-16 |
| JPH06103807B2 true JPH06103807B2 (ja) | 1994-12-14 |
Family
ID=11163878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089171A Expired - Lifetime JPH06103807B2 (ja) | 1987-04-14 | 1988-04-13 | 集積回路用高精度増幅回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4849707A (ja) |
| EP (1) | EP0293020B1 (ja) |
| JP (1) | JPH06103807B2 (ja) |
| DE (1) | DE3871614T2 (ja) |
| IT (1) | IT1203893B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1227615B (it) * | 1988-12-22 | 1991-04-22 | Sgs Thomson Microelectronics | Filtro completamente differenziale a condensatori commutati utilizzante amplificatori operazionali cmos senza retroazione di modo comune |
| JPH03130967A (ja) * | 1989-03-31 | 1991-06-04 | Sharp Corp | 磁気再生ヘッドアンプ |
| JP3424549B2 (ja) * | 1998-04-10 | 2003-07-07 | 横河電機株式会社 | スイッチトキャパシタ回路 |
| EP1274171A1 (en) | 2001-07-05 | 2003-01-08 | Telefonaktiebolaget L M Ericsson (Publ) | Differential line receiver |
| ITRM20010458A1 (it) * | 2001-07-27 | 2003-01-27 | St Microelectronics Srl | Circuito amplificatore differenziale con regolazione di tensione di modo comune d'uscita. |
| US6661283B1 (en) * | 2002-10-03 | 2003-12-09 | National Semiconductor Corporation | Wide gain range and fine gain step programmable gain amplifier with single stage switched capacitor circuit |
| US8841962B1 (en) | 2013-04-26 | 2014-09-23 | Linear Technology Corporation | Leakage compensation for switched capacitor integrators |
| EP2779444B1 (en) * | 2013-03-13 | 2017-12-27 | Linear Technology Corporation | Leakage Compensation For Switched Capacitor Integrators |
| US9197242B2 (en) * | 2013-12-05 | 2015-11-24 | Murata Manufacturing Co., Ltd. | Delta-sigma analog-to-digital converter |
| US12355411B2 (en) * | 2023-02-17 | 2025-07-08 | Texas Instruments Incorporated | Nonlinearity cancellation circuit for active filters |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2262884B1 (ja) * | 1974-03-01 | 1978-01-06 | Commissariat Energie Atomique | |
| US4574250A (en) * | 1981-10-13 | 1986-03-04 | Intel Corporation | Switched capacitor filter utilizing a differential input and output circuit and method |
| US4429282A (en) * | 1982-02-08 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Offset-nulled sample-and-hold amplifier |
| IT1213243B (it) * | 1984-11-12 | 1989-12-14 | Ates Componenti Elettron | Circuito buffer a struttura differenziale per la misurazione di cariche capacitive. |
| US4641105A (en) * | 1985-10-07 | 1987-02-03 | Burr-Brown Corporation | Apparatus and method for noise reduction in a linear amplifier |
| US4697152A (en) * | 1986-04-11 | 1987-09-29 | Motorola, Inc. | Fully differential switched capacitor amplifier having autozeroed common-mode feedback |
-
1987
- 1987-04-14 IT IT8720110A patent/IT1203893B/it active
-
1988
- 1988-03-25 EP EP88200563A patent/EP0293020B1/en not_active Expired
- 1988-03-25 DE DE8888200563T patent/DE3871614T2/de not_active Expired - Lifetime
- 1988-03-30 US US07/175,321 patent/US4849707A/en not_active Expired - Lifetime
- 1988-04-13 JP JP63089171A patent/JPH06103807B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0293020B1 (en) | 1992-06-03 |
| IT1203893B (it) | 1989-02-23 |
| EP0293020A1 (en) | 1988-11-30 |
| JPS63278406A (ja) | 1988-11-16 |
| DE3871614D1 (de) | 1992-07-09 |
| US4849707A (en) | 1989-07-18 |
| DE3871614T2 (de) | 1993-01-21 |
| IT8720110A0 (it) | 1987-04-14 |
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