JPH05334101A - 強度判定回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力信号の数を任意に拡張できる拡張性に優
れた回路を提供する。 【構成】 複数の割込みに対してその強度を判定し、い
ずれの割込みを受け付けるかを選択する強度判定回路で
あって、各割込みごとに設けられ、割込み強度入力５、
全体割込み強度入力１０、割込み発生１８及び全体割込
み発生入力２２を受け、全体割込み強度出力１９、割込
み受付２５及び全体割込み発生出力２７を出力する複数
のサブ回路１Ａ，１Ｂ，…と、各サブ回路１Ａ，１Ｂ，
…からの全体割込み強度出力１９をそれぞれ受けて最も
強度の大きな値を各サブ回路１Ａ，１Ｂ，…の全体割込
み強度入力１０として返す共通回路２とを備え、前記各
サブ強度判定回路をカスケード接続し、信号の数を増や
す場合はその増加する信号数に合せてサブ回路１Ａ，１
Ｂ，…を増設する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば割込み制御装置
において発生する割込み等の複数の入力信号の強度を判
定し、いずれの信号を受け付けるかを選択する強度判定
回路に関する。

【０００２】

【従来の技術】近年、ディジタル・シグナル・プロセッ
サ（以下「ＤＳＰ」という）は、その高性能化に伴い、
ディジタル信号処理技術に必要とされる高速数値演算を
行う高速数値演算処理専用プロセッサとして使用される
以外に、装置の制御を行う制御プロセッサとして使用さ
れる場合が増えている。

【０００３】例えば、ディジタル移動体電話に使用され
るＤＳＰでは、高速数値演算を必要とする音声の符号化
処理に加えて、音声の入力処理等も行っている。このよ
うな複数の処理を１個のプロセッサで無駄な処理を必要
とせずに実現する方法として割込み処理がある。そし
て、ＤＳＰにおいても割込み処理能力を持つものが一般
的となっている。この例としては、例えば「ADSP-2100
User's Manual ANALOG DEVICES社」等がある。

【０００４】

【発明が解決しようとする課題】ところで、前記従来の
ＤＳＰの割込み処理能力では通常受け付ける割込み信号
の数が固定されている。この場合でも、これまではＤＳ
Ｐが汎用ＬＳＩとして開発されているために問題になら
なかった。しかしながら、ＤＳＰがＡＳＩＣ（特定用途
向けＩＣ）の演算、制御を実行する基本部分として大き
なＬＳＩの一部に組み込まれるようになると、より多数
の割込み信号がＤＳＰに接続されるようになる。このた
め、従来は問題とならなかった、受け付ける割込み信号
の数が固定されていることが大きな問題となっている。

【０００５】即ち、最初から多数の割込み信号が接続可
能なようにＤＳＰを設計すると、接続する割込み信号の
数が少ない場合回路に無駄が発生し、ＤＳＰのコストを
押し上げる原因になる。これと逆に接続可能数が少ない
設計の場合には組み込む周辺回路の個数と種類に制限を
設けることになる。

【０００６】本発明は以上の問題点に鑑みなされたもの
で、受け付ける割込み信号数等の入力信号数を固定せ
ず、入力信号の数を任意に拡張できる拡張性に優れた強
度判定回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は前記課題を解決
するために、複数の入力信号に対してその強度を判定
し、いずれを受け付けるかを選択する強度判定回路にお
いて、各入力信号ごとに設けられ、受付許可用入力イネ
ーブル信号、全体入力強度信号、個別入力イネーブル信
号及び個別入力強度信号を受け、受付許可用出力イネー
ブル信号、全体出力強度信号及び個別受付け信号を出力
する複数のサブ強度判定回路と、各サブ強度判定回路か
らの全体出力強度信号をそれぞれ受けて最も強度の大き
な値を各サブ強度判定回路の全体入力強度信号として返
す共通回路とを備え、前記各サブ強度判定回路を、その
うちの一の回路から出力した受付許可用出力イネーブル
信号が他の回路の受付許可用入力イネーブル信号となる
ように直列に接続し、いずれか一つのサブ強度判定回路
のみをイネーブル状態にすることを特徴とする。

【０００８】

【作用】以上の構成により、各サブ強度判定回路におい
ては、全体入力強度信号と個別入力強度信号とが比較さ
れ、個別入力強度信号が大きいとき受付許可用入力イネ
ーブル信号と個別入力イネーブル信号の入力を条件に入
力信号は受け付けられ、この個別入力強度信号が全体出
力強度信号として出力される。同時に受付許可用出力イ
ネーブル信号を不許可信号として他のサブ強度判定回路
に出力すると共に入力を受け付ける旨の個別受付け信号
を出力する。大きさが逆の場合には何も出力されない。

【０００９】各サブ強度判定回路の全体出力強度信号は
共通回路にそれぞれ入力し、この共通回路によって最も
大きな強度の全体出力強度信号が各サブ強度判定回路に
全体入力強度信号として入力する。

【００１０】これにより、各サブ強度判定回路では前記
共通回路からの全体入力強度信号以上の大きさの個別入
力強度信号しか受け付けなくなる。従って他のサブ強度
判定回路においてこの全体入力強度信号よりも大きな個
別入力強度信号が入力したとき、全体出力強度信号とし
て共通回路に入力し、各サブ強度判定回路に全体入力強
度信号として入力する。この全体入力強度信号の入力に
より、それまで受け付けられていた入力信号は受け付け
られなくなり、代って前記大きな個別入力強度信号が受
け付けられる。

【００１１】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、本実施例においては強度判定
回路として割込み処理の強度を判定する割込み強度判定
回路を例に説明する。図１は本実施例の割込み強度判定
回路を示すブロック図、図２はサブ割込み強度判定回路
の構成の一例を示す論理回路図である。

【００１２】本実施例の割込み強度判定回路は、図１に
示すように、入力信号としての割込み信号ごとにそれぞ
れ設けられるサブ割込み強度判定回路（以下「サブ回
路」という）１Ａ，１Ｂ，…と、これら各サブ回路１
Ａ，１Ｂ，…がそれぞれ並列に接続され複数の割込みに
対しそれらの強度を比較する共通回路２とから構成され
ている。

【００１３】サブ回路１Ａ，１Ｂ，…は１割込み信号に
対し１回路ずつ設けられ、割込み信号の数に合せて任意
に増設する。共通回路２はサブ回路１Ａ，１Ｂ，…の接
続個数に関係なく、割込み強度判定回路は接続された個
数分の割込み信号を持つ判定回路となる。この場合の共
通回路２としては例えば多数の入力端子を有するＯＲ回
路を用い、サブ回路１Ａ，１Ｂ，…に接続されない端子
は常時Ｈレベルに固定しておく。

【００１４】前記各サブ回路１Ａ，１Ｂ，…はそれぞれ
共通の構成を有し、割込み強度計算ブロックと割込み受
付け計算ブロックに分れて動作する。

【００１５】割込み強度計算ブロックでは、サブ回路１
Ａ，１Ｂ，…に対応する割込みが発生しているとき、発
生した割込みが持つ個別割込み強度と全体割込み強度と
を比較する。この比較により、発生した割込みが持つ割
込み強度の方が大きいときは全体割込み強度出力に対し
て発生した割込みが持つ割込み強度を出力する。また、
発生した割込みが持つ割込み強度が全体割込み強度入力
以下ならば何も出力しない。

【００１６】割込み受付け計算ブロックでは、全体割込
み発生入力がディスエブル状態で前記割込み強度計算ブ
ロックが割込み強度を出力しているとき、割込み受付を
イネーブルにする。全体割込み発生入力がディスエブル
であるときは、割込み受付をイネーブルにし、全体割込
み発生出力をイネーブルにする。それ以外のときは割込
み受付をディスエブルにし、全体割込み発生出力に全体
割込み発生入力と等しい信号を流す。

【００１７】このサブ回路１Ａ，１Ｂ，…の具体的構成
例を図２に基づいて説明する。なお、各サブ回路１Ａ，
１Ｂ，…はすべて同じ構成となっている。

【００１８】個別入力強度信号としての割込み強度入力
５は複数の強度信号（本実施例では３つの強度１，２，
３）から構成される。各強度１，２，３の入力信号は３
つのＡＮＤ回路６，７，８にそれぞれ入力される。全体
入力強度信号としての全体割込み強度入力１０は割込み
強度入力５に対応して３つの強度２，３，４の信号から
構成される。各強度２，３，４の入力信号は各反転回路
１１，１２，１３を介して前記各ＡＮＤ回路６，７，８
にそれぞれ入力される。具体的には、第１ＡＮＤ回路６
には割込み強度入力５の強度１と全体割込み強度入力１
０の各強度２，３，４とが入力される。第２ＡＮＤ回路
７には割込み強度入力５の強度２と全体割込み強度入力
１０の各強度３，４とが入力される。第３ＡＮＤ回路８
には割込み強度入力５の強度３と全体割込み強度入力１
０の強度４とが入力される。

【００１９】全体割込み強度入力１０においては、例え
ば割込み強度入力５の強度１以上を受け付ける場合は全
体割込み強度入力１０の各強度２，３，４をすべて
“Ｌ”とする。これにより、各ＡＮＤ回路６，７，８に
は各反転回路１１，１２，１３で反転した“Ｈ”が入力
し、割込み強度入力５の各強度１，２，３のいずれが入
力してもその入力したＡＮＤ回路６，７，８が“Ｈ”を
出力する。例えば割込み強度入力５の強度２以上を受け
付ける場合は全体割込み強度入力１０の強度２を“Ｈ”
に、強度３，４を“Ｌ”とする。これにより、第１ＡＮ
Ｄ回路６には全体割込み強度入力１０の強度２により
“Ｌ”が入力し、他のＡＮＤ回路７，８には“Ｈ”が入
力する。そして、割込み強度入力５の強度１が第１ＡＮ
Ｄ回路６に入力しても、このＡＮＤ回路６には全体割込
み強度入力１０の強度２により“Ｌ”が入力しているた
め、“Ｌ”を出力し、受け付けられない。割込み強度入
力５の強度２，３がＡＮＤ回路７，８に入力した場合
は、全体割込み強度入力１０の強度３，４によってとも
に“Ｈ”が入力しているため割込み強度入力５の強度
２，３のいずれが入力しても各ＡＮＤ回路７，８は
“Ｈ”を出力する。以上の構成により、割込み強度計算
ブロックが構成されている。

【００２０】第１〜３ＡＮＤ回路６，７，８の出力は第
４〜６ＡＮＤ回路１５，１６，１７にそれぞれ入力され
る。さらに、各ＡＮＤ回路１５，１６，１７には個別入
力イネーブル信号としての割込み発生１８が入力され
る。これにより、割込み発生１８が“Ｈ”のときに各Ａ
ＮＤ回路６，７，８のいずれかが“Ｈ”を出力すると、
その出力が全体出力強度信号としての全体割込み強度出
力１９として共通回路２に出力される。さらに、各ＡＮ
Ｄ回路１５，１６，１７の出力は第１ＯＲ回路２０に入
力しており、いずれかのＡＮＤ回路１５，１６，１７が
“Ｈ”を出力すると、第１ＯＲ回路２０が“Ｈ”を出力
するようになっている。この第１ＯＲ回路２０の出力は
第７ＡＮＤ回路２１に入力される。さらに、共通回路２
から出力される受付許可用入力イネーブル信号としての
全体割込み発生入力２２も反転回路２３を介して第７Ａ
ＮＤ回路２１に入力される。この第７ＡＮＤ回路２１の
出力は、個別受付け信号としての割込み受付２５となる
と共に第２ＯＲ回路２６に入力される。さらに、この第
２ＯＲ回路２６には前記全体割込み発生入力２２が入力
される。この第２ＯＲ回路２６からの出力は受付許可用
出力イネーブル信号としての全体割込み発生出力２７と
なる。

【００２１】以上により、割込み受付け計算ブロックが
構成されている。

【００２２】全体割込み発生入力２２として不許可を示
す“Ｈ”が入力すると、反転回路２３で反転され“Ｌ”
として第７ＡＮＤ回路２１に入力し、各ＡＮＤ回路１
５，１６，１７のいずれかから“Ｈ”が出力していても
割込み受付２５として“Ｌ”を出力する。この割込み受
付２５としての“Ｌ”は全体割込み発生入力２２が
“Ｈ”のため受け付けられない旨又は現在受け付けてい
る割込み処理がない旨を示す。これと同時に第２ＯＲ回
路２６ではその一方に“Ｈ”が入力しているため全体割
込み発生出力２７は不許可を示す“Ｈ”のままとなる。

【００２３】ここで全体割込み発生入力２２とは、特に
第１サブ回路１Ａに入力し、３つ接続されたサブ回路１
Ａ，１Ｂ，…全体のイネーブル状態を制御する信号をい
うが、便宜上各サブ回路１Ａ，１Ｂ，…においてすべて
同一名称とする。第１サブ回路１Ａから出力する全体割
込み発生出力２７が次の第２サブ回路１Ｂの全体割込み
発生入力２２となる。第３サブ回路１Ｃにおいても同様
である。このように、各サブ回路１Ａ，１Ｂ，…は全体
割込み発生入力２２に対して直列に接続されている。こ
の各サブ回路１Ａ，１Ｂ，…は互いに直列に接続された
状態で共通回路２に対して並列に接続されている。これ
により、第１サブ回路１Ａに入力する全体割込み発生入
力２２が“Ｈ”となると、他のサブ回路１Ｂ，１Ｃの全
体割込み発生入力２２はすべて“Ｈ”となり、割込み強
度判定回路全体が不許可となる。第サブ回路１Ａで受け
付ける割込みがなく、第２サブ回路１Ｂで割込みが発生
した場合も同様に、第３サブ回路１Ｃの全体割込み発生
入力２２が“Ｈ”となる。即ち、いずれか１つのサブ回
路１Ａ，１Ｂ，…のみをイネーブル状態にする。

【００２４】一方、全体割込み発生入力２２として許可
を示す“Ｌ”を入力すると、第７ＡＮＤ回路２１に
“Ｈ”が入力し、各ＡＮＤ回路１５，１６，１７のいず
れかから“Ｈ”が出力していれば、割込み受付２５とし
て割込みを受け付けた旨の“Ｈ”が出力すると共に以下
のサブ回路１Ｂ，１Ｃを同時に作動させないように全体
割込み発生出力２７として不許可を示す“Ｈ”を出力す
る。なお、図１中の３０は各サブ回路１Ａ，１Ｂ，…の
いずれかに割込みが発生したか否かを知らせる出力であ
る。

【００２５】共通回路２は、例えば３つのＯＲ回路から
構成される。前記各ＡＮＤ回路１５，１６，１７からの
強度１，２，３がそれぞれ３つのＯＲ回路に入力され
る。即ち、１つのＯＲ回路には各サブ回路１Ａ，１Ｂ，
…からの全体割込み強度出力１９のうち強度１がそれぞ
れ入力される。他のＯＲ回路にはそれぞれ強度２のすべ
て及び強度３のすべてがそれぞれ入力される。そして、
各サブ回路１Ａ，１Ｂ，…のいずれかの全体割込み強度
出力１９のうち、強度１，２，３のいずれかが“Ｈ”に
なると、それに対応した共通回路２内のＯＲ回路が
“Ｈ”になり、その強度を全体割込み強度入力１０とし
て各サブ回路１Ａ，１Ｂ，…に入力させる。

【００２６】例えばサブ回路１Ａ，１Ｂ，…のいずれか
において全体割込み強度出力１９として強度２が出力さ
れると、それに対応した共通回路２内のＯＲ回路が
“Ｈ”を出力する。これにより、全体割込み強度入力１
０は強度２が“Ｈ”となり、前記同様の作用により割込
み強度入力５の強度２以上を受け付ける。また、強度の
等しい割込みが発生した場合、第１サブ回路１Ａに近い
割込みが優先される。

【００２７】第１サブ回路１Ａに入力する全体割込み発
生入力２２は、通常“Ｌ”（許可）となっている。この
全体割込み発生入力２２が“Ｈ”になるのは、割込み処
理装置（図示せず）が割込み処理を受入れられない状態
になっているとき、例えば割込み処理が不可能なときや
装置に割込み処理能力がないときである。さらに、割込
み処理機能を使用しない場合にも全体割込み発生入力２
２を“Ｈ”にしておく。なお、この全体割込み発生入力
２２が“Ｈ”のとき“Ｌ”のときに関係なく割込み強度
入力５の選択は常時行われる。

【００２８】割込み強度判定回路全体の作用としては次
のようになる。

【００２９】全体割込み強度入力１０の各強度２，３，
４がすべて“Ｌ”となっている状態において、例えばい
ずれかのサブ回路１Ａ，１Ｂ，…の割込み強度入力５の
強度１が“Ｈ”となり全体割込み強度出力１９の強度１
が“Ｈ”を出力して、入力信号が受け付けられている場
合を考える。このとき他のサブ回路１Ａ，１Ｂ，…にお
いて例えば割込み強度入力５の強度３が“Ｈ”になる
と、この強度３は受け付けられ第６ＡＮＤ回路１７から
“Ｈ”を出力する。この強度３の“Ｈ”により共通回路
２で全体割込み強度入力１０の強度３が“Ｈ”となり、
反転回路１２を介して第１ＡＮＤ回路６及び第２ＡＮＤ
回路７に“Ｌ”が入力される。これにより、それまで受
け付けられていた割込み強度入力５の強度１は受け付け
られなくなり、代りに強度３の割込み要求が受け付けら
れる。同時にそのサブ回路１Ａ，１Ｂ，…から割込みを
受け付けた旨の“Ｈ”が割込み受付２５として出力する
と共に全体割込み発生出力２７として“Ｈ”が出力し、
他のサブ回路１Ａ，１Ｂ，…をディスエブル状態にす
る。

【００３０】このように割込み要求の選択は常に行われ
ており、現在処理中の割込み処理よりも強度の強い割込
み要求があると、その都度受け付ける割込み処理を代え
ていく。そして、その処理が終わると、それまで中断し
ていた処理を再開する。

【００３１】ここで、全体割込み強度入力１０の強度４
は割込み強度入力５の各強度１，２，３をすべて受け付
けないようにするための入力で、この強度４が“Ｈ”と
なると、反転回路１３により“Ｌ”となって各ＡＮＤ回
路６，７，８に入力し、割込み強度入力５すべてを受け
付けなくなる。

【００３２】以上のように作用する本実施例の割込み強
度判定回路において、割込み強度入力５を増加する場合
は、サブ回路１Ａ，１Ｂ，…を、増加する割込みの数に
合せて増設する。

【００３３】これにより拡張性に優れた割込み強度判定
回路が実現できる。

【００３４】さらに、サブ回路１Ａ，１Ｂ，…は必要な
割込み信号の数と同数だけ用意すればよく、ＡＳＩＣ用
に開発されるＤＳＰに最適である。

【００３５】なお、前記実施例において、割込み強度に
関しては符号化された数値でも問題はないが、共通回路
を簡単にするために、デコードされた信号を使用する。
このため、例えば強度２ならば強度２と書かれた信号が
“１”となる。このとき共通回路２は３入力のＯＲ回路
３個で構成される。

【００３６】また、共通回路２としてはワイアードＯＲ
を使用することもできる。このワイアードＯＲを使用す
ることにより、共通回路２は配線の接続だけとなり、理
論素子が不要となる。

【００３７】また、割込み強度入力５の数を３つにした
が、４つ以上でもよく、この場合にはその数に合せて共
通回路２に内蔵されるＯＲ回路の数を増設することにな
る。割込み強度入力５の強度も前記実施例のように強度
１，２，３に限らず、他の強度に設定することができ
る。

【００３８】

【発明の効果】以上詳述したように、本発明の割込み強
度判定回路によれば、入力信号の数に合せてサブ強度判
定回路を増設し、拡張するようにしたので、拡張性に優
れた割込み強度判定回路を実現することができるように
なる。

【００３９】サブ強度判定回路は必要な割込み信号の数
と同数だけ用意すればよいため、ＡＳＩＣ用に開発され
るＤＳＰに最適である。

【図面の簡単な説明】

【図１】本発明に係る割込み強度判定回路を示すブロッ
ク図である。

【図２】サブ割込み強度判定回路の構成の一例を示す論
理回路図である。

【符号の説明】

１Ａ，１Ｂ，１Ｃ サブ回路 ２ 共通回路 ５ 割込み強度入力 １０ 全体割込み強度入力 １９ 全体割込み強度出力 ２２ 全体割込み発生入力 ２５ 割込み受付 ２７ 全体割込み発生出力

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の入力信号に対してその強度を判定
   し、いずれを受け付けるかを選択する強度判定回路にお
   いて、 各入力信号ごとに設けられ、受付許可用入力イネーブル
   信号、全体入力強度信号、個別入力イネーブル信号及び
   個別入力強度信号を受け、受付許可用出力イネーブル信
   号、全体出力強度信号及び個別受付け信号を出力する複
   数のサブ強度判定回路と、 各サブ強度判定回路からの全体出力強度信号をそれぞれ
   受けて最も強度の大きな値を各サブ強度判定回路の全体
   入力強度信号として返す共通回路とを備え、 前記各サブ強度判定回路を、そのうちの一の回路から出
   力した受付許可用出力イネーブル信号が他の回路の受付
   許可用入力イネーブル信号となるように直列に接続し、
   いずれか一つのサブ強度判定回路のみをイネーブル状態
   にすることを特徴とする強度判定回路。