JPH05334197A - インストラクションｒａｍ更新回路 - Google Patents
インストラクションｒａｍ更新回路Info
- Publication number
- JPH05334197A JPH05334197A JP4136553A JP13655392A JPH05334197A JP H05334197 A JPH05334197 A JP H05334197A JP 4136553 A JP4136553 A JP 4136553A JP 13655392 A JP13655392 A JP 13655392A JP H05334197 A JPH05334197 A JP H05334197A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- address
- instruction
- updating
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 簡単な回路構成で通常動作中のインストラク
ションＲＡＭの更新を可能にする。 【構成】 通常動作用アドレスレジスタ１２、更新用ア
ドレスレジスタ１１、上記２種のアドレスレジスタを選
択するセレクタ１３、および、ＲＡＭ出力とＮＯＰコー
ドを切り替えるセレクタ１４から成り、ＲＡＭ更新時、
通常動作用アドレスレジスタ１２は前値を保持し、ＲＡ
Ｍのアドレスとして更新用アドレスレジスタ１１の値が
選択され、インストラクションとしてＲＡＭ出力の代わ
りにＮＯＰコードが選択される。
ションＲＡＭの更新を可能にする。 【構成】 通常動作用アドレスレジスタ１２、更新用ア
ドレスレジスタ１１、上記２種のアドレスレジスタを選
択するセレクタ１３、および、ＲＡＭ出力とＮＯＰコー
ドを切り替えるセレクタ１４から成り、ＲＡＭ更新時、
通常動作用アドレスレジスタ１２は前値を保持し、ＲＡ
Ｍのアドレスとして更新用アドレスレジスタ１１の値が
選択され、インストラクションとしてＲＡＭ出力の代わ
りにＮＯＰコードが選択される。
Description
【０００１】
【産業上の利用分野】本発明はインストラクションＲＡ
Ｍを有する回路に関する。
Ｍを有する回路に関する。
【０００２】
【従来の技術】従来、インストラクションＲＡＭは電源
立ち上げ後リセットをかけた後ブートするのが普通であ
り、動作中は更新しない。
立ち上げ後リセットをかけた後ブートするのが普通であ
り、動作中は更新しない。
【０００３】
【発明が解決しようとする課題】インストラクションＲ
ＡＭはノイズ等でデータが書き代わる可能性がある。そ
の場合リセットをかけてプログラムをブートし直さなけ
ればならず処理の連続性が失われる。
ＡＭはノイズ等でデータが書き代わる可能性がある。そ
の場合リセットをかけてプログラムをブートし直さなけ
ればならず処理の連続性が失われる。
【０００４】本発明では上述の問題点を解決するもの
で、動作中定期的にプログラムを更新する事により万が
一データが壊されてもリセットをかける事による処理の
連続性の消失を防ぐ事の出来るインストラクションＲＡ
Ｍ更新回路を提供することを目的とする。
で、動作中定期的にプログラムを更新する事により万が
一データが壊されてもリセットをかける事による処理の
連続性の消失を防ぐ事の出来るインストラクションＲＡ
Ｍ更新回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明のインストラクションＲＡＭ更新回路は２つの
インストラクションＲＡＭと、更新用の第１のアドレス
発生回路と、通常動作用の第２のアドレス発生回路と、
それぞれのＲＡＭのアドレスを切り替えるセレクタと、
書き込み、読み出しをコントロールする回路から構成さ
れている。
に本発明のインストラクションＲＡＭ更新回路は２つの
インストラクションＲＡＭと、更新用の第１のアドレス
発生回路と、通常動作用の第２のアドレス発生回路と、
それぞれのＲＡＭのアドレスを切り替えるセレクタと、
書き込み、読み出しをコントロールする回路から構成さ
れている。
【０００６】上記目的を達成する別の手段として本発明
の第２のインストラクションＲＡＭ更新回路は１つのイ
ンストラクションＲＡＭと、更新用の第１のアドレス発
生回路と、前値を保持する機能を備えた通常動作用の第
２のアドレス発生回路とアドレスを切り替えるセレク
タ、ＲＡＭ出力とＮＯＰコードを切り替えるセレクタか
ら構成されている。
の第２のインストラクションＲＡＭ更新回路は１つのイ
ンストラクションＲＡＭと、更新用の第１のアドレス発
生回路と、前値を保持する機能を備えた通常動作用の第
２のアドレス発生回路とアドレスを切り替えるセレク
タ、ＲＡＭ出力とＮＯＰコードを切り替えるセレクタか
ら構成されている。
【０００７】
【作用】本発明によって、動作中定期的にプログラムを
更新できるためにインストラクションＲＡＭが壊され易
い環境にあってもリセットをかけて処理の連続性を消失
させる事なく安定した処理を行う事ができる。
更新できるためにインストラクションＲＡＭが壊され易
い環境にあってもリセットをかけて処理の連続性を消失
させる事なく安定した処理を行う事ができる。
【０００８】
【実施例】図２は本発明の実施例の１つである。１は初
期値としてインストラクションＲＡＭの更新を開始する
アドレスを入力後インストラクションを１ワード書き込
む度にインクリメントする機能を備えた第１のアドレス
発生回路、２は更新以外の通常動作のアドレス操作を行
う第２のアドレス発生回路、３〜４は２つのＲＡＭにつ
いて更新時と更新以外の時でアドレスを切り替えるセレ
クタ、５〜６はインストラクションＲＡＭ、７は２つの
ＲＡＭの書き込み、読み出しをコントロールする回路、
２０はインストラクションＲＡＭの書き込みデータ、２
１はインストラクションＲＡＭの更新を開始するアドレ
ス、２２は書き込み信号、２３は切り替え信号、２４は
インストラクションである。
期値としてインストラクションＲＡＭの更新を開始する
アドレスを入力後インストラクションを１ワード書き込
む度にインクリメントする機能を備えた第１のアドレス
発生回路、２は更新以外の通常動作のアドレス操作を行
う第２のアドレス発生回路、３〜４は２つのＲＡＭにつ
いて更新時と更新以外の時でアドレスを切り替えるセレ
クタ、５〜６はインストラクションＲＡＭ、７は２つの
ＲＡＭの書き込み、読み出しをコントロールする回路、
２０はインストラクションＲＡＭの書き込みデータ、２
１はインストラクションＲＡＭの更新を開始するアドレ
ス、２２は書き込み信号、２３は切り替え信号、２４は
インストラクションである。
【０００９】以上のように構成された本実施例のインス
トラクションＲＡＭ更新回路について、以下その動作を
説明する。最初５のＲＡＭが更新用、６のＲＡＭが通常
動作用に割り振られている。この時５のＲＡＭのアドレ
スは１のアドレス発生回路から、６のＲＡＭのアドレス
は２のアドレス発生回路から入力される。１のアドレス
発生回路は最初に更新を開始するアドレス（初期アドレ
ス）が入力されている。書き込み信号によって５のＲＡ
Ｍは初期アドレスにデータが書き込まれ、１のアドレス
発生回路はアドレスデータをインクリメントする。これ
を繰り返して５のＲＡＭの初期アドレスから連続してｎ
ワードを更新する。更新期間中、５のＲＡＭは書き込み
専用で読み出しは行わない。６のＲＡＭは読み出し専用
でここに書かれたデータがインストラクションとして出
力される。更新が終了すると２３の切り替え信号によっ
て５のＲＡＭが通常動作用、６のＲＡＭが更新用に切り
替わる。５のＲＡＭのアドレスは２のアドレス発生回路
から、６のＲＡＭのアドレスは１のアドレス発生回路か
ら入力される。１のアドレス発生回路には６のＲＡＭの
更新を開始するアドレス（初期アドレス）が入力され
る。６のＲＡＭは書き込み信号に従って初期アドレスか
ら順次更新される。この時６のＲＡＭは書き込み専用、
５のＲＡＭは読み出し専用になる。このようにして動作
中のインストラクションＲＡＭの更新が可能になる。し
かしこの回路はＲＡＭを２面必要とし回路規模が大きく
なる。
トラクションＲＡＭ更新回路について、以下その動作を
説明する。最初５のＲＡＭが更新用、６のＲＡＭが通常
動作用に割り振られている。この時５のＲＡＭのアドレ
スは１のアドレス発生回路から、６のＲＡＭのアドレス
は２のアドレス発生回路から入力される。１のアドレス
発生回路は最初に更新を開始するアドレス（初期アドレ
ス）が入力されている。書き込み信号によって５のＲＡ
Ｍは初期アドレスにデータが書き込まれ、１のアドレス
発生回路はアドレスデータをインクリメントする。これ
を繰り返して５のＲＡＭの初期アドレスから連続してｎ
ワードを更新する。更新期間中、５のＲＡＭは書き込み
専用で読み出しは行わない。６のＲＡＭは読み出し専用
でここに書かれたデータがインストラクションとして出
力される。更新が終了すると２３の切り替え信号によっ
て５のＲＡＭが通常動作用、６のＲＡＭが更新用に切り
替わる。５のＲＡＭのアドレスは２のアドレス発生回路
から、６のＲＡＭのアドレスは１のアドレス発生回路か
ら入力される。１のアドレス発生回路には６のＲＡＭの
更新を開始するアドレス（初期アドレス）が入力され
る。６のＲＡＭは書き込み信号に従って初期アドレスか
ら順次更新される。この時６のＲＡＭは書き込み専用、
５のＲＡＭは読み出し専用になる。このようにして動作
中のインストラクションＲＡＭの更新が可能になる。し
かしこの回路はＲＡＭを２面必要とし回路規模が大きく
なる。
【００１０】図１は本発明の実施例の別の１つである。
１１は初期値としてインストラクションＲＡＭの更新を
開始するアドレスを入力後インストラクションを１ワー
ド書き込む度にインクリメントする機能を備えた第１の
アドレス発生回路、１２は前値を保持する機能を備えた
更新以外の通常動作のアドレス操作を行う第２のアドレ
ス発生回路、１３はＲＡＭ書き込み時とそれ以外の時で
アドレスを切り替えるセレクタ、１４はインストラクシ
ョンＲＡＭ書き込み時とそれ以外の時でＲＡＭ出力とイ
ンストラクションとして如何なる作用も及ぼさないコー
ド（ＮＯＰコードと略す）を切り替えるセレクタ、１５
はインストラクションＲＡＭ、２０はインストラクショ
ンＲＡＭの書き込みデータ、２１はインストラクション
ＲＡＭの更新を開始するアドレス、２２は書き込み信
号、２４はインストラクション、２５はＮＯＰコードで
ある。
１１は初期値としてインストラクションＲＡＭの更新を
開始するアドレスを入力後インストラクションを１ワー
ド書き込む度にインクリメントする機能を備えた第１の
アドレス発生回路、１２は前値を保持する機能を備えた
更新以外の通常動作のアドレス操作を行う第２のアドレ
ス発生回路、１３はＲＡＭ書き込み時とそれ以外の時で
アドレスを切り替えるセレクタ、１４はインストラクシ
ョンＲＡＭ書き込み時とそれ以外の時でＲＡＭ出力とイ
ンストラクションとして如何なる作用も及ぼさないコー
ド（ＮＯＰコードと略す）を切り替えるセレクタ、１５
はインストラクションＲＡＭ、２０はインストラクショ
ンＲＡＭの書き込みデータ、２１はインストラクション
ＲＡＭの更新を開始するアドレス、２２は書き込み信
号、２４はインストラクション、２５はＮＯＰコードで
ある。
【００１１】以上のように構成された本実施例のインス
トラクションＲＡＭ更新回路について、以下その動作を
説明する。インストラクションＲＡＭの書き込みは１マ
シンサイクルで行われる。インストラクションＲＡＭに
書き込まない時アドレスは１２のアドレス発生回路の出
力が選択され、インストラクションとしてＲＡＭ出力が
選択されている。ＲＡＭ書き込み時、１２のアドレス発
生回路は前値を保持し、インストラクションＲＡＭのア
ドレスとして、１１のアドレス発生回路の出力がが選択
される。同時にインストラクションはＲＡＭ出力からＮ
ＯＰコードに切り替わる。１１のアドレス発生回路は初
期データを入力した後インストラクションを１ワード書
き込む毎にアドレスデータをインクリメントする。図３
はこの実施例に対するタイミングチャートである。イン
ストラクションＲＡＭ更新時には通常動作時のアドレス
ｎに代わって更新したいアドレスｍがＲＡＭのアドレス
として入力される。その後本来入力されるべきアドレス
ｎが入力される。インストラクションを見ると通常のイ
ンストラクションの流れの中にＮＯＰを挿入した形にな
っている。この図でＩ（ｎ）はアドレスｎに対するイン
ストラクションＲＡＭ出力を表す。
トラクションＲＡＭ更新回路について、以下その動作を
説明する。インストラクションＲＡＭの書き込みは１マ
シンサイクルで行われる。インストラクションＲＡＭに
書き込まない時アドレスは１２のアドレス発生回路の出
力が選択され、インストラクションとしてＲＡＭ出力が
選択されている。ＲＡＭ書き込み時、１２のアドレス発
生回路は前値を保持し、インストラクションＲＡＭのア
ドレスとして、１１のアドレス発生回路の出力がが選択
される。同時にインストラクションはＲＡＭ出力からＮ
ＯＰコードに切り替わる。１１のアドレス発生回路は初
期データを入力した後インストラクションを１ワード書
き込む毎にアドレスデータをインクリメントする。図３
はこの実施例に対するタイミングチャートである。イン
ストラクションＲＡＭ更新時には通常動作時のアドレス
ｎに代わって更新したいアドレスｍがＲＡＭのアドレス
として入力される。その後本来入力されるべきアドレス
ｎが入力される。インストラクションを見ると通常のイ
ンストラクションの流れの中にＮＯＰを挿入した形にな
っている。この図でＩ（ｎ）はアドレスｎに対するイン
ストラクションＲＡＭ出力を表す。
【００１２】
【発明の効果】本発明によって極めて簡単な回路でイン
ストラクションＲＡＭの更新を行うことができるように
なり、定期的にＲＡＭを更新してデータ破壊に備えた
り、動作中にプログラムの一部を書き換える等ができる
ようになる。
ストラクションＲＡＭの更新を行うことができるように
なり、定期的にＲＡＭを更新してデータ破壊に備えた
り、動作中にプログラムの一部を書き換える等ができる
ようになる。
【図１】本発明の一実施例におけるインストラクション
ＲＡＭ更新回路の回路図
ＲＡＭ更新回路の回路図
【図２】本発明の他の実施例におけるインストラクショ
ンＲＡＭ更新回路の回路図
ンＲＡＭ更新回路の回路図
【図３】図１の実施例のタイミングチャート
１ 第１のアドレス発生回路 ２ 第２のアドレス発生回路 ３、４ セレクタ ５、６ インストラクションＲＡＭ ７ リード／ライトコントロール回路 １１ 第１のアドレス発生回路 １２ 第２のアドレス発生回路 １３、１４ セレクタ １５ インストラクションＲＡＭ ２０ 入力データ ２１ 初期アドレス ２２ 書き込み信号 ２３ 切り替え信号 ２４ インストラクション ２５ ＮＯＰコード
Claims (2)
- 【請求項１】２つのインストラクションＲＡＭと、初期
値としてインストラクションＲＡＭの更新を開始するア
ドレスを入力後インストラクションを１ワード書き込む
度にインクリメントする機能を備えた第１のアドレス発
生回路と、更新以外の通常動作のアドレス操作を行う第
２のアドレス発生回路と、２つのＲＡＭについて更新時
と更新以外の時でアドレスを切り替えるセレクタと、２
つのＲＡＭの書き込み、読み出しをコントロールする回
路を備え、最初、第１のＲＡＭに第１のアドレス発生回
路からアドレスを入力し書き込み信号に従って書き込み
を行い読み出しは行わないで更新用として使用し、第２
のＲＡＭに第２のアドレス発生回路からアドレスを入力
し読み出しのみ行い通常動作用に使用し、更新終了後第
１のＲＡＭを通常動作用、第２のＲＡＭを更新用に切り
替え、これを交互に繰り返して通常動作中にインストラ
クションＲＡＭを更新する事を特徴とするインストラク
ションＲＡＭ更新回路。 - 【請求項２】１つのインストラクションＲＡＭと、初期
値としてインストラクションＲＡＭの更新を開始するア
ドレスを入力後インストラクションを１ワード書き込む
毎にインクリメントする機能を備えた第１のアドレス発
生回路と、前値を保持する機能を備えた更新以外の通常
動作のアドレス操作を行う第２のアドレス発生回路と、
インストラクションＲＡＭ書き込み時とそれ以外の時で
アドレスを切り替えるセレクタと、インストラクション
ＲＡＭ書き込み時とそれ以外の時でＲＡＭ出力とインス
トラクションとして如何なる作用も及ぼさないコード
（以後ＮＯＰコードと略す）を切り替えるセレクタを備
え、インストラクションＲＡＭにデータを書き込む時、
第２のアドレス発生回路は前値を保持し、ＲＡＭアドレ
スとして第１のアドレス発生回路の出力を選択し、イン
ストラクションとしてＲＡＭの出力に代わりＮＯＰコー
ドを選択して通常動作中にインストラクションＲＡＭを
更新する事を特徴とするインストラクションＲＡＭ更新
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136553A JPH05334197A (ja) | 1992-05-28 | 1992-05-28 | インストラクションｒａｍ更新回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136553A JPH05334197A (ja) | 1992-05-28 | 1992-05-28 | インストラクションｒａｍ更新回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334197A true JPH05334197A (ja) | 1993-12-17 |
Family
ID=15177917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136553A Pending JPH05334197A (ja) | 1992-05-28 | 1992-05-28 | インストラクションｒａｍ更新回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334197A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230238A (ja) * | 1984-04-27 | 1985-11-15 | Toshiba Corp | マイクロプログラム制御装置 |
| JPH01222355A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 制御メモリ修正方式 |
| JPH04140841A (ja) * | 1990-10-01 | 1992-05-14 | Shikoku Nippon Denki Software Kk | マイクロプログラム格納方式 |
-
1992
- 1992-05-28 JP JP4136553A patent/JPH05334197A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230238A (ja) * | 1984-04-27 | 1985-11-15 | Toshiba Corp | マイクロプログラム制御装置 |
| JPH01222355A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 制御メモリ修正方式 |
| JPH04140841A (ja) * | 1990-10-01 | 1992-05-14 | Shikoku Nippon Denki Software Kk | マイクロプログラム格納方式 |
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