JPS60230238A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60230238A JPS60230238A JP8390584A JP8390584A JPS60230238A JP S60230238 A JPS60230238 A JP S60230238A JP 8390584 A JP8390584 A JP 8390584A JP 8390584 A JP8390584 A JP 8390584A JP S60230238 A JPS60230238 A JP S60230238A
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- Japan
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- memory
- control
- control memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラムで制御される計算機にお
けるマイクロプログラム制御装置に関するものである。
けるマイクロプログラム制御装置に関するものである。
従来のマイクロプログラム制御計算機における制御メモ
リ装置は、マイクロプログラムを記憶する制御メモリと
、ユーザに開放きれているＷＣ８（Ｗｒａｔａｂｌｅ
Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇｅ）とから構成されてい
る。通常、制御メモリはＲＯ８（ＲｅａｄＯｎｌｙ Ｓ
ｔｏｒａｇｅ ）で構成さレテイルカ、近年、マイクロ
プログラムのバッチのし易さからＲＡＭで構成されるよ
うになってきている。制御メモリをＲＡＭで構成した場
合ＣＰＵの電源投入時に、フロッピーディスク又はＥＰ
−ＲＯＭからマイクロプログラムがＲＡＭへイニシャル
ローゲイングされる。
リ装置は、マイクロプログラムを記憶する制御メモリと
、ユーザに開放きれているＷＣ８（Ｗｒａｔａｂｌｅ
Ｃｏｎｔｒｏｌ Ｓｔｏｒａｇｅ）とから構成されてい
る。通常、制御メモリはＲＯ８（ＲｅａｄＯｎｌｙ Ｓ
ｔｏｒａｇｅ ）で構成さレテイルカ、近年、マイクロ
プログラムのバッチのし易さからＲＡＭで構成されるよ
うになってきている。制御メモリをＲＡＭで構成した場
合ＣＰＵの電源投入時に、フロッピーディスク又はＥＰ
−ＲＯＭからマイクロプログラムがＲＡＭへイニシャル
ローゲイングされる。
第１図は従来のマイクロプログラム制御装置の一例を示
した構成図である。符号１はティスティネーシロンバス
で、符号２はこのバス１からデータを取込む際に使用さ
れるドライバでおる。符号３は基本的ナマイクロプログ
ラム（マイクロ命令）が記憶される制御メモリで、符号
４はユーザに開放される書込み可能な制御メモリ（ＷＣ
Ｓ ）である。
した構成図である。符号１はティスティネーシロンバス
で、符号２はこのバス１からデータを取込む際に使用さ
れるドライバでおる。符号３は基本的ナマイクロプログ
ラム（マイクロ命令）が記憶される制御メモリで、符号
４はユーザに開放される書込み可能な制御メモリ（ＷＣ
Ｓ ）である。
符号５は制御メモリ３又はＷＯ８４から読出された実行
直前のマイクロ命令がロードされるレジスタ（ＣＤＲ）
である、符号６はマイクロ命令をデコードして、次に実
行すべきマイクロ命令を制御メモリ３又はＷＯ８４から
読み出すアドレス制御回路である。符号７はディスティ
ネーションバス１がら送うれてくるアドレスを保持する
アドレスレジスタ（ＷＡＲ）で、符号８はアドレスレジ
スタ７又はアドレス制御回路６からのアドレスを選択す
るマルチプレクサである。
直前のマイクロ命令がロードされるレジスタ（ＣＤＲ）
である、符号６はマイクロ命令をデコードして、次に実
行すべきマイクロ命令を制御メモリ３又はＷＯ８４から
読み出すアドレス制御回路である。符号７はディスティ
ネーションバス１がら送うれてくるアドレスを保持する
アドレスレジスタ（ＷＡＲ）で、符号８はアドレスレジ
スタ７又はアドレス制御回路６からのアドレスを選択す
るマルチプレクサである。
制御メモリ３がＲＯ８で構成されていない場合は、電源
投入時図示されないフロッピーディスクや別置のＲＯＭ
からマイクロ命令が制御メモリ３に転送される。通常の
命令（機械語）の実行は制御メモリ３に格納されている
マイクロ命令を遂次読出すことによって実行される。こ
の時の動作は制御メモリ３からのマイクロ命令をレジス
タ５に読出し、これをデコードして命令実行のための他
の回路が制御される。ｌ／レジスタに保持されたマイク
ロ命令の一部はアドレス情報としてアドレス制御回路６
へ入力される。アドレス制御回路６では次に実行すべき
マイクロ命令が格納されているアドレスを制御メモリ３
又はＷＯ２へ出力して、制御メモリ３をアクセスする。
投入時図示されないフロッピーディスクや別置のＲＯＭ
からマイクロ命令が制御メモリ３に転送される。通常の
命令（機械語）の実行は制御メモリ３に格納されている
マイクロ命令を遂次読出すことによって実行される。こ
の時の動作は制御メモリ３からのマイクロ命令をレジス
タ５に読出し、これをデコードして命令実行のための他
の回路が制御される。ｌ／レジスタに保持されたマイク
ロ命令の一部はアドレス情報としてアドレス制御回路６
へ入力される。アドレス制御回路６では次に実行すべき
マイクロ命令が格納されているアドレスを制御メモリ３
又はＷＯ２へ出力して、制御メモリ３をアクセスする。
ＷＯ８４への書き込み動作は以下の如く行なわれる。即
ち、ｗｃ Ｓ ４の書込みアドレスをディスティネーシ
ョンバス１、ドライバ２を通してレジスタ７ヘロードし
た後、マルチプレクサ８をレジスタ７側を選択するよう
に切換える。その後ＷＣ８４へ書込むデータ（マイクロ
命令）をディスティネーションバス１、ドライバ２全通
してＷＯ８４へ送り、レジスタ７からマルチプレクサ８
を通して指疋されるアドレスに従って、マイクロ命令を
ＷＯ８４へ書込む。
ち、ｗｃ Ｓ ４の書込みアドレスをディスティネーシ
ョンバス１、ドライバ２を通してレジスタ７ヘロードし
た後、マルチプレクサ８をレジスタ７側を選択するよう
に切換える。その後ＷＣ８４へ書込むデータ（マイクロ
命令）をディスティネーションバス１、ドライバ２全通
してＷＯ８４へ送り、レジスタ７からマルチプレクサ８
を通して指疋されるアドレスに従って、マイクロ命令を
ＷＯ８４へ書込む。
以上の動作はマイクロ命令により実行される。この時、
ティステイネ−ジョンバス１により伝達されるデータは
図示されない主メモリからのデータが主であり、主メモ
リからＷＯ８４へのデータ転送が実行される。なお、Ｗ
Ｃ８Ａ上のマイクロ命令を □実行する時は、マルチプ
レクサ８をアドレス制御回路６側にして制御メモリ３の
出力を禁止した後、アドレス制御回路６からマルチプレ
クサ８を通して出力されるアドレスに従って、ＷＯ８４
内のマイクロ命令が読出され、これがレジスタ５ヘロー
ドされる。
ティステイネ−ジョンバス１により伝達されるデータは
図示されない主メモリからのデータが主であり、主メモ
リからＷＯ８４へのデータ転送が実行される。なお、Ｗ
Ｃ８Ａ上のマイクロ命令を □実行する時は、マルチプ
レクサ８をアドレス制御回路６側にして制御メモリ３の
出力を禁止した後、アドレス制御回路６からマルチプレ
クサ８を通して出力されるアドレスに従って、ＷＯ８４
内のマイクロ命令が読出され、これがレジスタ５ヘロー
ドされる。
このように、従来のマイクロプログラム制御装置ではマ
イクロ命令自身でデータを書換えることができるのはＷ
Ｏ８４だけに限られていた。従って、ＣＰＵが動作中に
制御メモリ３の内容を書換えることは行なわれて１．＾
なかった。このため、マイクロプログラムのパッチはフ
ロッピーディスクあるいはＥＰ−ＲＯＭの内容を書換え
ることにより行なわれていた。
イクロ命令自身でデータを書換えることができるのはＷ
Ｏ８４だけに限られていた。従って、ＣＰＵが動作中に
制御メモリ３の内容を書換えることは行なわれて１．＾
なかった。このため、マイクロプログラムのパッチはフ
ロッピーディスクあるいはＥＰ−ＲＯＭの内容を書換え
ることにより行なわれていた。
上記の如く、従来のマイクロプログラム制御装置では、
ＣＰＵが動作中にマイクロプログラムを書換えることが
できるのはＷＯ２に限られており、制御メモリに格納さ
れている基本的命令のマイクロプログラムを書換えるこ
とができないため、マイクロ命令のバッチを容易に行な
うことができず、且ツマイクロ命令のダイナミックな最
適化を図ることができないという欠点があった。
ＣＰＵが動作中にマイクロプログラムを書換えることが
できるのはＷＯ２に限られており、制御メモリに格納さ
れている基本的命令のマイクロプログラムを書換えるこ
とができないため、マイクロ命令のバッチを容易に行な
うことができず、且ツマイクロ命令のダイナミックな最
適化を図ることができないという欠点があった。
本発明の目的は、上記の欠点に鑑み、マイクロ命令自身
でマイクロプログラムｔｅｌえることができるマイクロ
プロクラム制御装置を提供することにある。
でマイクロプログラムｔｅｌえることができるマイクロ
プロクラム制御装置を提供することにある。
本発明は、マイクロ命令を格納する書換え可能な制御メ
モリと、この制御メモリへ転送する書き換マイクロ命令
を一旦保持するバッファメモリと、前記マイクロ命令に
よる起動がかかると前記バッファメモリから制御メモリ
へのデータ転送を制御する転送制御回路と、このデータ
転送後に実行するマイクロ命令の抗み出しアドレスを保
持し、前記制御メモリからマイクロ命令を読出す制御を
行なうアドレス制御回路と、電源投入直後必要最低限の
マイクロプログラムを前記制御メモリへ転送するメモリ
及び初期転送制御回路とを具備したマイクロプログラム
制御装置を採用することにより、上記目的を達成するも
ｑ）である。
モリと、この制御メモリへ転送する書き換マイクロ命令
を一旦保持するバッファメモリと、前記マイクロ命令に
よる起動がかかると前記バッファメモリから制御メモリ
へのデータ転送を制御する転送制御回路と、このデータ
転送後に実行するマイクロ命令の抗み出しアドレスを保
持し、前記制御メモリからマイクロ命令を読出す制御を
行なうアドレス制御回路と、電源投入直後必要最低限の
マイクロプログラムを前記制御メモリへ転送するメモリ
及び初期転送制御回路とを具備したマイクロプログラム
制御装置を採用することにより、上記目的を達成するも
ｑ）である。
以下本発明の一実施例を従来例と同一部には同一符号を
付して図面を参照しつつ説明する。第２図は本発明のマ
イクロプログラム制御装置の一実施例を示した構成図で
ある。符号１はディスティネーションバス、符号２はこ
のバス１からデータを取込む際に使用するドライバであ
る。符号３はマイクロ命令が記憶される書換え可能な制
御メモリ （ＲＡＭ）で、符号５は制御メモリ３から出
力される実行直前のマイクロ命令がロードされるレジス
タ（ＣＤＲ）である。符号６は制御メモリ３用のアドレ
ス制御回路である。符号９は制御メモリ３ヘデイステイ
ネーシヨンバス１を通して転送するデータを一時的にス
トアするバッファメモリで、符号１０はマイクロ命令に
より起動をかけパップアメモリ９の内容を制御メモリ３
へ転送する際の制御を行なう転送制御回路であり、更に
符号１１はバッファメモリ９のリードライトアドレスを
保持するレジスタ（ＡＲ）でおる。符号１２は制御メモ
リ３へのデータ転送時に、制御メモリ３の書込みアドレ
スを保持するレジスタ（ＷＡＲ）で、符号１３は制御メ
モリ３へのデータ転送時にはレジスタ１２からのアドレ
スを制御メモリ３からマイクロ命令を読出してこれを実
行する時にはアドレス制御回路６からのアドレスを選択
して、制御メモリ３へ出力するマルチプレクサ（ＭＰＸ
）である。
付して図面を参照しつつ説明する。第２図は本発明のマ
イクロプログラム制御装置の一実施例を示した構成図で
ある。符号１はディスティネーションバス、符号２はこ
のバス１からデータを取込む際に使用するドライバであ
る。符号３はマイクロ命令が記憶される書換え可能な制
御メモリ （ＲＡＭ）で、符号５は制御メモリ３から出
力される実行直前のマイクロ命令がロードされるレジス
タ（ＣＤＲ）である。符号６は制御メモリ３用のアドレ
ス制御回路である。符号９は制御メモリ３ヘデイステイ
ネーシヨンバス１を通して転送するデータを一時的にス
トアするバッファメモリで、符号１０はマイクロ命令に
より起動をかけパップアメモリ９の内容を制御メモリ３
へ転送する際の制御を行なう転送制御回路であり、更に
符号１１はバッファメモリ９のリードライトアドレスを
保持するレジスタ（ＡＲ）でおる。符号１２は制御メモ
リ３へのデータ転送時に、制御メモリ３の書込みアドレ
スを保持するレジスタ（ＷＡＲ）で、符号１３は制御メ
モリ３へのデータ転送時にはレジスタ１２からのアドレ
スを制御メモリ３からマイクロ命令を読出してこれを実
行する時にはアドレス制御回路６からのアドレスを選択
して、制御メモリ３へ出力するマルチプレクサ（ＭＰＸ
）である。
符号１４は電源投入直後、制御メモリ３へ転送すべきマ
イクロ命令（マイクロプログラム）を記憶するメモリ（
ＲＯ８）で、符号１５はＲＯ８１４からのマイクロ命令
をＲＯ８１４から制御メモリ３へ転送する時に、ＲＯ８
１４、制御メモリ３を制御する初期転送制御回路である
。
イクロ命令（マイクロプログラム）を記憶するメモリ（
ＲＯ８）で、符号１５はＲＯ８１４からのマイクロ命令
をＲＯ８１４から制御メモリ３へ転送する時に、ＲＯ８
１４、制御メモリ３を制御する初期転送制御回路である
。
次に本実施例の動作について説明する。電源投入時、初
期転送制御回路１５によってＲＯ８１４内のマイクロ命
令（マイクロプログラム）が制御メモリ３へ転送され順
に書き込まれる。この転送終了後はアドレス制御回路６
によって制御メモリ３内のマイクロ命令が読出されレジ
スタ５にロードされ、マイクロ命令が遂次実行される。
期転送制御回路１５によってＲＯ８１４内のマイクロ命
令（マイクロプログラム）が制御メモリ３へ転送され順
に書き込まれる。この転送終了後はアドレス制御回路６
によって制御メモリ３内のマイクロ命令が読出されレジ
スタ５にロードされ、マイクロ命令が遂次実行される。
即ち１、通常のマイクロ命令の実行は、レジスタ５、ア
ドレス制御回路６、マルチプレクサ１３、制御メモリ３
、レジスタ５び）ループで制御される。
ドレス制御回路６、マルチプレクサ１３、制御メモリ３
、レジスタ５び）ループで制御される。
次に制御メモリ３の書換えについて説明する、制御メモ
リ：１内のマイクロプログラムの書換えは、図示されな
い主メモリからディスティネーションバス１を通して送
られてくるデータ（マイクロブ ゝログラム）をドライ
バ２を介して一旦バッファメモリ９ヘスドアし、その後
このバッファメモリ９から制御メモリ３ヘマイクロプロ
グラムを転送することにより行なわれる。即ち、制御メ
モリ３から読出式れるマイクロ命令により、ディスティ
ネーションバス１を介して転送されるバッファメモリ９
のデータストア先アドレスをドライバ２を通してレジス
タ１１ヘセツトした後、図示されない主メモリから読出
されるデータ（マイクロブロタラム）を前記ストア先ア
ドレスに従ってディスティネーションバス１、ドライバ
２を通してバッファメモリ９へ順次ストアする。このデ
ータの転送終了後、バッファメモリ９のストア先先頭ア
ドレス、制御メモリ３の転送先先頭アドレス及び転送デ
ータ数がそれぞれレジスタ１１、レジスタ１２及び転送
制御回路１０ヘロードされる。次にバッファメモリ９か
ら制御メモリ３へのデータ転送を制御する転送制御回路
１０へ起動がかけられる。この起動がかかると、し体ス
タ５の保持内容は無効となり、アドレス制御回路６は前
記起動をかけたマイクロ命令の次に実行するマイクロ命
令のアドレスを保持する。転送制御回路１０はレジスタ
１１によって示されるバッファメモリ９のアドレスから
データを読み出し、このデータをレジスタ１２で示され
る制御メモリ３のアドレスへ書込む。バッファメモリ９
から制御メモリ３への所定の転送分のデータ転送が終了
すると、マルチプレクサ１３はアドレス制御回路６側の
データを取込むように切換えられ、アドレス制御回路６
から送られてくる読み出しアドレスに従って制御メモリ
３のマイクロ命令が読出され、これがレジスタ５ヘロー
ドされる。この時、レジスタ５の内容は有効となり、前
述したマイクロ命令の実行が行なわれる。
リ：１内のマイクロプログラムの書換えは、図示されな
い主メモリからディスティネーションバス１を通して送
られてくるデータ（マイクロブ ゝログラム）をドライ
バ２を介して一旦バッファメモリ９ヘスドアし、その後
このバッファメモリ９から制御メモリ３ヘマイクロプロ
グラムを転送することにより行なわれる。即ち、制御メ
モリ３から読出式れるマイクロ命令により、ディスティ
ネーションバス１を介して転送されるバッファメモリ９
のデータストア先アドレスをドライバ２を通してレジス
タ１１ヘセツトした後、図示されない主メモリから読出
されるデータ（マイクロブロタラム）を前記ストア先ア
ドレスに従ってディスティネーションバス１、ドライバ
２を通してバッファメモリ９へ順次ストアする。このデ
ータの転送終了後、バッファメモリ９のストア先先頭ア
ドレス、制御メモリ３の転送先先頭アドレス及び転送デ
ータ数がそれぞれレジスタ１１、レジスタ１２及び転送
制御回路１０ヘロードされる。次にバッファメモリ９か
ら制御メモリ３へのデータ転送を制御する転送制御回路
１０へ起動がかけられる。この起動がかかると、し体ス
タ５の保持内容は無効となり、アドレス制御回路６は前
記起動をかけたマイクロ命令の次に実行するマイクロ命
令のアドレスを保持する。転送制御回路１０はレジスタ
１１によって示されるバッファメモリ９のアドレスから
データを読み出し、このデータをレジスタ１２で示され
る制御メモリ３のアドレスへ書込む。バッファメモリ９
から制御メモリ３への所定の転送分のデータ転送が終了
すると、マルチプレクサ１３はアドレス制御回路６側の
データを取込むように切換えられ、アドレス制御回路６
から送られてくる読み出しアドレスに従って制御メモリ
３のマイクロ命令が読出され、これがレジスタ５ヘロー
ドされる。この時、レジスタ５の内容は有効となり、前
述したマイクロ命令の実行が行なわれる。
本実施例によれば、マイクロ命令によって制御メモリ３
内のマイクロプログラムをその全域で書換えることがで
き、マイクロ命令のパッチを容易とすることができると
共に、更に計算機自身でマイクロプログラムをダイナミ
ックに変更することができ、マイクロ命令の最適化を容
易に行なうことができる。更に、制御メモリ３は基本的
制御データが格納される領域と共に、ユーザが自由に使
用するデータが格Ｉ１３すれる領域（ＷＯ２）を有し、
基本的制御データ格納領域とＷＯ２の容量の境界をなく
して、制御メモリ３の使用効率を向上甥せることができ
る。
内のマイクロプログラムをその全域で書換えることがで
き、マイクロ命令のパッチを容易とすることができると
共に、更に計算機自身でマイクロプログラムをダイナミ
ックに変更することができ、マイクロ命令の最適化を容
易に行なうことができる。更に、制御メモリ３は基本的
制御データが格納される領域と共に、ユーザが自由に使
用するデータが格Ｉ１３すれる領域（ＷＯ２）を有し、
基本的制御データ格納領域とＷＯ２の容量の境界をなく
して、制御メモリ３の使用効率を向上甥せることができ
る。
第１図は従来のマイクロプログラム制御装置の一例を示
し、た構成図、・磨２図は本発明のマイク西プログラム
制御装置の一実施例を示した構成図である。 ３・・・制御メモリ ４．１１．１２・・・レジスタ ６・・・アドレス制御回路 ９・・・バッファメモリ １０・・・転送制御回路 １３・・・マルチプレクサ １４・・・メモリ １５・・・初期転送制御回路 代理人 弁理士 則 近 憲 佑 （ほか１名）
し、た構成図、・磨２図は本発明のマイク西プログラム
制御装置の一実施例を示した構成図である。 ３・・・制御メモリ ４．１１．１２・・・レジスタ ６・・・アドレス制御回路 ９・・・バッファメモリ １０・・・転送制御回路 １３・・・マルチプレクサ １４・・・メモリ １５・・・初期転送制御回路 代理人 弁理士 則 近 憲 佑 （ほか１名）
Claims (1)
- マイクロ命令を格納する書き換え可能な制御メモリと、
この制御メモリへ転送する書き換えマイクロ命令を一旦
保持するバッファメモリと、前記マイクロ命令による起
動がかかると前記バッファメモリから制御メモリへのデ
ー久転送を制御する転送制御回路と、このデーｊ転送後
に実行するマイクロ命令の読み出しアドレスを保持し、
前記制御メモリからマイクロ命令を読出す制御を行なう
アトルス制御回路と、電源投入直後必要最低限のマイク
ロプログラムを前記制御メモリへ転送するメモリ及び初
期転送制御回路とを具備して成るεとを特徴とするマイ
クロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8390584A JPS60230238A (ja) | 1984-04-27 | 1984-04-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8390584A JPS60230238A (ja) | 1984-04-27 | 1984-04-27 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60230238A true JPS60230238A (ja) | 1985-11-15 |
| JPH0561659B2 JPH0561659B2 (ja) | 1993-09-06 |
Family
ID=13815633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8390584A Granted JPS60230238A (ja) | 1984-04-27 | 1984-04-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230238A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199231A (ja) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | マイクロプログラム変更装置 |
| JPH05334197A (ja) * | 1992-05-28 | 1993-12-17 | Matsushita Electric Ind Co Ltd | インストラクションｒａｍ更新回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545343A (en) * | 1977-06-15 | 1979-01-16 | Toshiba Corp | Micro program processing system |
| JPS5541511A (en) * | 1978-09-16 | 1980-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Micro program control system |
-
1984
- 1984-04-27 JP JP8390584A patent/JPS60230238A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545343A (en) * | 1977-06-15 | 1979-01-16 | Toshiba Corp | Micro program processing system |
| JPS5541511A (en) * | 1978-09-16 | 1980-03-24 | Nippon Telegr & Teleph Corp <Ntt> | Micro program control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01199231A (ja) * | 1988-02-04 | 1989-08-10 | Hitachi Ltd | マイクロプログラム変更装置 |
| JPH05334197A (ja) * | 1992-05-28 | 1993-12-17 | Matsushita Electric Ind Co Ltd | インストラクションｒａｍ更新回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561659B2 (ja) | 1993-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |