JPH05334895A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】１つまたは隣り合う２つのアドレスに発生した
メモリの不良を１つのデコーダで救済させて、半導体記
憶部の高集積化、大容量化が円滑に行えるようにする。 【構成】本発明に係わる冗長回路は、入力される二進コ
ードのアドレス信号をグレイコードに変換するアドレス
コード変換回路（２）と、上記アドレスコード変換回路
から出力されるグレイコードと予め設定されているアド
レスとの一致または不一致を判別して一致信号を出力す
るデコーダ（３）と、不良が発生したメモリセルを救済
する冗長メモリセルが接続され第１の冗長線を駆動する
第１のドライバ（ＤＲ２）と、第２の冗長線を駆動する
第２のドライバ（ＤＲ１）とを有し、上記デコーダ
（３）から出力される一致信号と、上記二進コードのア
ドレス信号の最下位ビット及びその反転信号とで第１、
第２の冗長線を夫々駆動する第１、第２のドライバ（Ｄ
Ｒ１、ＤＲ２）の一方を選択して、１つまたは隣り合う
２つのアドレスに発生したメモリの不良を１つのデコー
ダで救済する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は冗長回路を備えた半導体
記憶装置に関し、特に不良が発生した１つまたは隣り合
う２つのアドレスを１つのデコーダによって救済する冗
長回路を備えた半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置には、歩留りを向
上するために、予備のメモリセルまたは冗長メモリセル
が形成されており、もし本来のメモリセルが不良のと
き、上記冗長メモリセルがその不良メモリセルの救済用
のメモリセルとして用いられる。この種の半導体記憶装
置には、冗長メモリセルと該冗長メモリセルを選択使用
するための冗長回路などが配設されている。かかる冗長
回路は、ロー（ＲＯＷ）方向とカラム（ＣＯＬＵＭＮ）
方向のそれぞれの方向に設けられており、冗長デコーダ
により不良メモリセルのアドレスがデコードされたと
き、本来のメモリセルと上記冗長メモリセルとのアドレ
ス的な置き換えが行われて、不良メモリセルが救済され
る。

【０００３】図９はかかる従来の半導体記憶装置の冗長
回路の構成を示す回路図である。二進コードのアドレス
情報２００がＡ０〜Ａ１２を介してアドレスバッファ５
１のラッチ回路（図示省略）に入力される。該アドレス
バッファ５１のラッチ回路（図示省略）は、二進コード
２０１をＢ０〜Ｂ１２を介して冗長デコーダ５２、５
２’、５２”に出力する。例えば、冗長デコーダ５２
は、救済すべき不良メモリセルのアドレスがあらかじめ
フューズの溶断によってプログラムされている。該フュ
ーズはポリＳｉなどから成り、その占有領域はほぼ縦１
４μｍ×横７μｍとなっている。

【０００４】上記冗長デコーダ５２には、救済すべき不
良メモリセルのアドレスと上記アドレスバッファ５１の
ラッチ回路（図示省略）から出力される二進コード２０
１に応じたアドレスの一致ないし不一致の判別を行う判
別回路（図示省略）が配設されている。上記冗長デコー
ダ５２の判別回路（図示省略）は、救済すべきアドレス
と二進コード２０１に応じたアドレスとが一致する場合
には、ドライバ駆動信号２０２を出力して冗長線ドライ
バ５３を動作させる。上記冗長線ドライバ５３の動作時
には、冗長メモリセル５５が接続されている冗長線が駆
動され、該冗長線とノーマル・ローもしくはノーマル・
カラムとが置き換えられることにより不良メモリセルが
救済される。上記冗長デコーダ５２の判別回路（図示省
略）は、救済すべき不良メモリセルのアドレスと二進コ
ード２０１に応じたアドレスとが不一致の場合には、ド
ライバ駆動信号２０２を出力せず、冗長線ドライバ５３
が動作しないので、冗長線が駆動されない。

【０００５】

【発明が解決しようとする課題】しかしながら、この種
の半導体記憶装置における、冗長回路の冗長デコーダ
は、不良メモリセルのアドレス設定をフューズによって
行っており、このフューズの溶断にレーザを用いている
ため、いわゆるスペースマージンを考慮して冗長回路と
他の回路とを配置しなければならず、冗長回路のための
形成領域にかなり大きな面積が必要になるという不具合
があった。また、この不具合はデバイスの集積度が上が
るにつれてフューズの数が増加するので、近年益々大き
な問題になっていた。そこで、従来から、半導体記憶装
置の、不良メモリセルの救済効率を変えずに、冗長回路
のフューズ数を減らして冗長回路の形成領域を小さくす
る工夫がなされていた。

【０００６】例えば、４ＭビットのＤＲＡＭと１６Ｍビ
ットのＤＲＡＭのＲＯＷ冗長回路におけるフューズの数
を例示して以下に説明する。４ＭビットのＤＲＡＭにお
いて、３２アレイ、２冗長ＲＯＷ／各２アレイ、１冗長
デコーダあたり１６フューズの構造であって、冗長線と
冗長デコーダの２対１対応構成の場合、３２個の冗長デ
コーダが必要となり、１チップあたりのフューズの数は
５１２個になる。従って、フューズ形成領域の面積が少
なくとも５１２×（７×１４）μｍ² 必要になる。一
方、１６ＭビットのＤＲＡＭでは、６４アレイ、４冗長
ＲＯＷ／１アレイ、１冗長デコーダあたり１２フューズ
の構造で、冗長線と冗長デコーダの２対１対応構成の場
合、１２８個の冗長デコーダが必要となり、１チップあ
たりのフューズの数は１５３６個になる。従って、１６
ＭビットＤＲＡＭにおいては、フューズ形成領域の面積
が少なくとも１５３６×（７×１４）μｍ² 必要にな
り、冗長回路の形成領域が大きくなって、メモリのチッ
プサイズが大きくなるという不具合があった。

【０００７】そこで、上記半導体記憶装置では、冗長デ
コーダの数を減らす方法として、いわゆるフレキシブル
デコーデイングが採用されている。例えば、上記１６Ｍ
ビットのＤＲＡＭにフレキシブルデコーデイングを用い
ると、冗長デコーダの数を１２８個から１２個に減らす
ことができ、１チップあたりのフューズの数を１５３６
個から１４４個に激減させることができる。ところが、
かかる半導体記憶装置では、冗長デコーダのアドレス一
致・不一致判別回路に二進コードを用いているために、
全ての隣り合った不良メモリセルに対応できるようにプ
ログラムすることが可能な冗長デコーダは、その回路が
複雑化する、サイズが大きくなり過ぎるなどの理由から
開発されていなかった。

【０００８】そこで、本発明は、１ないし隣り合った２
つのアドレスに発生する不良を１つの冗長デコーダで救
済できる冗長回路を提供することにより冗長回路のフュ
ーズの数を減らして、高集積化、大容量化が円滑に行え
るようにすることを目的とするものである。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明の第１の半導体記憶装置は、入力される二進
コードのアドレス信号をグレイコードに変換するアドレ
スコード変換回路と、不良が発生して１つまたは隣り合
った２つのメモリセルのアドレスが設定され、上記アド
レスコード変換回路から出力されるグレイコードと予め
設定されているアドレスとの一致または不一致を判別し
て一致信号を出力するデコーダと、上記二進コードのア
ドレス信号の最下位ビットと上記一致信号とが入力さ
れ、不良が発生したメモリセルを救済する冗長メモリセ
ルが接続されている第１の冗長線を駆動する第１のドラ
イバと、上記二進コードのアドレス信号の最下位ビット
の反転信号と上記一致信号とが入力され、不良が発生し
たメモリセルを救済する冗長メモリセルが接続されてい
る第２の冗長線を駆動する第２のドライバとを有する冗
長回路を備える。また、本発明の第２の半導体記憶装置
は、メモリのアドレス配置がグレイコードの順序である
半導体記憶装置であって、不良が発生した１つまたは隣
り合った２つのメモリセルのアドレスが設定され、入力
させるアドレス信号と予め設定されているアドレスとの
一致または不一致を判別して一致信号を出力するデコー
ダと、入力されるアドレス信号を二進コードに変換する
アドレスコード変換回路と、上記二進コードの最下位ビ
ットと上記一致信号とが入力され、不良が発生したメモ
リセルを救済する冗長メモリセルが接続されている第１
の冗長線を駆動する第１のドライバと、上記二進コード
の最下位ビットの反転信号と上記一致信号とが入力さ
れ、不良が発生したメモリセルを救済する冗長メモリセ
ルが接続されている第２の冗長線を駆動する第２のドラ
イバとを有する冗長回路を備える。

【００１０】

【作用】上記第１の半導体記憶装置において、上記デコ
ーダにおける不良が発生したアドレスの設定は、一致・
不一致判別回路を構成するフューズの溶断によってなさ
れる。１つのアドレスの設定は、従来と同様にそのアド
レスが入力されたときのみデコーダが動作するようにフ
ューズが溶断される。ここでデコーダに入力するアドレ
ス信号がグレイコードであるので、グレイコードに応じ
てアドレスの設定が行われる。グレイコードにおいて隣
り合う数は、全てのビットの内のどれか１ビットの値が
反転しているだけであるので、その１ビットを無視した
形（その１ビットの値が０．１の何れでもよい）で上記
デコーダのフューズ溶断を行うと、上記デコーダは隣り
合う２つのアドレスのどちらか一方が入力すると動作す
る。従って、隣り合う２つのアドレスの設定は、グレイ
コードにおける上記１ビットを無視した形でフューズが
溶断される。上記デコーダには第１及び第２のドライバ
が接続されているので、１つまたは隣り合う２つのアド
レスを救済するいずれの場合においてもどちらか一方の
ドライバを選択する必要がある。二進コードにおいて隣
り合う２つの数は最下位ビットの値が必ず反転の関係に
あるので、この二進コードにおける最下位ビットにより
上記第１及び第２のドライバを選択することができる。
従って、上記第１及び第２のドライバは、例えば上記デ
コーダから出力される一致信号と上記二進コードのアド
レス信号における最下位ビットまたはその反転信号との
論理積によって駆動される。上記第２の半導体記憶装置
においては、メモリのアドレス配置がグレイコードの順
序となっているので、入力されるアドレス信号が二進コ
ードではなくグレイコードとして取り扱われ、上記アド
レスコート変換回路はグレイコードを二進コードに変換
する。上記デコーダ、第１及び第２のドライバの動作は
上記第１の半導体記憶装置のものと同様である。

【００１１】

【実施例】本発明の半導体記憶装置の一実施例について
図に基いて説明する。図１は本発明の半導体記憶装置の
一実施例の冗長回路を示す回路図であり、図２は図１の
実施例における二進コードとグレイコードとフューズ切
断の関係を示す図である。上記冗長回路は、入力する二
進コードのアドレス信号をラッチして二進コードのまま
出力するアドレス・バッファ１、アドレスバッファ１か
ら出力される二進コードをグレイコードに変換して出力
するアドレスコード変換回路２、不良が発生したアドレ
スをプログラムする６本のフューズが配置されているＮ
ＯＲ型の不一致判別回路を有する冗長デコーダ３、冗長
線を駆動する冗長線ドライバ４、及び冗長線に接続され
た冗長メモリ５から構成される。

【００１２】上記アドレスバッファ１のラッチ回路（図
示省略）は、Ａ０〜Ａ２を介して入力する二進コードの
アドレス信号１００をラッチし、そのまま二進コード１
０１としてＢ０〜Ｂ２を介してアドレスコード変換回路
２に出力する。アドレスコード変換回路２は、入力され
た二進コード１０１を排他的論理和回路ＥＸ・ＯＲ１〜
ＥＸ・ＯＲ３によりグレイコード１０２に変換し、その
グレイコード１０２をＧ０〜Ｇ２を介して冗長デコーダ
３のインバータＩＮ１〜ＩＮ３及びＮ型ＭＯＳトランジ
スタＭＯＳＴ０、２、４の各ゲートに出力する。インバ
ータＩＮ１〜ＩＮ３は、グレイコード１０２の反転信号
をＧ０ 〜Ｇ２ を介してＮ型ＭＯＳトランジスタＭＯ
ＳＴ１、３、５の各ゲートに出力する。冗長デコーダ３
は、フューズＦ０〜Ｆ５を任意の組み合わせで切断する
ことにより予めプラグラムされているアドレスと入力さ
れたグレイコード１０２とが一致した場合に冗長線ドラ
イバ４に一致信号を出力する。冗長線ドライバ４は、一
致信号が入力されると冗長線ＲＬ１、ＲＬ２を駆動して
冗長メモリ５をアクティブ状態にする。

【００１３】上記構成を更に詳しく説明する。アドレス
コード変換回路２において、排他的論理和回路ＥＸ・Ｏ
Ｒ１の２つの入力端子にはＢ０とＢ１とがそれぞれ接続
されており、ＥＸ・ＯＲ２の２つの入力端子にはＢ１と
Ｂ２とがそれぞれ接続されており、ＥＸ・ＯＲ３の２つ
の入力端子にはＢ２と接地Ｖ_SSとがそれぞれ接続されて
いる。アドレスコード変換回路２は、以上のような構成
にすることによりアドレスバッファ１からＢ０〜Ｂ２を
介して入力される二進コード１０１をグレイコード１０
２に変換する。排他的論理和回路ＥＸ・ＯＲ１の出力端
子はインバータＩＮ１の入力端子とＮ型ＭＯＳトランジ
スタＭＯＳＴ０のゲートに接続されており、排他的論理
和回路ＥＸ・ＯＲ２の出力端子はインバータＩＮ２の入
力端子とＮ型ＭＯＳトランジスタＭＯＳＴ２のゲートに
接続されており、排他的論理和回路ＥＸ・ＯＲ３の出力
端子はインバータＩＮ３の入力端子とＮ型ＭＯＳトラン
ジスタＭＯＳＴ４のゲートに接続されている。インバー
タＩＮ１の出力端子はＮ型ＭＯＳトランジスタＭＯＳＴ
１のゲートに接続さてれおり、インバータＩＮ２の出力
端子はＮ型ＭＯＳトランジスタＭＯＳＴ３のゲートに接
続されており、インバータＩＮ３の出力端子はＮ型ＭＯ
ＳトランジスタＭＯＳＴ５のゲートに接続されている。

【００１４】冗長デコーダ３において、Ｎ型ＭＯＳトラ
ンジスタＭＯＳＴ０〜ＭＯＳＴ５の各ソースは全てのア
ドレスが遷移した後にハイレベルからロウレベル（接地
電位）に変換するコントロール接地ＣＶ_SSに接続されて
おり、Ｎ型ＭＯＳトランジスタＭＯＳＴ０〜ＭＯＳＴ５
のドレインはそれぞれフューズＦ０〜Ｆ５を介してノー
ドＮ１に接続されている。ノードＮ１は、Ｐ型ＭＯＳト
ランジスタＭＰ１、ＭＰ２の各ドレインとインバータＩ
Ｎ０の入力端子に接続されている。Ｐ型ＭＯＳトランジ
スタＭＰ１のソースは電源Ｖ_DDに接続され、そのゲート
にはプリチャージ信号ＰＣが入力される。Ｐ型ＭＯＳト
ランジスタＭＰ２のソースは電源Ｖ_DDに接続され、その
ゲートにはインバータＩＮ０の出力端子が接続されてい
る。この冗長デコーダ３におけるアドレスのプログラム
は、１つのアドレスに不良が発生した場合に３本のフュ
ーズが切断され、隣り合った２つのアドレスに不良が発
生した場合に４本のフューズが切断されることになる。

【００１５】冗長線ドライバ４において、ドライバＤＲ
１の一方の入力端子にはインバータＩＮ０の出力端子が
接続され、他方の入力端子にはＢ０の反転であるＢ０
が接続されている。ドライバＤＲ２の一方の入力端子に
はインバータＩＮ０の出力端子が接続されており、他方
の入力端子にはＢ０が接続されている。また、ドライバ
ＤＲ１、ＤＲ２にはイネーブル信号ＥＮが入力される。
冗長メモリ６において、冗長メモリセルＲＭ１はドライ
バＤＲ１に接続された冗長線ＲＬ１に接続されおり、冗
長メモリセルＲＭ２はドライバＤＲ２に接続された冗長
線ＲＬ２に接続されている。冗長線ドライバ４のドライ
バＤＲ１、ＤＲ２は、２つの入力端子及びイネーブル信
号ＥＮが全てロウレベルのときに動作して冗長線ＲＬ
１、ＲＬ２をそれぞれ駆動する。

【００１６】以下に冗長デコーダ３の動作について説明
する。図１に示す冗長回路は、メモリセルへのアクセス
に合わせて、プリチャージ・サイクルとアクティブ・サ
イクルとにより動作する。冗長回路が動作した場合に
は、冗長線ＲＬ１、ＲＬ２とノーマルロウもしくはノー
マルカラムとの置き換えが行われて不良メモリセルが救
済される。ここで、冗長回路による救済を行わない場合
と、不良が発生したアドレスを冗長回路により救済する
場合とについてそれぞれ説明する。

【００１７】救済を行わない場合には、冗長デコーダ３
の６個のフューズＦ０〜Ｆ５は全て切断されていない状
態にある。まず、プリチャージ・サイクルにおいて、Ｍ
Ｐ１のゲートに印加されているプリチャージ信号ＰＣが
パルス状にロウレベルとなり、ＭＰ１がターンオンして
ノードＮ１がハイレベルになる。この時、ノードＮ２は
ロウレベルとなるのでＭＰ２がオン状態となり、プリチ
ャージ信号ＰＣがハイレベルになってＭＰ１がオフ状態
になてもノードＮ１はハイレベルを保持する。ノードＮ
１がハイレベルの状態は冗長回路が活性状態にあること
であるが、プリチャージ・サイクルにおいてはイネーブ
ル信号ＥＮが冗長線ドライバ４をノンアクティブ状態に
しているので冗長回路は動作しない。

【００１８】次に、アクティブ・サイクルになると、ア
ドレス信号１００に基いた二進コード１０１がアドレス
コード変換回路２に入力され、その二進コード１０１を
変換したグレイコード１０２と該グレイコード１０２の
反転信号とがＭＯＳＴ０〜ＭＯＳＴ５の各ゲートに入力
される。フューズＦ０〜Ｆ５は何れも切断されていない
のでＭＯＳＴ０〜ＭＯＳＴ５の何れかがターンオンする
こととなって、ノードＮ１はディスチャージされてロウ
レベルとなり、ノードＮ２がハイレベルとなることによ
りＭＰ２がターンオフしてノードＮ１はロウレベルを保
持する。従って、ノードＮ２はハイレベルを保持し、ロ
ウレベルのイネーブル信号ＥＮが冗長線ドライバ４に入
力されても冗長線ドライバ４は動作せず、冗長回路は非
活性状態に止まる。

【００１９】不良が発生したアドレスを救済する場合に
は、そのアドレスに対応するフューズが切断される。図
２（Ａ）は１つのアドレスを救済する場合のフューズの
切断状況を示し、図２（Ｂ）は隣り合う２つのアドレス
を救済する場合のフューズの切断状況を示す。図２から
明らかなように、１つのアドレスを救済する場合には３
つのフューズが切断され、隣り合う２つのアドレスを救
済する場合には４つのフューズが切断される。例えば、
Ref1に示すように、アドレス「０、１、０」を救済する
場合にはフューズＦ０、Ｆ２、Ｆ５が切断され、Ref2に
示すように、隣り合う２つのアドレス「０、１、０」と
「０、１、１」とを救済する場合にはフューズＦ０、Ｆ
１、Ｆ２、Ｆ５が切断される。Ref2においては、B1が無
視されるフューズ溶断のプログラムとなっている。以
下、この２つの場合を例にして、不良が発生したアドレ
スの救済を説明する。

【００２０】プリチャージ・サイクルにおいては、Ref
1、Ref2の何れの場合も、上述した救済を行わない場
合、即ちフューズＦ０〜Ｆ５の何れもが切断されていな
い場合と同様に冗長回路は非活性状態のままである。次
に、アクティブ・サイクルになると、アドレス信号１０
０に基いた二進コード１０１がアドレスコード変換回路
２に入力され、その二進コード１０１を変換したグレイ
コード１０２と該グレイコード１０２の反転信号とが冗
長デコーダ３のＭＯＳＴ０〜ＭＯＳＴ５の各ゲートに入
力される。

【００２１】Ref1の場合、フューズＦ０、Ｆ２、Ｆ５の
切断によりプログラムされたアドレスと入力したグレイ
コード１０２との不一致が判別される、即ち「０、１、
０」以外のアドレスが入力されると、ＭＯＳＴ１、ＭＯ
ＳＴ３、ＭＯＳＴ４の何れかがターンオンしてノードＮ
１がロウレベルとなって冗長線ドライバ４が動作せず、
冗長回路は非活性状態となる。一方、フューズＦ０、Ｆ
２、Ｆ５の切断によりプログラムされたアドレスと入力
したグレイコード１０２との一致が判別される、即ちア
ドレス「０、１、０」が入力されると、ＭＯＳＴ１、Ｍ
ＯＳＴ３、ＭＯＳＴ４の何れもターンオンせずノードＮ
１はハイレベルのままとなる。ここで、ドライバＤＲ１
の他方の入力端子にはＢ０ が接続され、ドライバＤＲ
２の他方の入力端子にはＢ０が接続されており、これら
ドライバＤＲ１、ＤＲ２はローアクティブである。従っ
て、イネーブル信号ＥＮがロウレベルになると、Ｂ０が
ロウレベルであるのでドライバＤＲ２が冗長線ＲＬ２を
駆動した冗長メモリセルＲＭ２をアクティブ状態にし、
不良が発生したアドレス「０、１、０」が救済される。
一方、Ｂ０ がハイレベルであるので、ドライバＤＲ１
は冗長線ＲＬ１を駆動しない。以上の動作により、不良
が発生したアドレス「０、１、０」のノーマル・ロウも
しくはノーマル・カラムが冗長線ＲＬ２に置き換えられ
て不良メモリセルの救済が行われる。

【００２２】Ref2の場合、フューズＦ０、Ｆ１、Ｆ２、
Ｆ５の切断によりプログラムされたアドレスと入力した
グレイコード１０２との不一致が判別される、即ち
「０、１、０」及び「０、１、１」以外のアドレスが入
力されると、ＭＯＳＴ３、ＭＯＳＴ４の何れかがターン
オンしてノードＮ１がロウレベルとなって冗長線ドライ
バ４が動作せず、冗長回路は非活性状態となる。一方、
フューズＦ０、Ｆ１、Ｆ２、Ｆ５の切断によりプログラ
ムされたアドレスと入力したグレイコード１０２との一
致が判別される、即ちアドレス「０、１、０」または
「０、１、１」が入力されると、ＭＯＳＴ３、ＭＯＳＴ
４の何れもターンオンせずノードＮ１はハイレベルのま
まとなる。ここで、入力したアドレスが「０、１、０」
の場合、イネーブル信号ＥＮがロウレベルになると、Ｂ
０がロウレベルであるのでドライバＤＲ２が冗長線ＲＬ
２を駆動して冗長メモリセルＲＭ２をアクティブ状態に
し、不良が発生したアドレス「０、１、０」が救済され
る。この時、Ｂ０ がハイレベルであるのでドライバＤ
Ｒ１は冗長線ＲＬ１を駆動しない。一方、入力したアド
レスが「０、１、１」の場合、Ｂ０ がロウレベルであ
るのでドライバＤＲ１が冗長線ＲＬ１を駆動して冗長メ
モリセルＲＭ１をアクティブ状態にし、不良が発生した
アドレス「０、１、１」が救済される。この時、Ｂ０が
ハイレベルであるからドライバＤＲ２は冗長線ＲＬ２を
駆動しない。以上の動作により、不良が発生したアドレ
ス「０、１、０」または「０、１、１」のノーマル・ロ
ウもしくはノーマル・カラムが冗長線ＲＬ２またはＲＬ
１に置き換えられて不良メモリセルの救済が行われる。
このように、本実施例は１つの冗長デコーダ３により１
つまたは隣り合った２つのアドレスを救済することがで
きるので、フェーズの数が少なくて済み、冗長回路のチ
ップ面積に占める割合を少なくできる。

【００２３】上述したように、冗長デコーダ３において
は、１つのアドレスに不良が発生した場合には３本、隣
り合った２つのアドレスに不良が発生した場合には４本
フューズを切断するが、これは特定のアドレスが入力さ
れた時のみフューズの溶断によりノードＮ１から切り離
されたＭＯＳトランジスタがノードＮ１をディスチャー
ジできず、冗長回路が活性状態に止まるということであ
る。図２から明らかなように、グレイコードに変換した
アドレスをデコードすることにより、１つまたは隣り合
った２つのアドレスを１つのデコーダで救済できる。

【００２４】図３は本発明の半導体記憶装置のその他の
実施例である冗長回路のアドレスコード変換回路を備え
た冗長デコーダを示す図であり、図４は図３の実施例に
おける二進コードとグレイコードの関係を示す図であ
る。上記冗長デコーダ６は、１３個の排他的論理和回路
ＥＸ・ＲＯ１〜ＥＸ・ＲＯ１３と、１４個のインバータ
ＩＮ０〜ＩＮ１３と、２６個のＮ型ＭＯＳトランジスタ
ＭＯＳＴ０〜ＭＯＳＴ２５と、２６個のフューズＦ０〜
Ｆ２５と、２個のＰ型ＭＯＳトランジスタＭＰ１、ＭＰ
２とから構成され、１３ビットの二進コードアドレスに
対応しており、図１の実施例におけるアドレスコード変
換回路２と冗長デコーダ３とを組み合わせた回路であ
る。また、図１の実施例と同様に、冗長線ドライバ
（４）と冗長メモリ（５）とが接続された冗長回路を構
成する。

【００２５】排他的論理和回路ＥＸ・ＲＯ１〜ＥＸ・Ｒ
Ｏ１３は、１３ビットの二進コードのアドレス信号Ｂ０
〜Ｂ１２を１３ビットのグレイコードＧ０〜Ｇ１２に変
換する。インバータＩＮ〜ＩＮ１３は、上記グレイコー
ドＧ０〜Ｇ１２の反転信号Ｇ０ 〜Ｇ１２ を生成す
る。インバータＩＮ０とＭＰ１、２とＭＯＳＴ０〜ＭＯ
ＳＴ２５とフューズＦ０〜Ｆ２５とは、ＮＯＲ型の不一
致判別回路を構成する。冗長デコーダ６の基本的な動作
は図１のアドレスコード変換回路２及び冗長デコーダ３
と同じであり、二進コード（グレイコード）のビット数
が３ビットから１３ビットに増えた点が違うだけであ
る。実際の半導体記憶装置においては、上述した冗長回
路が適宜に複数個設けられる。

【００２６】図５（Ａ）及び（Ｂ）は、上記冗長回路に
おいてグレイコードを用いて隣り合う２つのアドレスの
不良を救済することを説明するための図である。図５
（Ａ）は二進コードの例であり、Ｂ０における隣り合う
２つのアドレスの不良を救済する際には、領域Ａ〜Ｅま
でを救済しなければならない。ここで、隣り合うアドレ
スを救済する場合に、Ｂ０の桁を無視すると、隣り合っ
た２つのアドレスの５０パーセントを救済することがで
きる。また、Ｂ０、Ｂ１の排他的論理和をとると、隣り
合った２つのアドレスの７５パーセントを救済すること
ができる。しかしながら、二進コードにより隣り合った
２つのアドレスを救済する際には、論理回路構成及びフ
ューズ溶断のプログラムが複雑化する。上記実施例で
は、上記二進ほコードをグレイコードに変換する回路を
用いることにより、隣り合った２つのアドレスａ〜ｐの
不良を常に確実に救済できる。

【００２７】即ち、グレイコードにおいては、隣り合う
２つの数は必ず１ビットだけその値が反転しているだけ
であるので、その１ビットが１または０のどちらでも冗
長デコーダが動作するように冗長デコーダのフューズ溶
断のプログラムを行い、該冗長デコーダに接続されてい
る２つの冗長線ドライバを先程の１ビットの値で選択す
るようにすれば、１つの冗長デコーダで隣り合った２つ
のアドレスを救済できることになる。従って、本発明の
冗長デコーダにおいては、１つのアドレスを救済する時
にはそのアドレスのみ動作するようにフューズ溶断のプ
ログラムがなされ、隣り合う２つのアドレスを救済する
時にはその隣り合う２つのアドレスのどちらでも動作す
るようにそれら２つのアドレスにおいて値が異なるビッ
トを無視した形でフューズ溶断のプログラムがなされ
る。

【００２８】図６は本発明の半導体記憶装置の更にその
他の実施例の冗長回路を示す図であう。この冗長回路
は、図１の冗長回路とは異なり、正規のメモリのアドレ
ス配置をグレイコードの順番にすることにより、隣り合
った２つのアドレスを１つの冗長デコーダで救済すると
いう図１と同様の作用を実現している。本実施例におい
て、図１と同一の構成については同一の符号を付し、そ
の詳細な説明は省略する。

【００２９】デコーダ３０はノーマルデコーダ３１（図
１では省略）と冗長デコーダ３とからなり、ドライバ回
路４０はワードラインドライバ４１（図１では省略）と
冗長線ドライバ４とからなる。不良が発生したアドレス
の救済を行わない場合には、冗長デコーダ３は動作せ
ず、ノーマルデコーダ３１が入力したアドレスに対応し
たワードラインドライバ４１の１つを駆動して正規のメ
モリ７をアクティブ状態にする。一方、不良が発生した
アドレスの救済を行う場合には、ノーマルデコーダ３１
は動作せず、冗長デコーダ３が予め設定されているプロ
グラムに対応した冗長線ドライバ４の１つを駆動して冗
長メモリ５をアクティブ状態にする。この時、ノーマル
デコーダ３１は冗長デコーダ３によりノンアクティブ状
態にされて動作しない。また、冗長線ドライバ４は選択
信号により２つの内の一方が選択されるので、図１の実
施例と同様に１つの冗長デコーダ３によって２つの隣り
合うアドレスが救済される。ここで、冗長デコーダ３
は、入力する二進コードをグレイコードとして取り扱
い、そのフューズ溶断は図１の実施例と同様となる。ま
た、選択信号は、入力するアドレス信号をグレイコード
とした場合、そのグレイコードを二進コードに変換した
最下位ビットである。

【００３０】図７は本発明の半導体記憶装置の更にその
他の実施例の冗長回路を示す図である。本実施例は、図
６に示す冗長回路と同様に、正規のメモリのアドレス配
置をグレイコードの順番にして、隣り合った２つのアド
レスを１つの冗長デコーダで救済するという図１と同様
の作用を実現している。図８は図７におけるメモリのア
ドレス配置を示す図である。

【００３１】アドレスバッファ７０において、Ａ０のラ
ッチ回路はＰ型ＭＯＳトランジスタ７０ａとＮ型ＭＯＳ
トランジスタ７０ｂとインバータ７０ｃ、７０ｄ、７０
ｅ、７０ｆとから構成され、インバータ７０ｃに入力す
るラッチ信号でトランジスタ７０ａ、７０ｂがオンまた
はオフすることによりＡ０から入力する信号をラッチ
し、Ａ０そのままの信号Ｂ０とＡ０の反転信号Ｂ０ と
を出力する。Ａ１〜Ａ１２のラッチ回路も同様の構成で
ある。ノーマルデコーダ７１には論理積回路７１ａ、７
１ｂが複雑個配設され、論理積回路７１ａの入力端子に
は、例えば、Ｂ０ とＢ１とが入力され、その出力端子か
ら前置デコーディングアドレス信号ＧＦ０１ｉが出力さ
れる。論理積回路７１ｂの入力端子には、前置デコーデ
ィングアドレス信号ＧＦ０１ｉ、ＧＦ２７ｉ、ＧＦ８１
２ｉが入力し、その出力端子からは前置デコーディング
アドレス信号ＧＦが出力される。ワードラインドライバ
７２の１つのドライバは論理積回路７２ａとインバータ
７２ｂにより構成され、論理積回路７１ｂから出力され
る前置デコーディングアドレス信号ＧＦと冗長デコーダ
７３の出力の反転信号との論理積を出力する。

【００３２】冗長デコーダ７３はノーマルデコーダ７１
と同様にアドレスバッファ７０から出力されるＢ０〜Ｂ
１２とＢ０ 〜Ｂ１２ を入力する。これらＢ０〜Ｂ１
２ＴＢ０ 〜Ｂ１２ はそれぞれ対応するＮ型ＭＯＳト
ランジスタＭＯＳＴ１〜２６のゲートに接続されてお
り、これらＮ型ＭＯＳトランジスタＭＯＳＴ１〜２６は
それぞれフューズＦ０〜Ｆ２５を介してノードＮ１に接
続されている。このノードＮ１の論理値が冗長デコーダ
７３の出力信号となり、ノードＮ１がロウレベルの時は
ワードラインドライバ７２がアクティブ状態になり、ノ
ードＮ１がハイレベルの時は冗長線ドライバ７４がアク
ティブ状態になる。冗長線選択回路７５はＢ０〜Ｂ１２
とＢ０ 〜Ｂ１２ の２６ビットの信号を入力し、入力
されるＢ０〜Ｂ１２をグレイコードとして取り扱って該
グレイコード（Ｂ０〜Ｂ１２）を二進コードに変換し、
その最下位ビットＲ０とＲ０の反転信号Ｒ０ を出力す
る。これら２つの信号Ｒ０、Ｒ０ により２本の冗長線
即ち冗長線ドライバの一方が選択される。

【００３３】ワードラインドライバ７２は１つのワード
ラインについての回路しか記述してないが、実際には図
８に示す８ｋのワードラインに対応した数の回路構成と
なっている。ノーマルデコーダ７１は、４本のワードラ
インに対して働くとすると、８Ｋのワードラインに対し
て２Ｋ個という回路構成となる。冗長線ドライバ７４を
構成する論理積回路７４ａ、７４ｂは、冗長線選択回路
７５から出力されるＲＯ、Ｒ０ と冗長デコーダ７３か
ら出力される信号との論理積出力により図８に示す冗長
線の一方をアクティブ状態にする。

【００３４】上記実施例は、二進コードのアドレスをグ
レイコードに変換せずにそのまま冗長デコーダに入力し
ているが、図８のＡに示すように正規のメモリのアドレ
スの配置をグレイコードの順番にすることにより、隣り
合った２つのアドレスを１つの冗長デコーダで救済する
ことができる。只、冗長デコーダ７３は入力する二進コ
ードをグレイコードとして取り扱っており、そのフュー
ズ溶断は図３の実施例と同様となる。

【００３５】

【発明の効果】上述したように、本発明によれば、不良
が発生した１つまたは隣り合った２つのアドレスを１つ
の冗長デコーダで完全に救済して救済効率を向上させる
ことにより、半導体記憶装置の高集積化、大容量化を円
滑に行うことができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の一実施例の冗長回路
を示す図である。

【図２】図１の実施例における二進コードとグレーコー
ドとフューズ切断の関係を示す図である。

【図３】本発明の半導体記憶装置のその他の実施例であ
る冗長回路のアドレスコード変換回路を備えた冗長デコ
ーダを示す図である。

【図４】図３の実施例における二進コードとグレイコー
ドの関係を示す図である。

【図５】グレイコードを用いて隣り合う２つのアドレス
の不良を救済することを説明するための図である。

【図６】本発明の半導体記憶装置の更にその他の実施例
の冗長回路を示す図である。

【図７】本発明の半導体記憶装置の更にその他の実施例
の冗長回路を示す図である。

【図８】図７におけるメモリのアドレス配置を示す図で
ある。

【図９】従来の半導体記憶装置の冗長回路の構成を示す
図である。

【符号の説明】

１ アドレスバッファ ２ アドレスコード変換回路 ３ 冗長デコーダ ４ 冗長線ドライバ ５ 冗長メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力される二進コードのアドレス信号を
   グレイコードに変換するアドレスコード変換回路と、 不良が発生した１つまたは隣り合った２つのメモリセル
   のアドレスが設定され、上記アドレスコード変換回路か
   ら出力されるグレイコードと予め設定されているアドレ
   スとの一致または不一致を判別して一致信号を出力する
   デコーダと、 上記二進コードのアドレス信号の最下位ビットと上記一
   致信号とが入力され、不良が発生したメモリセルを救済
   する冗長メモリセルが接続されている第１の冗長線を駆
   動する第１のドライバと、 上記二進コードのアドレス信号の最下位ビットの反転信
   号と上記一致信号とが入力され、不良が発生したメモリ
   セルを救済する冗長メモリセルが接続されている第２の
   冗長線を駆動する第２のドライバと、 を有する冗長回路を備えた半導体記憶装置。
2. 【請求項２】 メモリのアドレス配置がグレイコードの
   順序である半導体記憶装置であって、 不良が発生した１つまたは隣り合った２つのメモリセル
   のアドレスが設定され、入力されるアドレス信号と予め
   設定されているアドレスとの一致または不一致を判別し
   て一致信号を出力するデコーダと、 入力されるアドレス信号を二進コードに変換するアドレ
   スコード変換回路と、 上記二進コードの最下位ビットと上記一致信号とが入力
   され、不良が発生したメモリセルを救済する冗長メモリ
   セルが接続されている第１の冗長線を駆動する第１のド
   ライバと、 上記二進コードの最下位ビットの反転信号と上記一致信
   号とが入力され、不良が発生したメモリセルを救済する
   冗長メモリセルが接続されている第２の冗長線を駆動す
   る第２のドライバと、 を有する冗長回路を備えた半導体記憶装置。