JPH05335560A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05335560A JPH05335560A JP4136393A JP13639392A JPH05335560A JP H05335560 A JPH05335560 A JP H05335560A JP 4136393 A JP4136393 A JP 4136393A JP 13639392 A JP13639392 A JP 13639392A JP H05335560 A JPH05335560 A JP H05335560A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- oxide film
- side wall
- mask
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 5
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- 239000007772 electrode material Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000000927 vapour-phase epitaxy Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 7
- 239000010410 layer Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電界効果トランジスタのゲート電極の細りを
防止した半導体装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を介してゲ
ート電極Ｇを形成する工程と、ゲート電極Ｇを含んで半
導体基板１上に気相成長により酸化膜７を被着形成した
後、異方性エッチバックによって酸化膜７を除去してゲ
ート電極側壁面に酸化膜７のサイドウォール８を形成す
る工程と、半導体基板１表面を熱酸化してイオン注入用
マスク酸化膜５を形成した後、半導体基板１内に、マス
ク酸化膜５を介しゲート電極Ｇをマスクとしてイオン注
入して素子領域を形成する工程とを含む。
防止した半導体装置の製造方法を提供する。 【構成】 半導体基板１上にゲート酸化膜２を介してゲ
ート電極Ｇを形成する工程と、ゲート電極Ｇを含んで半
導体基板１上に気相成長により酸化膜７を被着形成した
後、異方性エッチバックによって酸化膜７を除去してゲ
ート電極側壁面に酸化膜７のサイドウォール８を形成す
る工程と、半導体基板１表面を熱酸化してイオン注入用
マスク酸化膜５を形成した後、半導体基板１内に、マス
ク酸化膜５を介しゲート電極Ｇをマスクとしてイオン注
入して素子領域を形成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくは電界効果トランジスタ（以下、ＦＥＴと
称す。）のゲート電極形成方法に関するものである。
関し、詳しくは電界効果トランジスタ（以下、ＦＥＴと
称す。）のゲート電極形成方法に関するものである。
【０００２】
【従来の技術】ＦＥＴの製造方法の一例を図２（ａ）
（ｂ）（ｃ）を参照して次に説明する。まず図２（ａ）
に示すように、半導体基板（１）上の全面にゲート酸化
膜（２）を被着した後、その上にゲート電極材であるポ
リシリコン層（３）を全面に成長させ、更に高濃度に燐
を拡散して層抵抗を下げる。次に、ポリシリコン層
（３）の表面にレジストパターン（４）を被着形成後、
ポリシリコン層（３）及びゲート酸化膜（２）を異方性
プラズマエッチングしてゲート電極（Ｇ）を形成する。
この時、半導体基板（１）の面積が比較的大きいため、
場所的にエッチング残りが生じないように、最適状態よ
りオーバ気味にエッチングしており、その結果、ゲート
電極（Ｇ）の側壁面においてその底部がややエッチング
過剰になるため、上記側壁面が逆テーパ形状になってい
る。次に、レジストパターン（４）を除去すると共に、
半導体基板（１）の表面全面を熱酸化して薄いイオン注
入用マスク酸化膜（５）を形成した後、その酸化膜
（５）を通過すると共に、ゲート電極（Ｇ）をマスクと
して基板内にイオン注入してソース・ドレイン各領域
（図示せず）を形成する。そして、マスク酸化膜（５）
をエッチングによって除去した後、更に、基板表面全面
に層間絶縁膜（６）を被着形成する。
（ｂ）（ｃ）を参照して次に説明する。まず図２（ａ）
に示すように、半導体基板（１）上の全面にゲート酸化
膜（２）を被着した後、その上にゲート電極材であるポ
リシリコン層（３）を全面に成長させ、更に高濃度に燐
を拡散して層抵抗を下げる。次に、ポリシリコン層
（３）の表面にレジストパターン（４）を被着形成後、
ポリシリコン層（３）及びゲート酸化膜（２）を異方性
プラズマエッチングしてゲート電極（Ｇ）を形成する。
この時、半導体基板（１）の面積が比較的大きいため、
場所的にエッチング残りが生じないように、最適状態よ
りオーバ気味にエッチングしており、その結果、ゲート
電極（Ｇ）の側壁面においてその底部がややエッチング
過剰になるため、上記側壁面が逆テーパ形状になってい
る。次に、レジストパターン（４）を除去すると共に、
半導体基板（１）の表面全面を熱酸化して薄いイオン注
入用マスク酸化膜（５）を形成した後、その酸化膜
（５）を通過すると共に、ゲート電極（Ｇ）をマスクと
して基板内にイオン注入してソース・ドレイン各領域
（図示せず）を形成する。そして、マスク酸化膜（５）
をエッチングによって除去した後、更に、基板表面全面
に層間絶縁膜（６）を被着形成する。
【０００３】
【発明が解決しようとする課題】解決しようとする課題
は、半導体基板（１）内にイオン注入する際、基板表面
全面を熱酸化してイオン注入用マスク酸化膜（５）を形
成すると、ゲート電極（Ｇ）の側壁面を含む表面も同時
に熱酸化されてマスク酸化膜（５）が形成され、しか
も、その厚さは０．１５μｍ程度あるため、特にゲート
電極（Ｇ）が微細で、例えば厚さが４０００オングスト
ローム、幅が１．２μｍ程度の場合、電極幅の約１〜２
割がマスク酸化膜（５）に変わり、ゲート電極（Ｇ）が
細くなって特性が低下してしまう点である。又、オーバ
エッチングによりゲート電極（Ｇ）の側壁面が逆テーパ
形状になるため、その部分で層間絶縁膜（６）が被着し
難くなってカバレッジが低下し、信頼性が低下する点も
ある。
は、半導体基板（１）内にイオン注入する際、基板表面
全面を熱酸化してイオン注入用マスク酸化膜（５）を形
成すると、ゲート電極（Ｇ）の側壁面を含む表面も同時
に熱酸化されてマスク酸化膜（５）が形成され、しか
も、その厚さは０．１５μｍ程度あるため、特にゲート
電極（Ｇ）が微細で、例えば厚さが４０００オングスト
ローム、幅が１．２μｍ程度の場合、電極幅の約１〜２
割がマスク酸化膜（５）に変わり、ゲート電極（Ｇ）が
細くなって特性が低下してしまう点である。又、オーバ
エッチングによりゲート電極（Ｇ）の側壁面が逆テーパ
形状になるため、その部分で層間絶縁膜（６）が被着し
難くなってカバレッジが低下し、信頼性が低下する点も
ある。
【０００４】
【課題を解決するための手段】本発明は、半導体基板上
にゲート酸化膜を介してゲート電極材を積層・形成した
後、その上にレジストパターンを被着形成する工程と、
上記レジストパターンを介してゲート電極材及びゲート
酸化膜をエッチングした後、レジストパターンを除去し
てゲート電極を形成する工程と、上記ゲート電極を含ん
で半導体基板上に気相成長により酸化膜を被着形成した
後、異方性エッチバックによって酸化膜を除去してゲー
ト電極側壁面に酸化膜のサイドウォールを形成する工程
と、上記半導体基板表面を熱酸化してイオン注入用マス
ク酸化膜を形成した後、半導体基板内に、マスク酸化膜
を介しゲート電極をマスクとしてイオン注入する工程と
を含むことを特徴とする。
にゲート酸化膜を介してゲート電極材を積層・形成した
後、その上にレジストパターンを被着形成する工程と、
上記レジストパターンを介してゲート電極材及びゲート
酸化膜をエッチングした後、レジストパターンを除去し
てゲート電極を形成する工程と、上記ゲート電極を含ん
で半導体基板上に気相成長により酸化膜を被着形成した
後、異方性エッチバックによって酸化膜を除去してゲー
ト電極側壁面に酸化膜のサイドウォールを形成する工程
と、上記半導体基板表面を熱酸化してイオン注入用マス
ク酸化膜を形成した後、半導体基板内に、マスク酸化膜
を介しゲート電極をマスクとしてイオン注入する工程と
を含むことを特徴とする。
【０００５】
【作用】上記技術的手段によれば、半導体基板上に酸化
膜を介してゲート電極を形成すると、その側壁面に酸化
膜のサイドウォールを気相成長により形成した後、ゲー
ト電極を含む基板表面全面を熱酸化してイオン注入用マ
スク酸化膜を形成する。その後、マスク酸化膜を通過す
ると共に、ゲート電極をマスクとして基板内にイオン注
入して他の素子領域を形成し、更に層間絶縁膜を被着形
成する。
膜を介してゲート電極を形成すると、その側壁面に酸化
膜のサイドウォールを気相成長により形成した後、ゲー
ト電極を含む基板表面全面を熱酸化してイオン注入用マ
スク酸化膜を形成する。その後、マスク酸化膜を通過す
ると共に、ゲート電極をマスクとして基板内にイオン注
入して他の素子領域を形成し、更に層間絶縁膜を被着形
成する。
【０００６】
【実施例】本発明の実施例を図１（ａ）〜（ｅ）を参照
して以下に説明する。図２に示す部分と同一部分には同
一参照符号を付してその説明を省略する。即ち、図１に
おいて（ｂ）から（ｃ）に到る工程は、従来と同様で、
半導体基板（１）上にゲート酸化膜（２）を介してゲー
ト電極（Ｇ）を形成する。相違する点は、その後の工程
で、まず図１（ｄ）に示すように、ゲート電極（Ｇ）を
含む半導体基板（１）上の全面にＣＶＤ等の気相成長に
より酸化膜（７）を被着形成した後、異方性エッチバッ
クにより酸化膜（７）を除去する。そうすると、図１
（ｅ）に示すように、ゲート電極（Ｇ）の側壁面におけ
る酸化膜（７）が側壁面形状によらず残り、その面に酸
化膜のサイドウォール（８）が形成される。そこで、従
来と同様、基板表面の全面を熱酸化してイオン注入用マ
スク酸化膜（５）を形成すると、ゲート電極（Ｇ）の側
壁面はサイドウォール（８）に阻止されて熱酸化されな
いため、ゲート電極（Ｇ）の細りを防止出来る。同時
に、ゲート電極（Ｇ）の側壁面が逆テーパ形状になって
いると、逆テーパ面がサイドウォール（８）によって埋
められる。次に、マスク酸化膜（５）を介しゲート電極
（Ｇ）をマスクとして基板内にイオン注入してソース・
ドレイン領域を形成し、更に、図１（ａ）に示すよう
に、基板全面に層間絶縁膜（６）を被着形成する。この
時、ゲート電極（Ｇ）の側壁面が逆テーパ形状であれ
ば、その面がサイドウォール（８）によって埋められる
ため、層間絶縁膜（６）はゲート電極（Ｇ）の側壁面を
含む全外周面に隈無く被着されてカバレッジが向上す
る。
して以下に説明する。図２に示す部分と同一部分には同
一参照符号を付してその説明を省略する。即ち、図１に
おいて（ｂ）から（ｃ）に到る工程は、従来と同様で、
半導体基板（１）上にゲート酸化膜（２）を介してゲー
ト電極（Ｇ）を形成する。相違する点は、その後の工程
で、まず図１（ｄ）に示すように、ゲート電極（Ｇ）を
含む半導体基板（１）上の全面にＣＶＤ等の気相成長に
より酸化膜（７）を被着形成した後、異方性エッチバッ
クにより酸化膜（７）を除去する。そうすると、図１
（ｅ）に示すように、ゲート電極（Ｇ）の側壁面におけ
る酸化膜（７）が側壁面形状によらず残り、その面に酸
化膜のサイドウォール（８）が形成される。そこで、従
来と同様、基板表面の全面を熱酸化してイオン注入用マ
スク酸化膜（５）を形成すると、ゲート電極（Ｇ）の側
壁面はサイドウォール（８）に阻止されて熱酸化されな
いため、ゲート電極（Ｇ）の細りを防止出来る。同時
に、ゲート電極（Ｇ）の側壁面が逆テーパ形状になって
いると、逆テーパ面がサイドウォール（８）によって埋
められる。次に、マスク酸化膜（５）を介しゲート電極
（Ｇ）をマスクとして基板内にイオン注入してソース・
ドレイン領域を形成し、更に、図１（ａ）に示すよう
に、基板全面に層間絶縁膜（６）を被着形成する。この
時、ゲート電極（Ｇ）の側壁面が逆テーパ形状であれ
ば、その面がサイドウォール（８）によって埋められる
ため、層間絶縁膜（６）はゲート電極（Ｇ）の側壁面を
含む全外周面に隈無く被着されてカバレッジが向上す
る。
【０００７】
【発明の効果】本発明によれば、ＦＥＴのゲート電極を
形成する際、その側壁面に酸化膜のサイドウォールを形
成した後、熱酸化によりイオン注入用マスク酸化膜を基
板全面に形成してイオン注入するようにしたから、ゲー
ト電極側壁面の熱酸化による細りが防止され、特にゲー
ト長の小さいゲート電極を有するＦＥＴにおいて特性の
低下を防止出来る。又、ゲート電極の側壁面が逆テーパ
形状になっている場合、その部分がサイドウォールによ
って埋められるため、層間絶縁膜を被着形成した際、カ
バレッジが向上して信頼性が向上する。
形成する際、その側壁面に酸化膜のサイドウォールを形
成した後、熱酸化によりイオン注入用マスク酸化膜を基
板全面に形成してイオン注入するようにしたから、ゲー
ト電極側壁面の熱酸化による細りが防止され、特にゲー
ト長の小さいゲート電極を有するＦＥＴにおいて特性の
低下を防止出来る。又、ゲート電極の側壁面が逆テーパ
形状になっている場合、その部分がサイドウォールによ
って埋められるため、層間絶縁膜を被着形成した際、カ
バレッジが向上して信頼性が向上する。
【図１】本発明に係る半導体装置の製造方法の実施例を
（ｂ）〜（ｅ）及び（ａ）の順序で示す各工程図であ
る。
（ｂ）〜（ｅ）及び（ａ）の順序で示す各工程図であ
る。
【図２】従来の半導体装置の製造方法の一例を（ａ）〜
（ｃ）の順序で示す各工程図である。
（ｃ）の順序で示す各工程図である。
１ 半導体基板 ２ ゲート酸化膜 ４ レジストパターン ５ マスク酸化膜 ６ 層間絶縁膜 Ｇ ゲート電極
Claims (2)
- 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
ート電極材を積層して被着した後、その上にレジストパ
ターンを被着形成する工程と、上記レジストパターンを
介してゲート電極材及びゲート酸化膜をエッチングした
後、レジストパターンを除去してゲート電極を形成する
工程と、上記ゲート電極を含んで半導体基板上に気相成
長により酸化膜を被着形成した後、異方性エッチバック
によって酸化膜を除去してゲート電極側壁面に酸化膜の
サイドウォールを形成する工程と、上記半導体基板表面
を熱酸化してイオン注入用マスク酸化膜を形成した後、
半導体基板内に、マスク酸化膜を介しゲート電極をマス
クとしてイオン注入する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記ゲート電極の側壁面が逆テーパ形状
であり、前記サイドウォールで上記ゲート電極の逆テー
パ状の側壁面を埋めることを特徴とする請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136393A JPH05335560A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136393A JPH05335560A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335560A true JPH05335560A (ja) | 1993-12-17 |
Family
ID=15174113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136393A Pending JPH05335560A (ja) | 1992-05-28 | 1992-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335560A (ja) |
-
1992
- 1992-05-28 JP JP4136393A patent/JPH05335560A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPS6123657B2 (ja) | ||
| JP3039978B2 (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| JP2896072B2 (ja) | 半導体素子のフィールド酸化膜の形成方法 | |
| JPH02143527A (ja) | 配線形成方法 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| JPH06140421A (ja) | 薄膜トランジスタの製造方法 | |
| JPH05335560A (ja) | 半導体装置の製造方法 | |
| JP3855638B2 (ja) | 半導体装置の製造方法 | |
| JP2616519B2 (ja) | 半導体装置の製造方法 | |
| JPS5856436A (ja) | 半導体装置の製造方法 | |
| JP2692918B2 (ja) | 半導体装置の製造方法 | |
| JPH0653160A (ja) | セルフアラインコンタクト形成法 | |
| JPH06132292A (ja) | 半導体装置及びその製造方法 | |
| JPH08330252A (ja) | 半導体装置の製造方法 | |
| KR0179290B1 (ko) | 반도체 소자 격리 산화막 제조방법 | |
| JP2894345B2 (ja) | 半導体装置の製造方法 | |
| JPS5892265A (ja) | 半導体装置の製造方法 | |
| JPH08222736A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2002009144A (ja) | 半導体装置の製造方法 | |
| JPH01251669A (ja) | 電界効果トランジスタの製造方法 | |
| JP3298183B2 (ja) | 半導体装置の製造方法 | |
| JPH0267728A (ja) | 素子分離用酸化膜の形成方法 | |
| JP2002118261A (ja) | 半導体装置及びその製造方法 | |
| JPH04100239A (ja) | バイポーラ・トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |