JPH05335886A - インピーダンス合成回路 - Google Patents
インピーダンス合成回路Info
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- JPH05335886A JPH05335886A JP14295792A JP14295792A JPH05335886A JP H05335886 A JPH05335886 A JP H05335886A JP 14295792 A JP14295792 A JP 14295792A JP 14295792 A JP14295792 A JP 14295792A JP H05335886 A JPH05335886 A JP H05335886A
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- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 抵抗Ｒの一方の端子の電圧を他方の端子へ帰
還することによって抵抗Ｒ２と容量Ｃの並列接続に抵抗
Ｒ１を直列接続した回路網の所望のインピーダンスＺを
合成する回路において、遅延時間の大きなディジタル信
号処理による帰還パスがあってもインピーダンス合成を
精度良く行うことを目的とする。 【構成】 インピーダンスＺを遅延時間ＴＤを考慮して
抵抗Ｒ２' と容量Ｃ' の並列接続に抵抗Ｒ１' を直列接
続したインピーダンスＺ’に変換し、１−Ｒ／Ｒ１’な
る特性を有するアナログ帰還パスと、（Ｒ／Ｒ１’−Ｒ
／Ｚ’）・ｅ-jwTD で近似される特性を有し遅延時間Ｔ
Ｄをもったディジタル帰還パスとで帰還パスを構成する
ことを特徴とする。
還することによって抵抗Ｒ２と容量Ｃの並列接続に抵抗
Ｒ１を直列接続した回路網の所望のインピーダンスＺを
合成する回路において、遅延時間の大きなディジタル信
号処理による帰還パスがあってもインピーダンス合成を
精度良く行うことを目的とする。 【構成】 インピーダンスＺを遅延時間ＴＤを考慮して
抵抗Ｒ２' と容量Ｃ' の並列接続に抵抗Ｒ１' を直列接
続したインピーダンスＺ’に変換し、１−Ｒ／Ｒ１’な
る特性を有するアナログ帰還パスと、（Ｒ／Ｒ１’−Ｒ
／Ｚ’）・ｅ-jwTD で近似される特性を有し遅延時間Ｔ
Ｄをもったディジタル帰還パスとで帰還パスを構成する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗の一方の端子電圧
を他方の端子に帰還することにより所望のインピーダン
スを合成するインピーダンス合成回路に関する。このよ
うなインピーダンス合成回路は、交換機の加入者回路な
どに利用される。
を他方の端子に帰還することにより所望のインピーダン
スを合成するインピーダンス合成回路に関する。このよ
うなインピーダンス合成回路は、交換機の加入者回路な
どに利用される。
【０００２】
【従来の技術】このようなインピーダンス合成回路の従
来例として、抵抗値Ｒを有する抵抗の一方の端子から他
方の端子へ１−Ｒ／Ｚなる帰還をかけることにより、一
方の端子からみた入力インピーダンスをＺにみせること
を基本原理とした加入者回路が特願昭５７−２２９０７
０に提案されている。この従来例では、１−Ｒ／Ｚなる
特性を有する帰還回路は、アナログ回路によってすべて
実現されていたが、近年、所望のインピーダンスＺに関
係する帰還信号成分をできるだけディジタル信号処理に
よる帰還回路で実現し、ソフトウェアやファームウェア
で所望のインピーダンスＺを切り換え可能にするような
検討が進んでいる。
来例として、抵抗値Ｒを有する抵抗の一方の端子から他
方の端子へ１−Ｒ／Ｚなる帰還をかけることにより、一
方の端子からみた入力インピーダンスをＺにみせること
を基本原理とした加入者回路が特願昭５７−２２９０７
０に提案されている。この従来例では、１−Ｒ／Ｚなる
特性を有する帰還回路は、アナログ回路によってすべて
実現されていたが、近年、所望のインピーダンスＺに関
係する帰還信号成分をできるだけディジタル信号処理に
よる帰還回路で実現し、ソフトウェアやファームウェア
で所望のインピーダンスＺを切り換え可能にするような
検討が進んでいる。
【０００３】
【発明が解決しようとする課題】このようなディジタル
信号処理による帰還回路の場合に、信号処理のための遅
延時間として ・ディジタル信号処理の遅延時間 ・アナログ信号をディジタル信号に変換するための遅延
時間 ・ディジタル信号をアナログ信号に変換するための遅延
時間 が発生する。これらの遅延時間の合計値ＴＤは伝達関数
にｅ-jwTD なる項に乗算されて誤差となって影響するの
で、ディジタル信号処理による帰還回路では、遅延時間
ＴＤによって所望のインピーダンスＺが正確に合成でき
ずに誤差を有する欠点がある。
信号処理による帰還回路の場合に、信号処理のための遅
延時間として ・ディジタル信号処理の遅延時間 ・アナログ信号をディジタル信号に変換するための遅延
時間 ・ディジタル信号をアナログ信号に変換するための遅延
時間 が発生する。これらの遅延時間の合計値ＴＤは伝達関数
にｅ-jwTD なる項に乗算されて誤差となって影響するの
で、ディジタル信号処理による帰還回路では、遅延時間
ＴＤによって所望のインピーダンスＺが正確に合成でき
ずに誤差を有する欠点がある。
【０００４】遅延時間ＴＤの影響の軽減は、１−Ｒ／Ｚ
なる特性を有する帰還パスすべてをディジタル信号処理
で処理するのではなく、一部の帰還信号のみをディジタ
ル信号処理とすることによって可能である。例えばＺが
抵抗値Ｒ２を有する抵抗と容量値Ｃを有する容量を並列
接続したものに抵抗値Ｒ１を有する抵抗を直列接続した
３素子インピーダンス構成である場合には、伝達関数１
−Ｒ／Ｒ１なる部分をアナログ信号処理回路で帰還し、
伝達関数Ｒ／Ｒ１−Ｒ／Ｚなる部分をディジタル信号処
理回路で帰還するように分離することにより遅延時間Ｔ
Ｄの影響を軽減できる。Ｒ１＝３７０オーム、Ｒ２＝６
２０オーム、Ｃ＝３１０ナノファラッドとすると、ＴＤ
が３０マイクロセカンドの場合に実現されたインピーダ
ンスＺＴと所望のインピーダンスＺとによって以下の式
によって定義されるリターンロスＲＬは、 ＲＬ＝２０＊ＬＯＧ（（ＺＴ＋Ｚ）／（ＺＴ−Ｚ）） すべての帰還をディジタル信号処理とした場合には３．
４ＫＨｚで１０ｄＢであるのに対し、帰還回路をアナロ
グ信号処理回路とディジタル信号処理回路とに分離する
１９ｄＢに改善される。しかし、インピーダンス合成回
路を実用化する上では、ＴＤ＝３０マイクロセカンドで
２５ｄＢ以上のリターンロスを実現する必要があり、こ
のような帰還回路の分離だけでは不十分である。
なる特性を有する帰還パスすべてをディジタル信号処理
で処理するのではなく、一部の帰還信号のみをディジタ
ル信号処理とすることによって可能である。例えばＺが
抵抗値Ｒ２を有する抵抗と容量値Ｃを有する容量を並列
接続したものに抵抗値Ｒ１を有する抵抗を直列接続した
３素子インピーダンス構成である場合には、伝達関数１
−Ｒ／Ｒ１なる部分をアナログ信号処理回路で帰還し、
伝達関数Ｒ／Ｒ１−Ｒ／Ｚなる部分をディジタル信号処
理回路で帰還するように分離することにより遅延時間Ｔ
Ｄの影響を軽減できる。Ｒ１＝３７０オーム、Ｒ２＝６
２０オーム、Ｃ＝３１０ナノファラッドとすると、ＴＤ
が３０マイクロセカンドの場合に実現されたインピーダ
ンスＺＴと所望のインピーダンスＺとによって以下の式
によって定義されるリターンロスＲＬは、 ＲＬ＝２０＊ＬＯＧ（（ＺＴ＋Ｚ）／（ＺＴ−Ｚ）） すべての帰還をディジタル信号処理とした場合には３．
４ＫＨｚで１０ｄＢであるのに対し、帰還回路をアナロ
グ信号処理回路とディジタル信号処理回路とに分離する
１９ｄＢに改善される。しかし、インピーダンス合成回
路を実用化する上では、ＴＤ＝３０マイクロセカンドで
２５ｄＢ以上のリターンロスを実現する必要があり、こ
のような帰還回路の分離だけでは不十分である。
【０００５】本発明は、このような欠点を除去するもの
で、ディジタル信号処理が有する遅延時間ＴＤによるイ
ンピーダンス合成値Ｚの誤差をより小さくするインピー
ダンス合成回路を提供することを目的とする。
で、ディジタル信号処理が有する遅延時間ＴＤによるイ
ンピーダンス合成値Ｚの誤差をより小さくするインピー
ダンス合成回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、抵抗値Ｒを有
する抵抗の一方の端子の電圧をこの抵抗の他の端子へ帰
還する帰還パスに、この帰還成分の一部分が経由するア
ナログ信号処理回路とこの帰還成分の残りの部分が経由
する遅延時間ＴＤをもつディジタル信号処理回路とが挿
入され、上記一方の端子からみた入力インピーダンスＺ
Ｔの値が抵抗値Ｒ２を有する抵抗と容量値Ｃを有する容
量との並列回路に抵抗値Ｒ１を有する抵抗を直列接続し
たインピーダンスＺの値に等しいインピーダンス合成回
路において、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が １−Ｒ／Ｒ１’ であることを特徴とする。
する抵抗の一方の端子の電圧をこの抵抗の他の端子へ帰
還する帰還パスに、この帰還成分の一部分が経由するア
ナログ信号処理回路とこの帰還成分の残りの部分が経由
する遅延時間ＴＤをもつディジタル信号処理回路とが挿
入され、上記一方の端子からみた入力インピーダンスＺ
Ｔの値が抵抗値Ｒ２を有する抵抗と容量値Ｃを有する容
量との並列回路に抵抗値Ｒ１を有する抵抗を直列接続し
たインピーダンスＺの値に等しいインピーダンス合成回
路において、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が １−Ｒ／Ｒ１’ であることを特徴とする。
【０００７】ここで、抵抗値Ｒを有する一つの抵抗の代
わりに抵抗値Ｒ／２を有する二つの抵抗を有し、上記帰
還パスはそれぞれの一方の端子間の電圧を他方の端子間
へ帰還するパスであっても良い。
わりに抵抗値Ｒ／２を有する二つの抵抗を有し、上記帰
還パスはそれぞれの一方の端子間の電圧を他方の端子間
へ帰還するパスであっても良い。
【０００８】
【作用】抵抗Ｒの一方の端子の電圧を他方の端子へ帰還
することによって抵抗Ｒ２と容量Ｃの並列接続にＲ１を
直列接続した回路網の所望のインピーダンスＺを合成す
る際に、インピーダンスＺをディジタル信号処理回路が
もつ遅延時間ＴＤを考慮して次の関係式によってインピ
ーダンスＺ’に変換し、 Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２ Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２ Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２ １−Ｒ／Ｒ１’なる特性を有するアナログ帰還パスと、
（Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD で近似される特性
を有し遅延時間ＴＤをもったディジタル帰還パスとを経
由して帰還する。これにより、遅延時間の大きなディジ
タル信号処理による帰還パスがあってもインピーダンス
合成を精度良く行うことができる。
することによって抵抗Ｒ２と容量Ｃの並列接続にＲ１を
直列接続した回路網の所望のインピーダンスＺを合成す
る際に、インピーダンスＺをディジタル信号処理回路が
もつ遅延時間ＴＤを考慮して次の関係式によってインピ
ーダンスＺ’に変換し、 Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２ Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２ Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２ １−Ｒ／Ｒ１’なる特性を有するアナログ帰還パスと、
（Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD で近似される特性
を有し遅延時間ＴＤをもったディジタル帰還パスとを経
由して帰還する。これにより、遅延時間の大きなディジ
タル信号処理による帰還パスがあってもインピーダンス
合成を精度良く行うことができる。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は本発明の基本的動作を説明するブロック図
である。Ｒは抵抗値Ｒを有する抵抗であり一方の端子Ｓ
１と他方の端子Ｓ２とを有する。１はアナログ信号処理
回路であり、端子Ｓ１から端子Ｓ２への伝達関数ＨＡは
ゲイン１のオペアンプ１１、加算器１２、１３、ゲイン
Ｒ／Ｒ１' のオペアンプ１４とによって決定され、ＨＡ
＝１−Ｒ／Ｒ１' である。２はディジタル信号処理回路
であり、端子Ｓ１から端子Ｓ２への伝達関数ＨＤは近似
的にＨＤ＝（Ｒ／Ｒ１' −Ｒ／Ｚ' ）・ｅ-jwTD であ
る。ただし、Ｚ' はＲ１' 、Ｒ２' およびＣ' からなる
３素子インピーダンスとする。すなわち、この実施例
は、図１に示すように、抵抗値Ｒを有する抵抗の一方の
端子の電圧をこの抵抗の他の端子へ帰還する帰還パス
に、この帰還成分の一部分が経由するアナログ信号処理
回路１とこの帰還成分の残りの部分が経由する遅延時間
ＴＤをもつディジタル信号処理回路２とが挿入され、上
記一方の端子からみた入力インピーダンスＺＴの値が抵
抗値Ｒ２を有する抵抗と容量値Ｃを有する容量との並列
回路に抵抗値Ｒ１を有する抵抗を直列接続したインピー
ダンスＺの値に等しいインピーダンス合成回路であっ
て、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が １−Ｒ／Ｒ１’ である。
する。図１は本発明の基本的動作を説明するブロック図
である。Ｒは抵抗値Ｒを有する抵抗であり一方の端子Ｓ
１と他方の端子Ｓ２とを有する。１はアナログ信号処理
回路であり、端子Ｓ１から端子Ｓ２への伝達関数ＨＡは
ゲイン１のオペアンプ１１、加算器１２、１３、ゲイン
Ｒ／Ｒ１' のオペアンプ１４とによって決定され、ＨＡ
＝１−Ｒ／Ｒ１' である。２はディジタル信号処理回路
であり、端子Ｓ１から端子Ｓ２への伝達関数ＨＤは近似
的にＨＤ＝（Ｒ／Ｒ１' −Ｒ／Ｚ' ）・ｅ-jwTD であ
る。ただし、Ｚ' はＲ１' 、Ｒ２' およびＣ' からなる
３素子インピーダンスとする。すなわち、この実施例
は、図１に示すように、抵抗値Ｒを有する抵抗の一方の
端子の電圧をこの抵抗の他の端子へ帰還する帰還パス
に、この帰還成分の一部分が経由するアナログ信号処理
回路１とこの帰還成分の残りの部分が経由する遅延時間
ＴＤをもつディジタル信号処理回路２とが挿入され、上
記一方の端子からみた入力インピーダンスＺＴの値が抵
抗値Ｒ２を有する抵抗と容量値Ｃを有する容量との並列
回路に抵抗値Ｒ１を有する抵抗を直列接続したインピー
ダンスＺの値に等しいインピーダンス合成回路であっ
て、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が １−Ｒ／Ｒ１’ である。
【００１０】次に、この実施例の基本動作を説明する。
このときに、端子Ｓ１からＲ方向をみたインピーダンス
ＺＴは次式のようになる。
このときに、端子Ｓ１からＲ方向をみたインピーダンス
ＺＴは次式のようになる。
【００１１】
【数１】 この式にＨＡとＨＤを代入し、通常の条件ではｗＴＤ＜
１であるのでｅ-jwTD ＝１−ｊｗＴＤと近似してｗの二
次の項を無視して計算を進めると、
１であるのでｅ-jwTD ＝１−ｊｗＴＤと近似してｗの二
次の項を無視して計算を進めると、
【００１２】
【数２】 ここで、所望のＺをＲ１、Ｒ２、Ｃで表現すると
【００１３】
【数３】 であるから、以下の等式を満たすようにＲ１' 、Ｒ２'
およびＣ' の値を決定すれば、ＺＴ＝Ｚとすることがで
きる。
およびＣ' の値を決定すれば、ＺＴ＝Ｚとすることがで
きる。
【００１４】 Ｒ１' ＋Ｒ２' ＝Ｒ１＋Ｒ２ Ｃ' ・Ｒ１' ・Ｒ２' ＝Ｃ・Ｒ１・Ｒ２ Ｃ' ・Ｒ２' ＋ＴＤ・Ｒ２' ／Ｒ１' ＝Ｃ・Ｒ２ 具体的に従来技術の項で説明したＲ１＝３７０オーム、
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドの例に
ついては、ＴＤ＝３０マイクロセカンドのときに上記等
式に従って、Ｒ１' ＝４５０オーム、Ｒ２' ＝５４０オ
ーム、Ｃ' ＝２９０ナノファラッドとしてアナログ信号
処理による帰還回路と遅延時間ＴＤを有するディジタル
信号処理による帰還回路とで帰還回路を構成するとリタ
ーンロスは、従来技術の項で説明した１９ｄＢから３１
ｄＢに改善することができる。
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドの例に
ついては、ＴＤ＝３０マイクロセカンドのときに上記等
式に従って、Ｒ１' ＝４５０オーム、Ｒ２' ＝５４０オ
ーム、Ｃ' ＝２９０ナノファラッドとしてアナログ信号
処理による帰還回路と遅延時間ＴＤを有するディジタル
信号処理による帰還回路とで帰還回路を構成するとリタ
ーンロスは、従来技術の項で説明した１９ｄＢから３１
ｄＢに改善することができる。
【００１５】図２は、図１を具体化した本発明の一実施
例である。オペアンプ１０２は、抵抗Ｒ１０６、Ｒ１０
７とともに端子Ｓ１の電圧の２Ｒ／Ｒ１' の電圧を発生
する。オペアンプ１０１は、抵抗Ｒ１０１〜Ｒ１０５と
ともに動作し、Ｒ１０１＝Ｒ１０２＝Ｒ１０３＝Ｒ１０
４／２＝Ｒ１０５／２とすることにより、オペアンプ１
０２の出力とディジタル信号処理回路２とが共にグラン
ド電位の場合には端子Ｓ１の電圧を１倍で端子Ｓ２へ伝
達する回路を構成している。オペアンプ１０２の出力は
Ｒ１０４とＲ１０３により−１／２倍され、端子Ｓ１か
らオペアンプ１０２を通過して端子Ｓ２に至る伝達係数
は−Ｒ／Ｒ１' となる。ディジタル信号処理回路２に
は、アナログディジタル変換器２１と、ディジタルアナ
ログ変換器２２と、ディジタルフィルタ回路２３とが含
まれる。ディジタルフィルタ回路は（Ｒ／Ｒ１' −Ｒ／
Ｚ' ）なる伝達関数を近似したフィルタ特性を有し、
Ｚ' が３素子インピーダンスの場合にはバイカッドフィ
ルタによる実現が可能である。遅延時間ＴＤは前述の要
素から発生するものであり、ディジタルフィルタ回路２
３の特性にｅ-jwTD を含めてはいけない。ディジタルフ
ィルタ回路は、μＰＤ７７２０のようなマイクロプログ
ラムを有する信号処理回路タイプでも、加算器等を布線
論理で組み合わせたワーヤード論理タイプでもよい。
例である。オペアンプ１０２は、抵抗Ｒ１０６、Ｒ１０
７とともに端子Ｓ１の電圧の２Ｒ／Ｒ１' の電圧を発生
する。オペアンプ１０１は、抵抗Ｒ１０１〜Ｒ１０５と
ともに動作し、Ｒ１０１＝Ｒ１０２＝Ｒ１０３＝Ｒ１０
４／２＝Ｒ１０５／２とすることにより、オペアンプ１
０２の出力とディジタル信号処理回路２とが共にグラン
ド電位の場合には端子Ｓ１の電圧を１倍で端子Ｓ２へ伝
達する回路を構成している。オペアンプ１０２の出力は
Ｒ１０４とＲ１０３により−１／２倍され、端子Ｓ１か
らオペアンプ１０２を通過して端子Ｓ２に至る伝達係数
は−Ｒ／Ｒ１' となる。ディジタル信号処理回路２に
は、アナログディジタル変換器２１と、ディジタルアナ
ログ変換器２２と、ディジタルフィルタ回路２３とが含
まれる。ディジタルフィルタ回路は（Ｒ／Ｒ１' −Ｒ／
Ｚ' ）なる伝達関数を近似したフィルタ特性を有し、
Ｚ' が３素子インピーダンスの場合にはバイカッドフィ
ルタによる実現が可能である。遅延時間ＴＤは前述の要
素から発生するものであり、ディジタルフィルタ回路２
３の特性にｅ-jwTD を含めてはいけない。ディジタルフ
ィルタ回路は、μＰＤ７７２０のようなマイクロプログ
ラムを有する信号処理回路タイプでも、加算器等を布線
論理で組み合わせたワーヤード論理タイプでもよい。
【００１６】図３は、交換機の加入者回路等のアプリケ
ーションを考えて回路を平衡型に構成した特許請求の範
囲第二項に対応した一実施例である。抵抗Ｒ１、Ｒ２は
それぞれ抵抗値Ｒ／２を有し、それぞれの一方の端子が
それぞれ端子Ｓ１１、Ｓ１２であり、それぞれの他方の
端子が端子Ｓ２１、Ｓ２２である。平衡型オペアンプ１
０１は抵抗Ｒ１１１、Ｒ１１２、Ｒ１１３、Ｒ１１４と
ともに、端子Ｓ１１と端子Ｓ１２との間の電圧から端子
Ｓ２１と端子Ｓ２２との間の電圧に至る電圧特性を
「１」にするアンプである。オペアンプ１０２は抵抗Ｒ
１１５〜Ｒ１１８と共にＳ１１とＳ１２間の電圧を検出
する。検出した電圧はディジタル信号処理回路２とオペ
アンプ１０３を中心とした次段の回路に送られる。オペ
アンプ１０３と抵抗Ｒ１１９と抵抗Ｒ１２０とは、抵抗
比Ｒ１２０／Ｒ１１９によって帰還量−Ｒ／Ｒ１' を正
しく設定するための回路である。オペアンプ１０３の出
力とディジタル信号処理回路２の出力は、特願昭６０−
２０９４７７に示されているように、加算したものを平
衡型オペアンプ１０１の一方の端子に電流信号として注
入することにより平衡型の信号を端子Ｓ２１と端子Ｓ２
２との間に発生することが可能であるので、加算器１０
４と電圧電流変換回路１１０１とを用いて平衡型オペア
ンプ１０１と接続する。Ｒ１２０／Ｒ１１９の比とディ
ジタル信号処理回路２が発生するレベルを適当に設定す
ると、端子Ｓ１１と端子Ｓ１２との間の電圧から端子Ｓ
２１と端子Ｓ２２との間へのアナログ信号処理回路１に
よる帰還量を１−Ｒ／Ｒ１' に設定し、ディジタル信号
処理回路２による帰還量を（Ｒ／Ｒ１' −Ｒ／Ｚ' ）に
設定することが可能である。
ーションを考えて回路を平衡型に構成した特許請求の範
囲第二項に対応した一実施例である。抵抗Ｒ１、Ｒ２は
それぞれ抵抗値Ｒ／２を有し、それぞれの一方の端子が
それぞれ端子Ｓ１１、Ｓ１２であり、それぞれの他方の
端子が端子Ｓ２１、Ｓ２２である。平衡型オペアンプ１
０１は抵抗Ｒ１１１、Ｒ１１２、Ｒ１１３、Ｒ１１４と
ともに、端子Ｓ１１と端子Ｓ１２との間の電圧から端子
Ｓ２１と端子Ｓ２２との間の電圧に至る電圧特性を
「１」にするアンプである。オペアンプ１０２は抵抗Ｒ
１１５〜Ｒ１１８と共にＳ１１とＳ１２間の電圧を検出
する。検出した電圧はディジタル信号処理回路２とオペ
アンプ１０３を中心とした次段の回路に送られる。オペ
アンプ１０３と抵抗Ｒ１１９と抵抗Ｒ１２０とは、抵抗
比Ｒ１２０／Ｒ１１９によって帰還量−Ｒ／Ｒ１' を正
しく設定するための回路である。オペアンプ１０３の出
力とディジタル信号処理回路２の出力は、特願昭６０−
２０９４７７に示されているように、加算したものを平
衡型オペアンプ１０１の一方の端子に電流信号として注
入することにより平衡型の信号を端子Ｓ２１と端子Ｓ２
２との間に発生することが可能であるので、加算器１０
４と電圧電流変換回路１１０１とを用いて平衡型オペア
ンプ１０１と接続する。Ｒ１２０／Ｒ１１９の比とディ
ジタル信号処理回路２が発生するレベルを適当に設定す
ると、端子Ｓ１１と端子Ｓ１２との間の電圧から端子Ｓ
２１と端子Ｓ２２との間へのアナログ信号処理回路１に
よる帰還量を１−Ｒ／Ｒ１' に設定し、ディジタル信号
処理回路２による帰還量を（Ｒ／Ｒ１' −Ｒ／Ｚ' ）に
設定することが可能である。
【００１７】
【発明の効果】本発明は、以上説明したように、インピ
ーダンス合成回路において、ディジタル信号処理回路の
遅延時間ＴＤによって発生するインピーダンス合成値Ｚ
の誤差を小さくする効果がある。
ーダンス合成回路において、ディジタル信号処理回路の
遅延時間ＴＤによって発生するインピーダンス合成値Ｚ
の誤差を小さくする効果がある。
【図１】本発明の基本動作を示すブロック構成図。
【図２】本発明の第一実施例の構成を示すブロック構成
図。
図。
【図３】本発明の第二実施例の構成を示すブロック構成
図。
図。
１ アナログ信号処理回路 ２ ディジタル信号処理回路 １１ オペアンプ １２ 加算器 １３ 加算器 １４ オペアンプ ２１ アナログディジタル変換器（Ａ／Ｄ） ２２ ディジタルアナログ変換器（Ｄ／Ａ） ２３ ディジタルフィルタ回路 １０１ オペアンプ １０２ オペアンプ １０３ オペアンプ
Claims (2)
- 【請求項１】 抵抗値Ｒを有する抵抗の一方の端子の電
圧をこの抵抗の他の端子へ帰還する帰還パスに、この帰
還成分の一部分が経由するアナログ信号処理回路とこの
帰還成分の残りの部分が経由する遅延時間ＴＤをもつデ
ィジタル信号処理回路とが挿入され、上記一方の端子か
らみた入力インピーダンスＺＴの値が抵抗値Ｒ２を有す
る抵抗と容量値Ｃを有する容量との並列回路に抵抗値Ｒ
１を有する抵抗を直列接続したインピーダンスＺの値に
等しいインピーダンス合成回路において、 Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （Ｒ／Ｒ１’−Ｒ／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が １−Ｒ／Ｒ１’ であることを特徴とするインピーダンス合成回路。 - 【請求項２】 抵抗値Ｒを有する一つの抵抗の代わりに
抵抗値Ｒ／２を有する二つの抵抗を有し、上記帰還パス
はそれぞれの一方の端子間の電圧を他方の端子間へ帰還
するパスである請求項１記載のインピーダンス合成回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14295792A JP2959277B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14295792A JP2959277B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335886A true JPH05335886A (ja) | 1993-12-17 |
| JP2959277B2 JP2959277B2 (ja) | 1999-10-06 |
Family
ID=15327594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14295792A Expired - Lifetime JP2959277B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959277B2 (ja) |
-
1992
- 1992-06-03 JP JP14295792A patent/JP2959277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959277B2 (ja) | 1999-10-06 |
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